KR101641358B1 - Liquid Crystal Display Device and method for manufacturing thereof - Google Patents

Liquid Crystal Display Device and method for manufacturing thereof Download PDF

Info

Publication number
KR101641358B1
KR101641358B1 KR1020090123777A KR20090123777A KR101641358B1 KR 101641358 B1 KR101641358 B1 KR 101641358B1 KR 1020090123777 A KR1020090123777 A KR 1020090123777A KR 20090123777 A KR20090123777 A KR 20090123777A KR 101641358 B1 KR101641358 B1 KR 101641358B1
Authority
KR
South Korea
Prior art keywords
forming
electrode
gate
region
lower substrate
Prior art date
Application number
KR1020090123777A
Other languages
Korean (ko)
Other versions
KR20110067261A (en
Inventor
장윤경
최우석
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020090123777A priority Critical patent/KR101641358B1/en
Publication of KR20110067261A publication Critical patent/KR20110067261A/en
Application granted granted Critical
Publication of KR101641358B1 publication Critical patent/KR101641358B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133514—Colour filters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 상,하부기판의 공통전극을 전기적으로 연결시키기 위해서, 종래의 은접점 대신에 전도성 볼 스페이서가 섞인 실 라인을 구성한 액정표시장치 및 그의 제조방법에 관한 것으로서, 내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치에 있어서, 하부기판상의 내장회로 영역에 일정한 간격을 갖고 형성되는 구동배선 및 클럭라인과 화소영역에 형성되는 게이트 전극과, 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 형성된 더미 칼라 필터층 및 화소영역에 형성된 칼라 필터층과, 상기 상부기판의 전면에 형성된 공통전극과, 상기 합착된 상,하부기판 사이의 내장회로 영역의 상부에 오버랩되도록 형성되며, 상기 더미 칼라 필터층에 대응되게 구성되어 상기 공통전극과 구동배선을 연결하는 전도성 볼 스페이서를 구비한 씰 라인을 포함하여 구성되는 것을 특징으로 한다.The present invention relates to a liquid crystal display device and a manufacturing method thereof, in which a seal line is formed by a conductive ball spacer instead of a conventional silver contact in order to electrically connect the common electrodes of the upper and lower substrates. And a control signal line for outputting a control signal to the gate driver. The liquid crystal display device according to the present invention is characterized in that the liquid crystal display device includes a driving circuit A dummy color filter layer formed in a built-in circuit region of the upper substrate corresponding to the lower substrate; a color filter layer formed in the pixel region; and a common electrode formed on the front surface of the upper substrate, And an upper portion of the built-in circuit region between the upper and lower substrates, And, it is configured to correspond to the dummy color filter layer is characterized in that comprises a seal line with a conductive ball spacer connecting the common electrode and the drive wire.

액정표시장치, 도전성 볼 스페이서, 씰라인, 공통전극, 내장회로 Liquid crystal display, conductive ball spacer, seal line, common electrode, built-in circuit

Description

액정표시장치 및 그의 제조방법{Liquid Crystal Display Device and method for manufacturing thereof}[0001] The present invention relates to a liquid crystal display device and a manufacturing method thereof,

본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로, 특히 공정 단순화와 베젤(bezel)폭 감소를 확보하도록 한 액정표시장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method of manufacturing the same, and more particularly, to a liquid crystal display device and a method of manufacturing the same, in which simplification of a process and reduction of a bezel width are ensured.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.(PDP), Electro Luminescent Display (ELD), Vacuum Fluorescent (VFD), and the like have been developed in recent years in response to the demand for display devices. Display) have been studied, and some of them have already been used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)을 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, the LCD is the most widely used in place of the CRT (Cathode Ray Tube) for the use of the portable type image display device because of its excellent image quality, light weight, thinness and low power consumption, A television receiving and displaying a broadcast signal, a monitor of a computer, and the like.

이하, 첨부 도면을 참조하여 종래 기술에 따른 액정표시장치에 대하여 설명하면 다음과 같다.Hereinafter, a liquid crystal display according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 따른 액정표시장치를 나타낸 레이아웃도이다.1 is a layout view showing a conventional liquid crystal display device.

종래 기술에 따른 액정표시장치는 도 1에 도시한 바와 같이, 상,하부기판(10, 11)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(20)과, 하부기판(11)의 에지 영역에 복수개의 게이트 드라이버로 구성된 게이트 구동부(12)와, 데이터 TCP(13)에 의해서 소오스 인쇄회로기판(14)에 각각 연결되어 있는 복수개의 드라이버들로 구성된 데이터 구동부(15)와, 상기 상,하부기판(10,11) 사이의 가장자리에 형성되어 상,하부기판(10,11)을 합착시킨 씰 라인(seal line)(16)으로 구성되어 있다.1, the liquid crystal display device according to the related art includes a liquid crystal panel 20 composed of upper and lower substrates 10 and 11 and a liquid crystal layer (not shown) filled therebetween, and a lower substrate 11 A gate driver 12 composed of a plurality of gate drivers in an edge area of the source PCB 12 and a data driver 15 composed of a plurality of drivers connected to the source PCB 14 by the data TCP 13, And a seal line 16 formed at an edge between the upper and lower substrates 10 and 11 and joined together with the upper and lower substrates 10 and 11.

상기에서 게이트 구동부(12)와 데이터 구동부(15)를 연결하는 IC는 FPC 또는 COF와 같은 방법을 사용한다. 도 1에는 게이트 COF를 적용한 예를 도시하였다.The IC connecting the gate driver 12 and the data driver 15 uses a method such as FPC or COF. FIG. 1 shows an example in which a gate COF is applied.

상기 게이트 구동부(12)와 데이터 구동부(15)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(미도시)가 더 구비되어 있다.And a timing controller (not shown) for outputting control signals and image information to the gate driver 12 and the data driver 15.

상기에서 액정패널(20)의 내부에는 화상이 표시되는 화소부(21)가 정의되어 있고, 상기 하부기판(11)에는 수직 교차되어 매트릭스 형태의 화소영역을 정의하는 복수개의 게이트 라인 및 데이터라인과, 상기 각 게이트 라인과 데이터 라인에 의해 정의된 각 화소영역에 형성된 복수개의 화소전극과, 상기 게이트 라인의 신호에 따라 상기 데이터 라인의 신호를 각 화소 전극에 인가하는 복수개의 박막트랜지스터(TFT)가 상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된다.A pixel portion 21 in which an image is displayed is defined inside the liquid crystal panel 20 and a plurality of gate lines and data lines which vertically intersect the lower substrate 11 to define a matrix- A plurality of pixel electrodes formed in the respective pixel regions defined by the gate lines and the data lines, and a plurality of thin film transistors (TFTs) applying signals of the data lines to the pixel electrodes in accordance with the signals of the gate lines And is formed at a portion where each of the gate lines and data lines cross each other.

상기에서 박막 트랜지스터는 게이트라인의 일측에서 돌출된 게이트전극과, 게이트전극을 포함한 전면에 형성된 게이트 절연막과, 게이트전극을 포함한 상부에 오버랩되어 있는 활성층과, 상기 데이터 라인의 일측에서 오버랩되며 게이트전극 일측에 오버랩되어 있는 소오스전극과, 상기 소오스전극과 이격되어 있는 드레인전극으로 구성된다.The thin film transistor includes a gate electrode protruding from one side of the gate line, a gate insulating film formed on the entire surface including the gate electrode, an active layer overlapping the upper side including the gate electrode, A source electrode overlapped with the source electrode, and a drain electrode spaced apart from the source electrode.

그리고 상기 데이터라인을 포함한 상부에 드레인전극에 제 1 콘택홀을 갖도록 보호막이 형성되어 있고, 제 1 콘택홀을 통해서 드레인전극과 화소전극이 콘택되어 있다.A protective film is formed on the drain electrode to have a first contact hole on the upper portion including the data line, and the drain electrode and the pixel electrode are contacted through the first contact hole.

그리고 상부기판(10)에는 도면에는 도시되어 있지 않지만, 블랙 매트릭스에 의해 화소영역별로 분리되어 도포된 칼라필터층과, 상기 화소전극의 상대 전극인 공통전극이 구비되어 있다.Although not shown in the drawing, the upper substrate 10 includes a color filter layer separately applied to each pixel region by a black matrix, and a common electrode which is a counter electrode of the pixel electrode.

상기와 같이 구성된 종래 기술에 의한 액정표시장치에서 액정은 상,하부기판(10,11) 사이에 구성된 공통전극과 화소전극에 전압이 인가됨에 의해서 구동한다. 따라서 상,하부기판(10,11)의 공통전극과 화소전극에 전압을 인가시키기 위해서는 공통전극이 화소전극과 연결되어 있어야 한다. 이를 위하여 일반적으로 상,하부기판(10,11) 사이에 은접점(Ag-Dot)(17)을 구비시킨다. 도 1에는 상하좌우 4부분의 모서리에 은접점(17)을 위치시켰다.In the conventional liquid crystal display device having the above-described structure, the liquid crystal is driven by applying a voltage to the common electrode and the pixel electrode formed between the upper and lower substrates 10 and 11. Therefore, in order to apply a voltage to the common electrode and the pixel electrode of the upper and lower substrates 10 and 11, a common electrode must be connected to the pixel electrode. For this, a silver contact (Ag-Dot) 17 is generally provided between the upper and lower substrates 10 and 11. In Fig. 1, silver contacts 17 are placed at four corners of the upper, lower, left, and right portions.

그러나, 상기 은접점(17)을 형성하는 공정은 그 공정이 복잡하여 많은 시간을 필요로 한다는 문제가 있다.However, there is a problem that the process of forming the silver contact 17 requires a long time because the process is complicated.

한편, 최근 내장 회로 기술의 발전으로 게이트 내장 회로가 적용되고 있고 또한, 도전성 실(seal)의 개발로 은접점없이 상/하판의 콘택이 가능하도록 하여 공정을 단순화한 기술이 개발되었으나 게이트 내장 회로의 신호 이상 발생으로 도전 실의 외곽 형성에 따른 베젤(bezel) 폭 증가의 문제가 발생하고 있다. In recent years, the development of the internal circuit technology has been applied to the gate internal circuit, and the development of the conductive seal has developed a technology that simplifies the process by allowing the contact of the upper and lower plates without contact. However, There is a problem that the bezel width increases due to the formation of the outer circumference of the conductive chamber due to the occurrence of signal abnormality.

즉, 도전 실을 게이트 내장 회로위에 형성시 상부기판의 공통전극과 내장회로부의 콘택 패드(contact pad)와 숏트가 발생하여 신호 이상이 발생하므로 외곽 부분에 도전 실을 형성함으로써 베젤 폭의 증가가 발생한다.That is, when the conductive seal is formed on the gate built-in circuit, a short circuit between the common electrode of the upper substrate and the contact pad of the built-in circuit is generated to cause a signal abnormality. do.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 상,하부기판의 공통전극을 전기적으로 연결시키기 위해서, 종래의 은접점 대신에 전도성 볼 스페이서가 섞인 실 라인을 구성한 액정표시장치 및 그의 제조방법을 제공하는데 그 목적이 있다.DISCLOSURE OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a liquid crystal display device constituting a seal line in which a conductive ball spacer is mixed in place of a conventional silver contact for electrically connecting common electrodes of upper and lower substrates, The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 액정표시장치는 내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치에 있어서, 하부기판상의 내장회로 영역에 일정한 간격을 갖고 형성되는 구동배선 및 클럭라인과 화소영역에 형성되는 게이트 전극과, 상기 하부기판의 전면에 형성되는 게이트 절연막과, 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 형성되는 활성층과 소오스 및 드레인 전극과 상기 내장회로 영역에 형성되 는 입력신호 라인과, 상기 화소전극을 포함한 전면에 형성된 보호막과, 상기 보호막을 관통하여 상기 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극과, 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 형성된 더미 칼라 필터층 및 화소영역에 형성된 칼라 필터층과, 상기 상부기판의 전면에 형성된 공통전극과, 상기 합착된 상,하부기판 사이의 내장회로 영역의 상부에 오버랩되도록 형성되며, 상기 더미 칼라 필터층에 대응되게 구성되어 상기 공통전극과 구동배선을 연결하는 전도성 볼 스페이서를 구비한 씰 라인을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device including a gate driving unit defined as a built-in circuit region and a pixel region and mounted in the built-in circuit region, and a control signal line for outputting a control signal to the gate driving unit A gate electrode formed on a clock line and a pixel region, the gate line being formed at a predetermined interval in a built-in circuit region on a lower substrate; a gate insulating film formed on an entire surface of the lower substrate; An active layer formed on the gate insulating film in correspondence with the gate electrode, source and drain electrodes, an input signal line formed in the built-in circuit region, a protective film formed on the entire surface including the pixel electrode, A first transparent conductive film connected to the clock line and the control signal line, A pixel electrode connected to the second transparent conductive film and the drain electrode, a dummy color filter layer formed in an internal circuit region of the upper substrate corresponding to the lower substrate, a color filter layer formed in the pixel region, And a conductive ball spacer formed to overlap the upper portion of the built-in circuit region between the upper and lower substrates and corresponding to the dummy color filter layer, the conductive ball spacer connecting the common electrode and the driving wiring .

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 액정표시장치의 제조방법은According to another aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device,

내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치의 제조방법에 있어서, 하부기판상의 내장회로 영역에 일정한 간격을 갖는 구동배선, 클럭라인과 함께 화소영역에 게이트 전극을 형성하는 단계; 상기 하부기판의 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 활성층과 소오스 및 드레인 전극을 형성함과 함께 상기 내장회로 영역에 입력신호 라인을 형성하는 단계; 상기 화소전극을 포함한 전면에 보호막을 형성하고 상기 구동배선, 클럭라인 및 제어신호 라인과 화소전극이 노출되도록 콘택홀을 형성하는 단계; 상기 하부기판의 전면에 투명 도전막을 형성하고 포토 및 식각 공정을 통해 투명 도전막을 선택적으로 제거하여 콘택 홀을 통해 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극을 형성하는 단계; 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 더미 칼라 필터층을 형성하고 화소영역에 칼라 필터층을 형성하는 단계; 상기 상부기판의 전면에 공통전극을 형성하는 단계; 상기 하부기판의 더미 칼라 필터층과 대응되면서 상기 구동배선과 공통전극을 연결하는 전도성 볼 스페이서가 섞인 씨일재를 도포하여 씰 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.And a control signal line for outputting a control signal to the gate driver, the method comprising the steps of: forming a gate electrode on a substrate, Forming a gate electrode in a pixel region together with a drive wiring and a clock line having a constant interval in a circuit region; Forming a gate insulating film on the entire surface of the lower substrate; Forming an active layer, source and drain electrodes on the gate insulating film so as to correspond to the gate electrode, and forming an input signal line in the integrated circuit region; Forming a protective layer on the entire surface including the pixel electrode and forming a contact hole such that the driving wiring, the clock line, the control signal line, and the pixel electrode are exposed; Forming a transparent conductive film on the entire surface of the lower substrate, selectively removing the transparent conductive film through a photo-etching process, and forming a first transparent conductive film connected to the driving wiring through the contact hole, a second transparent conductive film connected to the clock line, Forming a pixel electrode connected to the transparent conductive film and the drain electrode; Forming a dummy color filter layer in a built-in circuit region of the upper substrate corresponding to the lower substrate and forming a color filter layer in the pixel region; Forming a common electrode on a front surface of the upper substrate; And forming a seal line by applying a sealant containing a conductive ball spacer, which is connected to the dummy color filter layer of the lower substrate and connects the drive wiring and the common electrode.

본 발명에 따른 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.The liquid crystal display device and the manufacturing method thereof according to the present invention have the following effects.

첫째, 전도성 볼 스페이서가 섞여서 형성된 씰 라인으로 상,하부기판의 공통전극을 연결시킬 수 있으므로 종래의 은접점 공정을 진행하지 않아도 되므로 공정을 단순화시킬 수 있다.First, since the common electrode of the upper and lower substrates can be connected by the seal line formed by mixing the conductive ball spacers, the conventional silver contact process can be omitted, so that the process can be simplified.

둘째, 내장된 게이트 구동부 또는/및 제어신호 라인 상부에 전도성 볼 스페이서가 섞인 씰 라인을 오버랩시키더라도, 투명도전막(ITO)으로 구성된 내장된 게이트 구동부와 제어신호 라인 및 화소전극 상부에 별도의 추가공정없이 칼라필터층 패턴 또는 액티브층 패턴을 적층 형성함으로써, 전도성 볼 스페이서에 의해 내장된 게이트 구동부와 제어신호 라인이 상부기판의 공통전극에 전기적으로 연결되는 것을 방지할 수 있다.Second, even if the built-in gate driver or / and the seal line mixed with the conductive ball spacer are overlapped on the control signal line, the integrated gate driver composed of the transparent conductive film (ITO), the control signal line, The color filter layer pattern or the active layer pattern can be laminated to prevent the gate driver embedded in the conductive ball spacer and the control signal line from being electrically connected to the common electrode of the upper substrate.

셋째, 게이트 내장 회로에 접목된 액정패널의 공정 단순화 및 베젤 폭 감소를 동시에 확보할 수 있다.Third, it is possible to simultaneously simplify the process of the liquid crystal panel incorporated in the gate built-in circuit and reduce the bezel width.

이하, 첨부된 도면을 참고하여 본 발명에 의한 액정표시장치 및 그의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a liquid crystal display device and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 액정표시장치를 나타낸 레이아웃도이고, 도 3은 본 발명의 제 1 실시예에서 액정패널의 에지 영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도이다. FIG. 2 is a layout view showing a liquid crystal display device according to the present invention, and FIG. 3 is a structural cross-sectional view showing a built-in circuit portion and a pixel region which are located in an edge region of the liquid crystal panel in the first embodiment of the present invention.

본 발명에 따른 액정표시장치는 도 2에 도시한 바와 같이, 상,하부기판(30, 50)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(40)과, 상기 하부기판(50)의 일측 또는 양측 상부에 실장된 복수개의 게이트 드라이버들로 구성된 게이트 구동부(31)와, 데이터 TCP(32)에 의해서 소오스 인쇄회로기판(33)에 각각 연결되어 있는 복수개의 데이터 드라이버들로 구성된 데이터 구동부(34)와, 상기 게이트 구동부(31)와 데이터 구동부(34)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(미도시)로 구성된다.2, the liquid crystal display device according to the present invention includes a liquid crystal panel 40 composed of upper and lower substrates 30 and 50 and a liquid crystal layer (not shown) filled therebetween, A gate driver 31 composed of a plurality of gate drivers mounted on one side or both sides of the data TCP 32 and a plurality of data drivers connected to the source PCB 33 via a data TCP 32 A data driver 34 and a timing controller (not shown) for outputting control signals and image information to the gate driver 31 and the data driver 34.

상기에서 데이터 구동부(34)는 데이터 TCP(32)를 이용하여 소오스 인쇄회로기판(33)과 연결시키지 않고, 게이트 구동부(31)와 같이 하부기판(50) 상부에 실장시켜 구성시킬 수도 있다.The data driver 34 may be mounted on the lower substrate 50 such as the gate driver 31 without being connected to the source PCB 33 using the data TCP 32. [

그리고 상기 타이밍 제어부로부터 출력된 제어신호를 각 게이트 구동부(31)로 입력시키기 위한 제어신호 라인(35)들이 일방향으로 복수개 배열되어 있다. 이때 타이밍 제어부에서는 제어신호로써, 소정의 클럭신호, 게이트 스타트 신호 및 타이밍 신호를 공급하여 게이트 구동부(31)와 데이터 구동부(34)의 구동 타이밍을 제어한다.And a plurality of control signal lines 35 for inputting control signals output from the timing control unit to the respective gate drivers 31 are arranged in one direction. At this time, the timing control unit supplies a predetermined clock signal, a gate start signal, and a timing signal as control signals to control the timing of driving the gate driving unit 31 and the data driving unit 34.

그리고 상기 각 제어신호 라인(35)들에 접속되어 게이트 구동부(31)의 게이트 드라이버들로 신호를 입력시키는 입력신호 라인들(미도시)이 복수개 배열되어 있다. 그리고 도면에는 도시되지 않았지만, 하부기판(50)의 각 게이트 패드부에 순차적으로 주사신호를 출력하기 위해서 게이트 구동부(31)로부터 화소부(41)의 각 게이트 패드부로 출력신호 라인들이 연결되어 있다.And a plurality of input signal lines (not shown) connected to the respective control signal lines 35 and for inputting signals to the gate drivers of the gate driver 31 are arranged. Although not shown in the drawing, output signal lines are connected from the gate driver 31 to the gate pad portions of the pixel portion 41 in order to sequentially output scan signals to the gate pad portions of the lower substrate 50.

상기 게이트 라인에 순차적으로 턴온(turn on) 신호를 인가하면 그때마다 해당 라인의 화소전극에 데이터 신호가 인가되므로 영상이 표시된다.When a turn-on signal is sequentially applied to the gate line, a data signal is applied to the pixel electrode of the corresponding line every time the image is displayed.

그리고 상기 상,하부기판(30, 50)이 합착되는 외곽부를 따라서 씰 라인(seal line)(42)이 형성되어 있는데, 상기 씰 라인(42)은 상기 제어신호 라인(35) 또는/및 게이트 구동부(31)의 상부에 오버랩되어 있다.A seal line 42 is formed along an outer frame to which the upper and lower substrates 30 and 50 are attached. The seal line 42 is connected to the control signal line 35 and / (31).

상기 씰 라인(42)은 상기 상,하부기판(30,50)의 공통전극(투명 도전막)을 전기적으로 연결하기 위해서, 전도성 볼 스페이서(43a)를 씰런트(sealant)(43)에 섞어서 구성하였다. 도 2에서는 화소부(41) 상부의 씰 라인(42) 부분에서 상,하부기판(30)의 공통전극과 연결된다. 예를 들어서 'B'영역에서 이와 같이 연결된다.The seal line 42 is formed by mixing a conductive ball spacer 43a with a sealant 43 to electrically connect common electrodes (transparent conductive films) of the upper and lower substrates 30 and 50 Respectively. In FIG. 2, the common electrode of the upper and lower substrates 30 is connected to the seal line 42 at the upper portion of the pixel portion 41. For example, this is connected in the 'B' area.

이에 의해서, 종래의 은접점(Ag-Dot)을 구비시키지 않고, 씰 라인(42)이 이를 대신하게 하였다. 이때 중요하게 고려할 사항은, 전도성 볼 스페이서(43a)를 섞어서 구성한 씰 라인(42)은 도전성을 갖기 때문에 제어신호 라인(35) 또는/및 게이트 구동부(31)와 오버랩될 경우 제어신호 라인(35)이나 게이트 구동부(31)가 상부기판(30)과 전기적으로 연결되어 회로 구동이 불가능하게 된다.As a result, the seal line 42 replaces the conventional silver contact (Ag-Dot). The seal line 42 formed by mixing the conductive ball spacer 43a is electrically conductive so that the control signal line 35 when overlapped with the control signal line 35 and / or the gate driver 31, Or the gate driver 31 is electrically connected to the upper substrate 30, thereby making it impossible to drive the circuit.

상기와 같은 문제없이 전도성 볼 스페이서(43a)를 씰런트에 섞어서 씰 라인(42)을 구성하기 위해서, 구동회로 전체 즉, 게이트 구동부(31)와 제어신호 라인(35)을 씰 라인(42) 안쪽에 배치하는 것도 생각할 수 있으나, 이렇게 구성하면 액정패널 전체의 크기가 증가하게 되는 문제가 발생한다. 상기 액정패널의 크기는 국제 규격으로 정해져 있으며, 임의 변경이 불가능하다. The gate drive unit 31 and the control signal line 35 are connected to the inside of the seal line 42 in order to form the seal line 42 by mixing the conductive ball spacer 43a with the sealant without the above- However, such a configuration may increase the size of the liquid crystal panel as a whole. The size of the liquid crystal panel is determined by an international standard, and can not be arbitrarily changed.

따라서 구동회로 내장 액정패널의 경우 회로 내장을 위한 면적이 제한 것이다. 예를 들어 14~17" XGA급 노트북 컴퓨터용 액정패널의 경우에는 씰 라인(42) 안쪽으로 구동회로 전체를 구현하는 것은 불가능하며, 제어신호 라인 또는 게이트 구동부에 오버랩되도록 씰 라인(42)이 위치하게 된다.Therefore, in the case of a liquid crystal panel with a built-in driving circuit, the area for incorporating the circuit will be limited. For example, in the case of a liquid crystal panel for a 14 to 17 inch XGA class notebook computer, it is impossible to implement the entire drive circuit inside the seal line 42, and the seal line 42 is positioned so as to overlap the control signal line or the gate driver. .

상기와 같이 전도성 볼 스페이서(43a)를 씰런트(43)에 섞어 씰 라인(42)을 구성하기 위해서는 제어신호 라인(35) 또는/및 게이트 구동부(31) 상부에 위치한 씰 라인(42)속의 전도성 볼 스페이서(43a)에 의해서 제어신호 라인(35)과 게이트 구동부(31)가 상부기판(30)의 공통전극과 서로 연결되지 않고, 절연 상태를 유지해야 한다.In order to form the seal line 42 by mixing the conductive ball spacer 43a with the sealant 43 as described above, the conductivity of the seal line 42 in the seal line 42 located above the control signal line 35 and / The control signal line 35 and the gate driving unit 31 are not connected to the common electrode of the upper substrate 30 by the ball spacer 43a and must maintain the insulation state.

따라서 본 발명의 제 1 실시예에 의한 액정표시장치는 도 3에 도시한 바와 같이, 전도성 볼 스페이서(43a)에 의해서 제어신호 라인(35)과 게이트 구동부(31)가 상부기판(30)의 공통전극과 서로 연결되지 않도록 원하는 위치에서만 콘택이 이루어지도록 하고 있다.Therefore, in the liquid crystal display device according to the first embodiment of the present invention, the control signal line 35 and the gate driving part 31 are formed by the conductive ball spacers 43a as common to the upper substrate 30 The contact is made only at a desired position so as not to be connected to the electrode.

이를 위하여 본 발명은 전도성 볼 스페이서(43a)를 씰런트(43)에 섞어서 씰 라인(42)을 구성시킬 때, 상기와 같이 상부기판(30)의 공통전극(73)과 제어신호 라 인(35)이 전기적으로 연결되는 문제를 해결하기 위한 것으로, 도 3에 도시한 바와 같이, 칼라 필터층(72a)을 형성할 때 동시에 형성된 더미 칼라 필터층(72b)을 포함한 전면에 공통전극(73)과 하부기판(50)의 구동배선(59a)만을 전기적으로 연결하기 위해 전도성 볼 스페이서(43a)가 상기 더미 칼라 필터층(72b)의 상부에 대응되도록 형성된다.The common electrode 73 of the upper substrate 30 and the control signal line 35 of the seal line 43 are formed as described above when the conductive ball spacer 43a is mixed with the sealant 43, The common electrode 73 and the lower substrate 72 are formed on the entire surface including the dummy color filter layer 72b formed at the same time as the color filter layer 72a is formed, A conductive ball spacer 43a is formed to correspond to the upper portion of the dummy color filter layer 72b in order to electrically connect only the driving wiring 59a of the dummy color filter layer 50. [

보다 구체적으로, 이하, 도면을 참조하여 액정패널 에지에 즉, 도 2의 'A'영역의 구동 회로부와 화소부의 단면 구조를 좀 더 자세히 설명하기로 한다.More specifically, the cross-sectional structures of the driver circuit portion and the pixel portion in the region 'A' of FIG. 2 will be described in detail below with reference to the drawings.

상기에서 구동 회로부는 제어신호 라인(이하에서는 클럭라인으로 예시하여 설명함) 및 게이트 구동부가 위치한 부분을 말한다.In the above, the driving circuit portion refers to a control signal line (hereinafter, it will be exemplified as a clock line) and a portion where the gate driving portion is located.

한편, 본 발명의 상세한 설명에서 편의를 위하여 구동 회로부는 제 1 영역, 화소부는 제 2 영역이라고 정의하여 기술한다.In the description of the present invention, for convenience, the driving circuit portion is defined as a first region, and the pixel portion is defined as a second region.

도 3에 도시한 바와 같이, 하부기판(50)의 제 1 영역에는 일방향으로 배열된 게이트 구동 배선(51a)과, 제어 신호 라인을 이루는 클럭 라인(51b)이 형성되어 있다. 그리고 제 2 영역에는 게이트 라인이 일방향으로 배열되어 있고, 그의 일측에서 돌출된 게이트전극(51c)이 구비되어 있다.As shown in Fig. 3, a gate drive wiring 51a arranged in one direction and a clock line 51b constituting a control signal line are formed in a first region of the lower substrate 50. [ In the second region, gate lines are arranged in one direction, and a gate electrode 51c protruding from one side thereof is provided.

그리고 상기 구동 배선(51a)과 클럭 라인(51b)과 게이트 전극(51c)을 포함한 하부기판(50) 상부에 게이트 절연막(52)이 형성되어 있다.A gate insulating film 52 is formed on the lower substrate 50 including the driving wiring 51a, the clock line 51b and the gate electrode 51c.

상기 게이트 절연막(52)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다.The gate insulating film 52 may be formed of a silicon nitride film (SiNx) or a silicon oxide film (SiO 2 ).

상기 제 1 영역의 게이트 절연막(52)상에 금속 패턴(입력 신호 라인)(55c)이 형성되어 있다.A metal pattern (input signal line) 55c is formed on the gate insulating film 52 of the first region.

제 2 영역의 게이트 전극(51c)을 포함한 게이트 절연막(52)의 일영역 상부에는 비정질 실리콘층으로 구성된 활성층(53a)이 형성되어 있다.An active layer 53a composed of an amorphous silicon layer is formed on one region of the gate insulating film 52 including the gate electrode 51c of the second region.

그리고 상기 게이트 라인(미도시)과 수직 교차하여 화소영역을 정의하도록 데이터 라인이 형성되어 있고, 데이터 라인의 일측에서 돌출되어 있으며 게이트 전극(51c)의 일측 상부에 오버랩 되도록 소오스 전극(55d)이 형성되어 있고, 소오스 전극(55d)과 이격되어 게이트 전극(51c) 타측 상부에 오버랩 되도록 드레인 전극(55e)이 형성되어 있다. 그리고 상기 활성층(53a)과 소오스 전극(55d) 및 드레인 전극(55e)의 사이에는 n+ 비정질 실리콘층으로 구성된 오믹 콘택층(54a)이 형성되어 있다.A data line is formed so as to define a pixel region perpendicular to the gate line (not shown). A source electrode 55d protrudes from one side of the data line and overlaps one side of the gate electrode 51c. And a drain electrode 55e is formed so as to overlap with the upper portion of the other side of the gate electrode 51c apart from the source electrode 55d. An ohmic contact layer 54a composed of an n + amorphous silicon layer is formed between the active layer 53a and the source electrode 55d and the drain electrode 55e.

상기 제 1 영역의 입력 신호 라인(55c)은 상기 데이터 라인과 동일층상에 형성된다.The input signal line 55c of the first region is formed on the same layer as the data line.

그리고, 상기 데이터 라인 및 입력신호 라인(55c)을 포함한 하부기판(50) 전면에 보호막(57)이 형성되어 있는데, 제 1 영역의 구동 배선(51a)에는 제 1 콘택홀(58a)이 형성되어 있고, 입력 신호 라인(55c) 및 클럭 라인(51b)에는 제 2, 제 3 콘택홀(58b,58c)이 형성되어 있고, 제 2 영역의 드레인 전극(55e) 상에는 제 4 콘택홀(58d)이 형성되어 있다.A protective film 57 is formed on the entire surface of the lower substrate 50 including the data line and the input signal line 55c. A first contact hole 58a is formed in the driving wiring 51a of the first region Second and third contact holes 58b and 58c are formed in the input signal line 55c and the clock line 51b and a fourth contact hole 58d is formed on the drain electrode 55e of the second region. Respectively.

그리고 제 1 영역의 제 1 콘택홀(58a)에는 제 1 투명 도전막(59a)이 형성되어 있고, 제 1 영역의 제 2 콘택홀(58b)에서 제 3 콘택홀(58c)에는 제 2 투명 도전 막(59b)이 형성되어 있다. 그리고 제 2 영역의 제 4 콘택홀(58d)에는 화소전극(59c)이 형성되어 있다.A first transparent conductive film 59a is formed in the first contact hole 58a of the first region and a second transparent conductive film 59b is formed in the third contact hole 58c in the second contact hole 58b of the first region. A film 59b is formed. A pixel electrode 59c is formed in the fourth contact hole 58d of the second region.

그리고 상부기판(30)에는 화소영역을 제외한 영역에 블랙 매트릭스층(71)이 형성되어 있고, 상기 블랙 매트릭스층(71)의 양측단과 오버랩되면서 제 2 영역에 상기 화소전극(59c)에 대응되게 칼라 필터층(72a)이 형성되어 있고, 제 1 영역에는 상기 칼라 필터층(72a)으로 이루어지는 더미 칼라 필터층(72b)이 형성되어 있으며, 상기 칼라 필터층(72a)을 포함한 상부기판(30)의 전면에는 공통전극(73)이 형성되어 있다.A black matrix layer 71 is formed on the upper substrate 30 except for the pixel region so as to overlap with both side edges of the black matrix layer 71 and to cover the pixel electrode 59c in the second region, A dummy color filter layer 72b made of the color filter layer 72a is formed on the first region and a common electrode 72b is formed on the front surface of the upper substrate 30 including the color filter layer 72a. (73) are formed.

그리고 하부기판(50)의 보호막(57) 상부에 액정패널(40)(도 2 참조)의 외곽부를 따라서 씰 라인(42)이 형성되어 있다.A sealing line 42 is formed on the protective film 57 of the lower substrate 50 along the outer edge of the liquid crystal panel 40 (see FIG. 2).

상기에서 씰 라인(42)은 상기 클럭 라인(51b)과 구동 배선(51a) 상부에 오버랩되어 있다.In this case, the seal line 42 overlaps the upper portion of the clock line 51b and the drive wiring 51a.

상기 씰 라인(42)은 씰런트(43) 내에 전도성 볼 스페이서(43a)를 구비하여 구성되어 있다. 이때 상기 전도성 볼 스페이서(43a)는 상기 더미 칼라 필터층(72b) 상부의 공통전극(73)과 구동배선(58a)만을 전기적으로 연결하므로 제 1 영역에서는 씰 라인(42)이 구동배선(51a)과 클럭 라인(51b) 상부에 오버랩되더라도 하부기판(50)과 상부기판(30)이 연결되는 문제는 발생되지 않기 때문에 내장된 회로는 정상 동작한다.The seal line 42 has a conductive ball spacer 43a in the sealant 43. The conductive ball spacer 43a electrically connects only the common electrode 73 on the dummy color filter layer 72b with the driving wiring 58a so that the sealing line 42 is electrically connected to the driving wiring 51a, The built-in circuit operates normally because the problem of the connection of the lower substrate 50 and the upper substrate 30 does not occur even when overlapping the upper part of the clock line 51b.

그리고 내장회로의 구동을 위한 제 1, 제 2 투명 도전막(59a, 59b) 부분을 제외한 씰 라인(42)에서는 상,하부기판(30, 50)의 공통전극을 연결할 수 있으므로, 종래의 은접점을 제거하여 구성할 수 있다.Since the common electrode of the upper and lower substrates 30 and 50 can be connected by the sealing line 42 excluding the portions of the first and second transparent conductive films 59a and 59b for driving the built-in circuit, Can be removed.

한편, 상기 도전성 볼 스페이서(43a)는 씰 라인의 갭(gap)을 유지하는 볼 스페이서(43b)보다 사이즈를 작게 하여 원하는 위치에서만 콘택이 발생할 수 있도록 한다.Meanwhile, the conductive ball spacer 43a may be smaller in size than the ball spacer 43b that maintains the gap of the seal line so that a contact can be generated only at a desired position.

도 4는 본 발명의 제 2 실시예에서 액정패널의 에지영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도이다. 4 is a structural cross-sectional view of a pixel region and a built-in circuit portion located in an edge region of a liquid crystal panel according to a second embodiment of the present invention.

한편, 본 발명의 상세한 설명에서 편의를 위하여 구동 회로부는 제 1 영역, 화소부는 제 2 영역이라고 정의하여 기술한다.In the description of the present invention, for convenience, the driving circuit portion is defined as a first region, and the pixel portion is defined as a second region.

도 4에 도시한 바와 같이, 하부기판(60)의 제 1 영역에는 일방향으로 배열된 게이트 구동 배선(61a)과, 제어 신호 라인을 이루는 클럭 라인(61b)이 형성되어 있다. 그리고 제 2 영역에는 게이트 라인이 일방향으로 배열되어 있고, 그의 일측에서 돌출된 게이트전극(61c)이 구비되어 있다.As shown in Fig. 4, a gate drive wiring 61a arranged in one direction and a clock line 61b constituting a control signal line are formed in a first region of the lower substrate 60. [ In the second region, gate lines are arranged in one direction, and a gate electrode 61c protruded from one side thereof is provided.

그리고 상기 구동 배선(61a)과 클럭 라인(61b)과 게이트 전극(61c)을 포함한 하부기판(60) 상부에 게이트 절연막(62)이 형성되어 있다.A gate insulating layer 62 is formed on the lower substrate 60 including the driving line 61a, the clock line 61b, and the gate electrode 61c.

상기 게이트 절연막(62)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다.The gate insulating film 62 may be formed of a silicon nitride film (SiNx) or a silicon oxide film (SiO 2 ).

제 1 영역의 상기 게이트 절연막(62)상에 입력 신호 라인(65c)가 형성되어 있으며, 상기 구동배선(61a) 일측 상부에 오버랩되면서 상기 게이트 절연막(62)상에 비정질 실리콘층과 n+ 비정질 실리콘층으로 이루어진 활성층(63a)과 금속 패 턴(65f)이 적층되어 있다.An input signal line 65c is formed on the gate insulating film 62 of the first region and an amorphous silicon layer and an n + amorphous silicon layer 62b are formed on the gate insulating film 62 while overlapping the upper portion of one side of the driving wiring 61a. The active layer 63a and the metal pattern 65f are stacked.

여기서, 상기 금속 패턴(65f)은 후술하는 드레인 전극(65e)과 동일한 물질이고, 상기 드레인 전극(65e)을 형성할 때 동시에 형성한다.Here, the metal pattern 65f is the same material as the drain electrode 65e described later, and is formed at the same time when the drain electrode 65e is formed.

제 2 영역의 게이트 전극(61c)을 포함한 게이트 절연막(62)의 일영역 상부에는 비정질 실리콘층으로 구성된 활성층(63a)이 형성되어 있다.An active layer 63a composed of an amorphous silicon layer is formed on one region of the gate insulating film 62 including the gate electrode 61c of the second region.

그리고 상기 게이트 라인(미도시)과 수직 교차하여 화소영역을 정의하도록 데이터 라인이 형성되어 있고, 데이터 라인의 일측에서 돌출되어 있으며 게이트 전극(61c)의 일측 상부에 오버랩 되도록 소오스 전극(65d)이 형성되어 있고, 소오스 전극(65d)과 이격되어 게이트 전극(61c) 타측 상부에 오버랩 되도록 드레인 전극(65e)이 형성되어 있다. 그리고 상기 활성층(63a)과 소오스 전극(65d) 및 드레인 전극(65e)의 사이에는 n+ 비정질 실리콘층으로 구성된 오믹 콘택층(64a)이 형성되어 있다.A data line is formed so as to define a pixel region perpendicularly intersecting the gate line (not shown), and a source electrode 65d is formed so as to protrude from one side of the data line and overlap one side of the one side of the gate electrode 61c And a drain electrode 65e is formed so as to overlap the upper portion of the other side of the gate electrode 61c apart from the source electrode 65d. An ohmic contact layer 64a composed of an n + amorphous silicon layer is formed between the active layer 63a and the source electrode 65d and the drain electrode 65e.

상기 제 1 영역의 입력 신호 라인(65c)은 상기 데이터라인과 동일층상에 형성된다.The input signal line 65c of the first region is formed on the same layer as the data line.

그리고, 상기 데이터 라인 및 입력신호 라인(65c)을 포함한 하부기판(60) 전면에 보호막(67)이 형성되어 있는데, 제 1 영역의 구동 배선(61a)에는 제 1 콘택홀(68a)이 형성되어 있고, 입력 신호 라인(65c) 및 클럭 라인(61b)에는 제 2, 제 3 콘택홀(68b,68c)이 형성되어 있고, 제 2 영역의 드레인 전극(65e) 상에는 제 4 콘택홀(68d)이 형성되어 있다.A protective film 67 is formed on the entire surface of the lower substrate 60 including the data line and the input signal line 65c. A first contact hole 68a is formed in the driving wiring 61a of the first region Second and third contact holes 68b and 68c are formed in the input signal line 65c and the clock line 61b and a fourth contact hole 68d is formed on the drain electrode 65e of the second region. Respectively.

그리고 제 1 영역의 제 1 콘택홀(68a)에는 제 1 투명 도전막(69a)이 형성되 어 있고, 제 1 영역의 제 2 콘택홀(68b)에서 제 3 콘택홀(68c)에는 제 2 투명 도전막(69b)이 형성되어 있다. 그리고 제 2 영역의 제 4 콘택홀(68d)에는 화소전극(69c)이 형성되어 있다.A first transparent conductive film 69a is formed in the first contact hole 68a of the first region and a second transparent conductive film 69b is formed in the third contact hole 68c in the second contact hole 68b of the first region. A film 69b is formed. A pixel electrode 69c is formed in the fourth contact hole 68d of the second region.

그리고 상부기판(40)에는 화소영역을 제외한 영역에 블랙 매트릭스층(81)이 형성되어 있고, 상기 블랙 매트릭스층(81)의 양측단과 오버랩되면서 제 2 영역에 상기 화소전극(69c)에 대응되게 칼라 필터층(82a)이 형성되어 있고, 제 1 영역에는 상기 칼라 필터층(82a)으로 이루어지는 더미 칼라 필터층(82b)이 형성되어 있으며, 상기 칼라 필터층(82a)을 포함한 상부기판(40)의 전면에는 공통전극(83)이 형성되어 있다.A black matrix layer 81 is formed on the upper substrate 40 except for the pixel region so as to overlap with both sides of the black matrix layer 81 and to cover the pixel electrode 69c in the second region, A dummy color filter layer 82b of the color filter layer 82a is formed on the first region and a common electrode 82b is formed on the front surface of the upper substrate 40 including the color filter layer 82a. (Not shown).

그리고 하부기판(60)의 보호막(67) 상부에 액정패널(40)(도 2 참조)의 외곽부를 따라서 씰 라인(42)이 형성되어 있다.A seal line 42 is formed on the protective film 67 of the lower substrate 60 along the outer edge of the liquid crystal panel 40 (see FIG. 2).

상기에서 씰 라인(42)은 상기 클럭 라인(61b)과 구동 배선(61a) 상부에 오버랩되어 있다.In this case, the seal line 42 overlaps the upper portion of the clock line 61b and the drive wiring 61a.

상기 씰 라인(42)은 씰런트(43) 내에 전도성 볼 스페이서(43a)를 구비하여 구성되어 있다. 이때 상기 전도성 볼 스페이서(43a)는 상기 더미 칼라 필터층(82b) 상부의 공통전극(83)과 구동배선(68a)만을 전기적으로 연결하므로 제 1 영역에서는 씰 라인(42)이 구동배선(61a)과 클럭 라인(61b) 상부에 오버랩되더라도 하부기판(60)과 상부기판(40)이 연결되는 문제는 발생되지 않기 때문에 내장된 회로는 정상 동작한다.The seal line 42 has a conductive ball spacer 43a in the sealant 43. At this time, the conductive ball spacer 43a electrically connects only the common electrode 83 on the dummy color filter layer 82b with the driving wiring 68a, so that the sealing line 42 in the first region is electrically connected to the driving wiring 61a Even if the clock line 61b overlaps the upper portion of the clock line 61b, there is no problem that the lower substrate 60 and the upper substrate 40 are connected to each other.

그리고 내장회로의 구동을 위한 제 1, 제 2 투명 도전막(69a, 69b) 부분을 제외한 씰 라인(42)에서는 상,하부기판(40, 60)의 공통전극을 연결할 수 있으므로, 종래의 은접점을 제거하여 구성할 수 있다.Since the common electrode of the upper and lower substrates 40 and 60 can be connected by the seal line 42 excluding the portions of the first and second transparent conductive films 69a and 69b for driving the built-in circuit, Can be removed.

한편, 상기 도전성 볼 스페이서(43a)는 씰 라인의 갭(gap)을 유지하는 볼 스페이서(43b)보다 사이즈를 작게 하여 원하는 위치에서만 콘택이 발생할 수 있도록 한다.Meanwhile, the conductive ball spacer 43a may be smaller in size than the ball spacer 43b that maintains the gap of the seal line so that a contact can be generated only at a desired position.

그리고 상기 도전성 볼 스페이서(43a)는 제 1 영역에서 상기 더미 칼라 필터층(82b)과 활성층(63a) 및 금속 패턴(65f) 상부에 형성된 제 1 투명 도전막(69a)과 공통전극(83)만을 전기적으로 연결하고 있다.The conductive ball spacers 43a electrically connect only the first transparent conductive layer 69a and the common electrode 83 formed on the dummy color filter layer 82b, the active layer 63a and the metal pattern 65f in the first region, .

다음에, 본 발명의 바람직한 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하면 다음과 같다.A method of manufacturing a liquid crystal display device according to a preferred embodiment of the present invention will now be described.

도 5a 내지 도 5e는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.5A to 5E are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to an embodiment of the present invention.

먼저, 본 발명의 액정표시장치의 제조방법은, 도 5a에 도시한 바와 같이, 하부기판(50)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 하부기판(50)의 제 1 영역에는 일방향으로 배열된 게이트 구동 배선(51a)과, 제어 신호 라인을 이루는 클럭 라인(51b)을 형성하고, 제 2 영역에는 일방향으로 배열된 게이트 라인과, 그 일측에서 돌출되는 게이트전극(51c)을 형성한다. 5A, a conductive metal is deposited on a lower substrate 50, and a conductive metal is patterned using a photo and etching process to form a lower substrate 50 A gate line 51a arranged in one direction and a clock line 51b constituting a control signal line are formed in a first region of the gate line 50 in the first region, gate lines arranged in one direction in the second region, Thereby forming the gate electrode 51c.

도 5b에 도시한 바와 같이, 상기 구동 배선(51a)과 클럭 라인(51b)과 게이트 전극(51c)을 포함한 하부기판(50) 상부에 게이트 절연막(52), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소오스/드레인 형성용 금속층을 순차적으로 형성한다.5B, a gate insulating film 52, an amorphous silicon layer, an n + amorphous silicon layer, an n + amorphous silicon layer, and a gate insulating film are formed on the lower substrate 50 including the driving wiring 51a, the clock line 51b, and the gate electrode 51c. And a metal layer for forming a source / drain are sequentially formed.

상기 게이트 절연막(52)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다.The gate insulating film 52 may be formed of a silicon nitride film (SiNx) or a silicon oxide film (SiO 2 ).

이어서, 습식 식각공정으로 금속층을 패터닝하여, 제 1 영역에 입력 신호라인(55c)을 형성함과 동시에 제 2 영역에는 데이터 라인, 소오스 전극(55d) 및 드레인 전극(55e)을 형성한다.Subsequently, the metal layer is patterned by a wet etching process to form an input signal line 55c in the first region and a data line, a source electrode 55d, and a drain electrode 55e in the second region.

그 다음, 동일한 마스크를 이용하여 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층을 동시에 패터닝하여 활성층(53a) 및 오믹 콘택층(54a)을 형성한다.Then, the active layer 53a and the ohmic contact layer 54a are formed by simultaneously patterning the n + amorphous silicon layer and the amorphous silicon layer by a dry etching process using the same mask.

한편, 상기 소오스 전극(55d) 및 드레인 전극(55e)을 형성하기 위해 금속층을 식각할 때 제 1 영역의 구동배선(51a) 상부에 금속층이 잔류하도록 동시에 패터닝하여 금속 패턴(도 4의 65f)을 형성하고, 상기 활성층(53a) 및 오믹 콘택층(54a)을 형성할 때 n+ 비정질 실리콘층과 비정질 실리콘층이 제 2 영역의 구동배선(51a) 상부에 잔류하도록 동시에 패터닝하여 활성층(도 4의 63a)을 형성할 수도 있다.Meanwhile, when the metal layer is etched to form the source electrode 55d and the drain electrode 55e, the metal pattern (65f in FIG. 4) is patterned simultaneously so that the metal layer remains on the drive wiring 51a in the first region The n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned so as to remain on the driving wiring 51a of the second region when the active layer 53a and the ohmic contact layer 54a are formed to form the active layer 63a ) May be formed.

또한, 상기 소오스 전극(55d) 및 드레인 전극(55e)을 형성하기 위한 마스크와 활성층(53a)을 형성하기 위한 마스크는 동일 마스크를 사용하고 있다.The mask for forming the source electrode 55d and the drain electrode 55e and the mask for forming the active layer 53a are the same mask.

도 5c에 도시된 바와 같이, 상기 소오스 전극(박막 트랜지스터(TFT)를 포함한 하부기판(50) 전면에 PECVD 등의 증착방법으로 보호막(57)을 형성한다.5C, a protective film 57 is formed on the entire surface of the lower substrate 50 including the source electrode (the thin film transistor TFT) by a vapor deposition method such as PECVD.

이어서, 상기 구동배선(51a), 클럭라인(51b), 입력 신호라인(55c) 및 드레인 전극(55e)의 표면이 소정부분 노출되도록 상기 보호막(57)을 선택적으로 제거하여 제 1 내지 제 4 콘택홀(58a,58b,58c,58d)을 형성한다.The protective film 57 is selectively removed so that the surfaces of the driving wiring 51a, the clock line 51b, the input signal line 55c and the drain electrode 55e are exposed to predetermined portions, Thereby forming holes 58a, 58b, 58c, and 58d.

그리고 상기 제 1 내지 제 4 콘택홀(58a,58b,58c,58d)을 포함한 하부기판(50)의 전면에 투명 도전막을 차례로 증착한 후, 포토 및 식각 공정으로 투명 도전막을 선택적으로 식각하여, 제 1 영역의 제 1 콘택홀(58a)을 통해 구동배선(51a)과 전기적으로 연결되는 제 1 투명 도전막(59a)을 형성하고, 제 1 영역의 제 2 콘택홀(58b) 및 제 3 콘택홀(58c)을 통해 클럭라인(51b) 및 입력 신호라인(55c)을 전기적으로 연결하는 제 2 투명 도전막(59b)을 형성하고, 제 2 영역의 제 4 콘택홀(58d)을 통해 드레인 전극(55e)에 전기적으로 연결되는 화소전극(59c)을 형성한다.A transparent conductive film is sequentially deposited on the entire surface of the lower substrate 50 including the first to fourth contact holes 58a, 58b, 58c, and 58d, and then the transparent conductive film is selectively etched by a photo- The first transparent conductive film 59a electrically connected to the driving wiring 51a is formed through the first contact hole 58a of the first region and the second contact hole 58b and the third contact hole 58b of the first region are formed, The second transparent conductive film 59b electrically connecting the clock line 51b and the input signal line 55c through the first contact hole 58c and the drain electrode 58b through the fourth contact hole 58d of the second region, The pixel electrode 59c electrically connected to the pixel electrode 55e is formed.

그리고 도면에는 도시되지 않았지만, 하부기판(50)의 보호막 상에 제 1 배향막을 형성한다.Although not shown in the drawing, a first alignment film is formed on the protective film of the lower substrate 50.

도 5d에 도시한 바와 같이, 상기 하부기판(50)에 상기 구성물들을 형성함과 동시에, 하부기판(50)과 대향되는 상부기판(30)에는 블랙매트릭스(71)와 칼라필터층(72a)과 공통전극(73) 및 제 2 배향막(미도시)을 공정 순서에 따라서 순차적으로 형성한다.The black matrix 71 and the color filter layer 72a are formed on the upper substrate 30 facing the lower substrate 50 while forming the above components on the lower substrate 50 as shown in FIG. An electrode 73 and a second alignment film (not shown) are sequentially formed according to the process order.

한편, 상기 칼라 필터층(72a)을 형성할 때 제 1 영역에도 동시에 더미 칼라 필터층(72b)을 형성한다. 이때 상기 더미 칼라 필터층(72b)은 이후 공정에서 도전성 볼 스페이서를 형성할 때 원하는 위치에서만 콘택하기 위해 형성된다.Meanwhile, when the color filter layer 72a is formed, a dummy color filter layer 72b is formed at the same time in the first region. At this time, the dummy color filter layer 72b is formed to contact only at a desired position when the conductive ball spacer is formed in a subsequent process.

도 5e에 도시한 바와 같이, 상,하부기판(30, 50) 사이의 액정이 바깥으로 새 는 것을 방지하고, 합착공정시 상,하부기판(30, 50)의 접착을 돕기 위해, 하부기판(50)의 외곽부를 에워싸도록 씰 라인(42)을 형성한다. 상기 씰 라인(42)은 씰런트(43)내에 전도성 볼 스페이서(43a)를 섞어서 형성한다.5E, in order to prevent the liquid crystal between the upper and lower substrates 30 and 50 from leaking out and to help adhesion of the upper and lower substrates 30 and 50 in the laminating process, The seal line 42 is formed so as to surround the outer frame portion of the outer frame 50. The seal line (42) is formed by mixing a conductive ball spacer (43a) in the sealant (43).

이때 씰 라인(42)은 화소부 외부의 제어신호 라인(35) 또는 게이트 구동부(31) 상부에 오버랩된다.(도 2 참조)At this time, the seal line 42 overlaps the control signal line 35 outside the pixel portion or the gate driver 31 (see Fig. 2). (See Fig. 2)

그리고 상,하부기판(30, 50)을 합착하고, 가열하여 상기 씨일재를 경화시킴으로써 상,하부기판(30, 50)을 접착시킨다.Then, the upper and lower substrates 30 and 50 are adhered to each other by bonding and heating the upper and lower substrates 30 and 50, thereby curing the sealing material.

상기와 같이 씰 라인(42)에 전도성 볼 스페이서(43a)를 섞어서 형성할 때, 구동 배선(51a)과 공통전극(73)만을 전기적으로 연결하기 위해서 상기 더미 칼라 필터층(72b)과 대응되게 형성된다.When the conductive ball spacer 43a is mixed with the seal line 42 as described above, the dummy color filter layer 72b is formed to correspond to the dummy color filter layer 72b in order to electrically connect only the drive wiring 51a and the common electrode 73 .

한편, 상기 전도성 볼 스페이서(43a)를 상기 씰런트(43)내에 섞을 때 상부기판(30)과 하부기판(50)을 셀갭을 유지하기 위한 볼 스페이서(43b)를 함께 섞어서 형성한다.Meanwhile, when the conductive ball spacer 43a is mixed in the sealant 43, the upper substrate 30 and the lower substrate 50 are formed by mixing together a ball spacer 43b for maintaining a cell gap.

상기 도전성 볼 스페이서(43a)는 상기 셀갭을 유지하기 위한 볼 스페이서(43b)보다 작은 크기로 형성하여 원하는 위치에서만 콘택이 되도록 함으로써 제어신호 라인(35)과 게이트 구동부(31)가 씰 라인(42)에 의해서 상부기판(30)의 공통전극에 쇼트되는 것을 방지할 수 있다.The conductive ball spacer 43a is formed to be smaller in size than the ball spacer 43b for maintaining the cell gap so that the control signal line 35 and the gate driving unit 31 contact the seal line 42, The common electrode of the upper substrate 30 can be prevented from being short-circuited.

즉, 액정패널에 게이트 구동부를 내장한 경우, 씰 라인이 상기 게이트 구동부 또는 이에 신호를 인가하기 위한 제어신호 라인에 오버랩되어 형성되더라도 전기적으로 연결되지 않아서 내장된 게이트 구동부는 정상 동작을 한다.That is, when the gate driver is built in the liquid crystal panel, even if the seal line is overlapped with the gate driver or the control signal line for applying the signal to the gate driver, the gate driver is not electrically connected.

한편, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the above embodiments, but should be determined by the claims.

도 1은 종래 기술에 따른 액정표시장치를 나타낸 레이아웃도1 is a layout diagram showing a conventional liquid crystal display

도 2는 본 발명에 따른 액정표시장치를 나타낸 레이아웃도2 is a layout diagram showing a liquid crystal display device according to the present invention

도 3은 본 발명의 제 1 실시예에서 액정패널의 에지영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도Fig. 3 is a cross-sectional view of a structure in which a pixel region and an internal circuit portion located in an edge region of a liquid crystal panel are cut in the first embodiment of the present invention

도 4는 본 발명의 제 1 실시예에서 액정패널의 에지영역에 위치한 내장회로부와 화소영역을 자른 구조 단면도Fig. 4 is a cross-sectional view of a structure in which a pixel region and an internal circuit portion located in an edge region of a liquid crystal panel are cut in the first embodiment of the present invention

도 5a 내지 도 5e는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도FIGS. 5A to 5E are cross-sectional views showing a manufacturing method of a liquid crystal display device according to an embodiment of the present invention

도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

30 : 상부기판 50 : 하부기판30: upper substrate 50: lower substrate

42 : 씰 라인 43a : 도전성 볼 스페이서42: Seal line 43a: Conductive ball spacer

43 : 씰런트 73 : 공통전극43: Sealant 73: Common electrode

Claims (9)

내장회로 영역과 화소영역으로 정의되고, 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하는 액정표시장치에 있어서, A liquid crystal display device comprising a gate driver defined by an internal circuit region and a pixel region and mounted in the internal circuit region and a control signal line for outputting a control signal to the gate driver, 하부기판상의 내장회로 영역에 일정한 간격을 갖고 위치하는 구동배선 및 클럭라인과 화소영역에 위치하는 게이트 전극과,A gate electrode positioned in a pixel region and a drive wiring and a clock line positioned at a predetermined interval in an internal circuit region on the lower substrate; 상기 하부기판의 전면에 위치하는 게이트 절연막과,A gate insulating film disposed on a front surface of the lower substrate, 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 위치하는 활성층과 소오스 및 드레인 전극과 상기 내장회로 영역에 형성되는 입력신호 라인과,An active layer located on the gate insulating film, source and drain electrodes corresponding to the gate electrode, an input signal line formed in the built-in circuit region, 상기 구동배선, 클럭라인 및 상기 게이트 전극을 포함한 상기 하부기판 전면에 위치하는 보호막과,A protective film disposed on the entire surface of the lower substrate including the driving wiring, the clock line, and the gate electrode; 상기 보호막을 관통하여 상기 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극과,A second transparent conductive film connected to the clock line and the control signal line; a pixel electrode connected to the drain electrode; 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 위치한 더미 칼라 필터층 및 화소영역에 위치한 칼라 필터층과,A dummy color filter layer located in a built-in circuit region of the upper substrate corresponding to the lower substrate, a color filter layer located in the pixel region, 상기 상부기판의 전면에 위치한 공통전극과,A common electrode disposed on a front surface of the upper substrate, 상기 합착된 상,하부기판 사이의 내장회로 영역의 상부에 오버랩되도록 위치하며, 상기 더미 칼라 필터층에 대응되게 구성되어 상기 공통전극과 구동배선을 연결하는 전도성 볼 스페이서를 구비한 씰 라인을 포함하여 구성되고, 상기 씰 라인은 상기 전도성 볼 스페이서보다 크고 상기 상부기판과 하부기판의 갭을 유지하기 위해 볼 스페이서가 포함되어 있는 액정표시장치.And a conductive ball spacer positioned so as to overlap the upper portion of the built-in circuit region between the upper and lower substrates and corresponding to the dummy color filter layer and connecting the common electrode to the driving wiring. Wherein the seal line is larger than the conductive ball spacers and includes a ball spacer for maintaining a gap between the upper substrate and the lower substrate. 삭제delete 제 1 항에 있어서, 상기 더미 칼라 필터층과 칼라 필터층은 동일한 재질이고 동일층에 위치하는 액정표시장치.The liquid crystal display of claim 1, wherein the dummy color filter layer and the color filter layer are the same material and are located on the same layer. 제 1 항에 있어서, 상기 제 1, 제 2 투명 도전막은 상기 화소전극과 동일한 재질이고 동일층에 위치하는 액정표시장치.The liquid crystal display device according to claim 1, wherein the first and second transparent conductive films are made of the same material as the pixel electrode and are located on the same layer. 제 1 항에 있어서, 상기 하부기판의 내장회로 영역 및 화소영역에 각각 박막트랜지스터의 활성층 및 소오스 전극 및 드레인 전극을 포함한 금속 패턴이 위치하는 액정표시장치.The liquid crystal display of claim 1, wherein a metal pattern including an active layer, a source electrode, and a drain electrode of the thin film transistor are respectively located in a built-in circuit region and a pixel region of the lower substrate. 내장회로 영역과 화소영역으로 정의되어 상기 내장회로 영역에 실장된 게이트 구동부와, 상기 게이트 구동부에 제어신호를 출력하기 위한 제어신호 라인을 포함하여 형성된 액정표시장치의 제조방법에 있어서, A method of manufacturing a liquid crystal display device including a gate driving unit defined by an internal circuit region and a pixel region and mounted in the internal circuit region, and a control signal line for outputting a control signal to the gate driving unit, 하부기판상의 내장회로 영역에 일정한 간격을 갖는 구동배선, 클럭라인과 함께 화소영역에 게이트 전극을 형성하는 단계;Forming a gate electrode in a pixel region together with a driving wiring and a clock line having a constant interval in an internal circuit region on a lower substrate; 상기 하부기판의 전면에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the entire surface of the lower substrate; 상기 게이트 전극과 대응되게 상기 게이트 절연막상에 활성층과 소오스 및 드레인 전극을 형성함과 함께 상기 내장회로 영역에 입력신호 라인을 형성하는 단계;Forming an active layer, source and drain electrodes on the gate insulating film so as to correspond to the gate electrode, and forming an input signal line in the integrated circuit region; 상기 구동배선, 클럭라인 및 게이트 전극을 포함한 상기 하부 기판의 전면에 보호막을 형성하고 상기 구동배선, 클럭라인 및 제어신호 라인과 화소전극이 노출되도록 콘택홀을 형성하는 단계;Forming a protective film on a front surface of the lower substrate including the driving wiring, the clock line, and the gate electrode, and forming a contact hole such that the driving wiring, the clock line, the control signal line, and the pixel electrode are exposed; 상기 하부기판의 전면에 투명 도전막을 형성하고 포토 및 식각 공정을 통해 투명 도전막을 선택적으로 제거하여 콘택홀을 통해 구동배선에 연결되는 제 1 투명 도전막, 클럭라인 및 제어신호 라인에 연결되는 제 2 투명 도전막, 드레인 전극에 연결되는 화소전극을 형성하는 단계;Forming a transparent conductive film on the entire surface of the lower substrate, selectively removing the transparent conductive film through a photo-etching process, and forming a first transparent conductive film connected to the driving wiring through the contact hole, a second transparent conductive film connected to the clock line, Forming a pixel electrode connected to the transparent conductive film and the drain electrode; 상기 하부기판과 대응되는 상부기판의 내장회로 영역에 더미 칼라 필터층을 형성하고 화소영역에 칼라 필터층을 형성하는 단계;Forming a dummy color filter layer in a built-in circuit region of the upper substrate corresponding to the lower substrate and forming a color filter layer in the pixel region; 상기 상부기판의 전면에 공통전극을 형성하는 단계;Forming a common electrode on a front surface of the upper substrate; 상기 하부기판의 더미 칼라 필터층과 대응되면서 상기 구동배선과 공통전극을 연결하는 전도성 볼 스페이서가 섞인 씨일재를 도포하여 씰 라인을 형성하는 단계를 포함하고,And forming a seal line by applying a sealant containing a conductive ball spacer, which is connected to the dummy color filter layer of the lower substrate and connects the drive wiring and the common electrode, 상기 씰 라인을 형성할 때 상기 씨일재에 도전성 볼 스페이서를 포함하여 상기 도전성 볼 스페이서와 크기가 큰 갭유지용 볼 스페이서를 함께 섞어 도포하는 액정표시장치의 제조방법.And forming a gap between the conductive ball spacer and the ball spacer, wherein the ball spacer includes the conductive ball spacer and the ball spacer for holding the gap when the seal line is formed. 제 6 항에 있어서, 상기 씰 라인은 상기 화소영역 외부의 상기 제어신호 라인 또는 상기 게이트 구동부 상부에 오버랩되도록 형성하는 액정표시장치의 제조방법.7. The method of claim 6, wherein the seal line overlaps the control signal line or the gate driver section outside the pixel area. 제 6 항에 있어서, 상기 활성층과 소오스 및 드레인 전극은7. The organic electroluminescence device according to claim 6, wherein the active layer and the source and drain electrodes 상기 하부기판상에 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 금속층을 순차적으로 형성하는 단계;Sequentially forming an amorphous silicon layer, an n + amorphous silicon layer, and a metal layer on the lower substrate; 상기 금속층을 선택적으로 패터닝하여 화소영역에 소오스 및 드레인 전극을 형성하고 상기 내장회로 영역의 구동배선상에 금속 패턴을 형성하는 단계;Selectively patterning the metal layer to form source and drain electrodes in the pixel region and forming a metal pattern on the driving wiring of the integrated circuit region; 상기 소오스 및 드레인 전극과 금속 패턴을 형성한 마스크를 이용하여 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 선택적으로 패터닝하여 내장회로 영역 및 화소영역에 활성층을 형성하는 단계를 포함하여 이루어진 액정표시장치의 제조방법.And selectively patterning the n + amorphous silicon layer and the amorphous silicon layer using a mask having a metal pattern with the source and drain electrodes to form an active layer in a built-in circuit region and a pixel region, Gt; 삭제delete
KR1020090123777A 2009-12-14 2009-12-14 Liquid Crystal Display Device and method for manufacturing thereof KR101641358B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090123777A KR101641358B1 (en) 2009-12-14 2009-12-14 Liquid Crystal Display Device and method for manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090123777A KR101641358B1 (en) 2009-12-14 2009-12-14 Liquid Crystal Display Device and method for manufacturing thereof

Publications (2)

Publication Number Publication Date
KR20110067261A KR20110067261A (en) 2011-06-22
KR101641358B1 true KR101641358B1 (en) 2016-08-01

Family

ID=44399739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090123777A KR101641358B1 (en) 2009-12-14 2009-12-14 Liquid Crystal Display Device and method for manufacturing thereof

Country Status (1)

Country Link
KR (1) KR101641358B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11650460B2 (en) 2019-08-16 2023-05-16 Samsung Display Co., Ltd. Display device including at least one sealing member having a straight portion and a protrusion portion

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994906B2 (en) 2012-08-13 2015-03-31 Apple Inc. Display with multilayer and embedded signal lines
KR102159830B1 (en) * 2013-12-30 2020-09-24 엘지디스플레이 주식회사 Display device
KR102185756B1 (en) 2014-03-31 2020-12-03 삼성디스플레이 주식회사 Display substrate and liquid crystal display device having the same
KR102352285B1 (en) 2014-10-10 2022-01-18 삼성디스플레이 주식회사 Display apparatus and manufacturing method thereof
CN105093759A (en) * 2015-09-11 2015-11-25 京东方科技集团股份有限公司 Array substrate, preparing method of array substrate, display panel and display device
CN105467632B (en) 2016-01-18 2018-11-23 京东方科技集团股份有限公司 A kind of liquid crystal display panel, its method for conducting leak test and display device
CN107024804A (en) * 2017-05-05 2017-08-08 京东方科技集团股份有限公司 The preparation method and display device of display base plate, display base plate
CN107170754B (en) * 2017-05-15 2021-04-23 京东方科技集团股份有限公司 Display device, array substrate and array substrate manufacturing method
CN208721944U (en) * 2018-09-30 2019-04-09 重庆惠科金渝光电科技有限公司 Display panel and display terminal
CN109581755A (en) * 2018-12-18 2019-04-05 深圳市华星光电半导体显示技术有限公司 Display panel manufacturing method and display panel
CN110187550A (en) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 Display panel and display device
CN110161763A (en) * 2019-06-10 2019-08-23 北海惠科光电技术有限公司 Display panel and display device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020004277A (en) * 2000-07-04 2002-01-16 구본준, 론 위라하디락사 Liquid Crystal Display
KR101074383B1 (en) * 2005-06-30 2011-10-17 엘지디스플레이 주식회사 Lipuid crystal display device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11650460B2 (en) 2019-08-16 2023-05-16 Samsung Display Co., Ltd. Display device including at least one sealing member having a straight portion and a protrusion portion

Also Published As

Publication number Publication date
KR20110067261A (en) 2011-06-22

Similar Documents

Publication Publication Date Title
KR101641358B1 (en) Liquid Crystal Display Device and method for manufacturing thereof
JP4925030B2 (en) Liquid crystal display device and manufacturing method thereof
KR101896377B1 (en) Liquid crystal display device having minimized bezzel
KR20150078248A (en) Display device
US20060079035A1 (en) Method of manufacturing thin film semiconductor device, thin film semiconductor device, electro-optical device, and electronic apparatus
KR101074383B1 (en) Lipuid crystal display device and method for fabricating the same
JP2006201312A (en) Liquid crystal display panel and liquid crystal display device
JP2004101674A (en) Liquid crystal display device
KR102019066B1 (en) Liquid crystal display device having minimized bezzel
US6897931B2 (en) In-plane switching mode liquid crystal display device and method for fabricating the same
US6894755B2 (en) Liquid crystal display device integrating driving circuit on matrix substrate
KR101879300B1 (en) Liquid crystal display device
JP3397810B2 (en) Liquid crystal display
KR101818453B1 (en) Liquid crystal display device and method for fabricating the same
JP2004004526A (en) Liquid crystal display
KR101232337B1 (en) Liquid crystal display
KR20080003085A (en) In plane switching mode liquid crystal display device and method of fabricating thereof
KR20070069407A (en) Liquid crystal display device and method fabricating for the same
KR101023718B1 (en) Liquid Crystal Display Device and method for fabricating the same
JP2008275940A (en) Electro-optical device, manufacturing method thereof and electronic equipment
JP2004077703A (en) Liquid crystal display
JP4128825B2 (en) Flat panel display
JPH05224236A (en) Active matric type liquid crystal display device
JP2006220706A (en) Method of manufacturing electrooptical device, electrooptical device, and electronic equipment
KR101441376B1 (en) Liquid crystal display

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 4