KR20110043663A - 반도체 장치 및 제조 방법 - Google Patents

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KR20110043663A
KR20110043663A KR1020117003363A KR20117003363A KR20110043663A KR 20110043663 A KR20110043663 A KR 20110043663A KR 1020117003363 A KR1020117003363 A KR 1020117003363A KR 20117003363 A KR20117003363 A KR 20117003363A KR 20110043663 A KR20110043663 A KR 20110043663A
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passivation
transistor
layer
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요한 에이치. 클루트뷔크
유진 티머링
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은, 앞면(14) 및 뒷면(24)을 갖는 기판(12); 기판의 앞면 상에 제공되는 반도체 소자(16); 제1 패시베이션 층(18); 및 기판의 뒷면 상에 제공되는 제2 패시베이션 층(22)을 포함하는 장치(10)에 관한 것이다. 또한, 본 발명은 그러한 장치를 제조하는 방법에 관한 것이다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD}
본 발명은 장치, 특히 패시베이션된(passivated) 반도체 장치는 물론, 그러한 장치를 제조하는 방법에 관한 것이다.
반도체 장치들은 그들을 비활성으로 하거나 덜 반응적으로 하기 위해, 또는 그들을 코팅 또는 표면 처리에 의한 오염으로부터 보호하기 위해, 또는 누설 전류를 감소시키기 위해 패시베이션될 수 있다.
미국 특허 출원 공개 US 2002/0000510 A1(Matsuda)는 기판 상에 적층된 반도체 도전층, 광 흡수층, 및 넓은 밴드갭 층을 포함하는 광검출기(photodetector)를 개시하고 있다. 또한, 그 다음에 SiN의 패시베이션 막 및 SiO2의 유전체 막이 기판 위에 퇴적된다. 또한, 패드 전극이 유전체 막 상에 배치된다.
그러나, 예를 들어 GaN 레이저들에서 관찰된 문제는, 패시베이션 후에, 장치의 전기적 성능이 상당히 감소된다는 것이다.
본 발명의 목적은 이러한 문제를 적어도 부분적으로 극복하고, 패시베이션 후에도 더 적합한 장치 행동(device behavior)을 갖는 개선된 반도체 장치를 제공하는 것이다.
이하의 설명으로부터 명백해질, 이러한 목적들 및 기타 목적들은 첨부된 독립 청구항들에 따른 장치 및 방법에 의해 달성된다.
본 발명의 양태에 따르면, 앞면 및 뒷면을 갖는 기판; 기판의 앞면 상에 제공되는 반도체 소자; 제1 패시베이션 층; 및 기판의 뒷면 상에 제공되는 제2 패시베이션 층을 포함하는 장치가 제공된다.
상기 언급된 장치 성능에 있어서의 감소는 주로 본 발명자들에 의해 수행된 실험들로부터 인식된 대로, 패시베이션 층에서의 기계적 응력(mechanical stress)에 의해 유발된다. 이를 위해, 복수의 패시베이션 층을 이용함으로써, 패시베이션 구조의 응력 조정(stress tuning)이 달성될 수 있고, 그에 의해 압전 효과에 의해 도출되는 전자 홀 쌍의 생성이 직접 영향을 받을 수 있다. 중요한 결과로서, 이러한 현상에 의해 유발되는 누설 전류가 상당히 감소될 수 있다. 복수의 패시베이션 층을 이용한 응력 조정을 달성하기 위해, 예를 들어, 제1 패시베이션 층은 내부 압축 응력(internal compression stress)을 가질 수 있고, 제2 패시베이션 층은 내부 인장 응력(internal tensile stress)을 가질 수 있다. 바람직하게는, 발광 다이오드(LED) 응용들에 대하여, 나머지 장치에 작용하는 결과적인 응력은, 최적의 성능을 위해서 0(zero)과 동일하지 않다. 또한, 뒷면에 제2 패시베이션 층을 제공하는 것은, 장치의 앞면 상에 다른 소자들(예를 들어, 반도체 소자)를 형성한 후에, 특히 앞면의 소자(들)를 변경시킬 필요없이 제공될 수 있다는 점에서 이롭다. 즉, 뒷면 상의 제2 층은, 예를 들어 장치의 앞면 상의 임의의 다른 패시베이션 층의 존재에 무관하게, 언제나 적용될 수 있다. 이는 장치의 응력을 조정하는 데에 있어서 많은 자유를 제공한다. 또한, 제1 패시베이션 층의 퇴적과 제2 패시베이션 층의 퇴적 사이에 장치 성능이 검사될 수 있다.
일 실시예에서, 제1 패시베이션 층은 기판의 앞면 위에 제공된다. 즉, 기판의 상단(앞면)에 하나의 패시베이션 층이 있고, 기판의 바닥(뒷면)에 하나의 패시베이션 층이 있다.
다른 실시예에서, 제1 패시베이션 층은 제2 패시베이션 층 상에 제공된다. 즉, 기판의 뒷면 상에 이중 패시베이션 층 스택이 존재한다.
또 다른 실시예에서, 장치는, 반도체 소자에 접속되고 기판의 앞면 위에 제공된 제1 패시베이션층을 통해 연장하는 적어도 하나의 컨택트를 더 포함하고, 기판의 뒷면 상에 제공된 제2 패시베이션 층은, 제1 패시베이션 층 위에 제공되고 적어도 하나의 컨택트를 부분적으로 덮는 다른 제2 패시베이션 층에 의해 대체된다. 그러므로, 본 실시예에서, 기판의 뒷면 상에는 패시베이션 층이 존재하지 않는다. 장치의 상단 상의 제2 층은 실리콘 장치 기술로부터 알려진 스크래치 보호층을 "시뮬레이션"한다.
본 발명은 예를 들어 Ⅲ-Ⅴ 발광 다이오드 또는 Ⅲ-Ⅴ 바이폴라 트랜지스터와 같이, Ⅲ-Ⅴ계 반도체 소자(즉, 주기율표로부터의 적어도 하나의 Ⅲ족 원소와 적어도 하나의 Ⅴ족 원소를 갖는 화합물)를 갖는 장치들에 대해 특히 유용한데, 이는 이러한 소자들을 구비하는 장치들이 전통적인 패시베이션에 수반하는 열화된 성능으로 인해 상당히 악화될 수 있기 때문이다. 사실, 본 발명은 임의의 직접 밴드갭 재료(예를 들어, InP, GaAs, GaN, GaP)에 유리하게 적용될 수 있다.
패시베이션 층들은 유전체 층들일 수 있다. 사실, 장치를 파손하지 않고서 장치에 적용될 수 있는(즉, 장치의 기저 소자들 중 어떠한 부분도 소멸시키지 않고서 저온에서 퇴적될 수 있는) 어떠한 층이라도 이용될 수 있다.
본 발명의 다른 양태에 따르면, 제1 패시베이션 층을 포함하는 장치의 제조 방법으로서, 앞면 및 뒷면을 갖는 기판을 제공하는 단계; 기판의 앞면 상에 반도체 소자를 제공하는 단계; 및 기판의 뒷면 상에 제2 패시베이션 층을 제공하는 단계를 포함하는 방법이 제공된다. 본 양태는 본 발명의 이전의 양태들과 유사한 특징들 및 이점들을 나타낼 수 있다.
이제, 본 발명의 현재의 바람직한 실시예들을 나타내는 첨부 도면들을 참조하여, 여기에 개시된 것과 그 외의 본 발명의 양태들이 더 상세하게 설명될 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 것이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 장치를 개략적으로 도시한 것이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 장치를 개략적으로 도시한 것이다.
본 출원에서, 제1 개체(entity)가 제2 개체 "상"에(on) 또는 "위"에(over) 제공되는 경우, 제1 개체는 제2 개체 상에 직접, 또는 경우에 따라서는 제1 개체와 제2 개체 사이에 적어도 하나의 중간층 또는 막 등을 두고 제공될 수 있다. 또한, "제1" 및 "제2" 패시베이션 층이 반드시 제2 층 전에 제1 층이 적용된다는 것을 의미하는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치(10)의 측단면도이고, 도 1b는 그것의 상면도이다.
장치(10)는 기판(12), 예를 들어 실리콘 판을 포함한다. 기판(12)의 앞면(14) 상에 트랜지스터(16)가 가공된다. 트랜지스터(16)는 아래로부터 위로, 컬렉터(16a), 베이스(16b) 및 이미터(16c)를 메사(mesa) 구성으로 포함한다. 또한, 제1 유전체 패시베이션 층(18)이 기판(12)의 앞면(14) 위에, 즉 트랜지스터(16) 상과, 기판(12)의 앞면(14) 중 트랜지스터(16)로 덮이지 않은 부분 상에 제공된다. 패시베이션 층(18)은 넓은 밴드갭 재료(또는 적어도 패시베이션될 재료보다 넓은 밴드갭)로 구성된다. 패시베이션 층(18)은 예를 들어, 퇴적된 SiO2(플라즈마 강화될 수 있음), Si3N4, 폴리아미드, BCB 등으로 만들어질 수 있다. 또한, 장치(10)는 도시된 바와 같이 트랜지스터(16)에 접속되고 제1 패시베이션 층(18)을 통하여 연장되는 금속 컨택트(20a-20e)를 포함한다. 즉, 컨택트(20a 및 20e)는 컬렉터(16a)에 접속되고, 컨택트(20b 및 20d)는 베이스(16b)에 접속되고, 컨택트(20c)는 이미터(16c)에 접속된다. 제1 패시베이션 층(18) 밖에서 또는 위에서 연장하는 각 컨택트(20a-20e)의 상단 부분은, 외부 개체들(도시되지 않음)로의 접속을 용이하게 하기 위해 컨택트의 나머지보다 넓게 될 수 있다.
또한, 장치(10)는 기판(12)의 뒷면(24) 상에 제공된 제2 유전체 패시베이션 층(22)을 포함하며, 이 뒷면(24)은 기판(12)의 앞면(14)에 반대되는 것이다. 제2 패시베이션 층(22)은 제1 패시베이션 층(18)과 동일한 유형의 것일 수 있다.
도 1a - 도 1b의 장치(10)를 제조하는 방법에서, 기판(12)이 우선 제공된다. 그 다음, 트랜지스터(16)가 기판(12)의 상단에 가공된다. 트랜지스터(16)는 소위 MESA 디바이스일 수 있고, 이것은 우선 풀 에피-스택(full epi-stack)으로서 성장된 다음, 상이한 층들(컬렉터(16a), 베이스(16b), 및 이미터(16c))을 실현하도록 에칭된다. 그 다음, 제1 패시베이션 층(18)은 지금까지 실현된 장치의 상단에 퇴적된다. 그 후에, 장치에 후속하여 제공되는 전기 컨택트(20a-20e)를 수용하기 위해, 패시베이션 층(18) 내에 컨택트 홀이 에칭된다. 마지막으로, 제2 패시베이션 층(22)은 기판(12)의 뒷면 상에 퇴적된다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 장치(10)의 측단면도이고, 도 2b는 그것의 상면도이다.
장치(10)는 기판(12), 예를 들어 실리콘 판을 포함한다. 기판(12)의 앞면(14) 상에, 트랜지스터(16)가 가공된다. 트랜지스터(16)는 아래로부터 위로, 컬렉터(16a), 베이스(16b) 및 이미터(16c)를 메사 구성으로 포함한다. 또한, 장치(10)는 도시된 바와 같이 트랜지스터(16) 상에 직접 배열되는 금속 컨택트(20a-20e)를 포함한다. 즉, 컨택트(20a 및 20e)는 컬렉터(16a)에 접속되고, 컨택트(20b 및 20d)는 베이스(16b)에 접속되고, 컨택트(20c)는 이미터(16c)에 접속된다.
또한, 장치(10)는 패시베이션 층(22) 상에 제공된 "제1" 유전체 패시베이션 층(18)뿐만 아니라, 기판(12)의 뒷면(24) 상에 제공된 "제2" 유전체 패시베이션 층(22)을 포함한다. 패시베이션 층들(18 및 24) 각각은 넓은 밴드갭 재료(또는 적어도 패시베이션될 재료보다 넓은 밴드갭)로 구성된다. 패시베이션 층(18 및 22)은 예를 들어, 퇴적된 SiO2(플라즈마 강화될 수 있음), Si3N4, 폴리아미드, BCB 등으로 만들어질 수 있다.
도 2a - 도 2b의 장치(10)를 제조하는 방법에서, 기판(12)이 우선 제공된다. 그 다음, 트랜지스터(16)가 기판(12)의 상단에 가공된다. 트랜지스터(16)는 소위 MESA 디바이스일 수 있고, 이것은 우선 풀 에피-스택으로서 성장된 다음, 상이한 층들(컬렉터(16a), 베이스(16b), 및 이미터(16c))을 실현하도록 에칭된다. 그 다음, 소위 레지스트 리프트를 이용하여, 전기 컨택트(20a-20e)가 트랜지스터(16) 상에 직접 놓여진다. 마지막으로, 패시베이션 층(22)이 기판(12)의 뒷면 상에 퇴적되고, 그 다음 패시베이션 층(18)이 패시베이션 층(22) 상에 퇴적되어, 뒷면(24) 상에 이중 패시베이션 층 스택이 형성된다. 대안적으로, 층들(18 및 22)은 기판(12)의 뒷면(24) 상에 제공되는 미리 제조된 스택일 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 장치(10)의 측단면도이고, 도 3b는 그것의 상면도이다.
장치(10)는 기판(12), 예를 들어 실리콘 판을 포함한다. 기판(12)의 앞면(14) 상에, 트랜지스터(16)가 가공된다. 트랜지스터(16)는 아래로부터 위로, 컬렉터(16a), 베이스(16b) 및 이미터(16c)를 메사 구성으로 포함한다. 또한, 제1 유전체 패시베이션 층(18)이 기판(12)의 앞면(14) 위에, 즉 트랜지스터(16) 상과, 기판(12)의 앞면(14) 중 트랜지스터(16)로 덮이지 않은 부분 상에 제공된다. 패시베이션 층(18)은 넓은 밴드갭 재료(또는 적어도 패시베이션될 재료보다 넓은 밴드갭)로 구성된다. 패시베이션 층(18)은 예를 들어, 퇴적된 SiO2(플라즈마 강화될 수 있음), Si3N4, 폴리아미드, BCB 등으로 만들어질 수 있다. 또한, 장치(10)는 도시된 바와 같이 트랜지스터(16)에 접속되고 제1 패시베이션 층(18)을 통하여 연장되는 금속 컨택트(20a-20e)를 포함한다. 즉, 컨택트(20a 및 20e)는 컬렉터(16a)에 접속되고, 컨택트(20b 및 20d)는 베이스(16b)에 접속되고, 컨택트(20c)는 이미터(16c)에 접속된다. 제1 패시베이션 층(18) 밖에서 또는 위에서 연장하는 각 컨택트(20a-20e)의 상단 부분은, 외부 개체들(도시되지 않음)로의 접속을 용이하게 하기 위해 컨택트의 나머지보다 넓게 될 수 있다.
또한, 장치(10)는 제1 패시베이션 층(18) 위에 제공되고 컨택트(20a-20e) 각각을 부분적으로 덮는 제2 패시베이션 층(22)을 포함한다. 즉, 제2 패시베이션 층(22)은 도시된 바와 같이, 각각의 컨택트(20a-20e)의 더 넓은 상단 부분을 부분적으로 덮는다. 그러므로, 컨택트(20a-20e)의 더 넓은 상단 부분은 두개의 패시베이션 층(18 및 22)의 중간이다. 제2 패시베이션 층(22)은 제1 패시베이션 층(18)과 동일한 유형의 것일 수 있다.
도 3a - 도 3b의 장치(10)를 제조하는 방법에서, 기판(12)이 우선 제공된다. 그 다음, 트랜지스터(16)가 기판(12)의 상단에 가공된다. 트랜지스터(16)는 소위 MESA 디바이스일 수 있고, 이것은 우선 풀 에피-스택으로서 성장된 다음, 상이한 층들(컬렉터(16a), 베이스(16b), 및 이미터(16c))을 실현하도록 에칭된다. 그 다음, 제1 패시베이션 층(18)은 지금까지 실현된 장치의 상단에 퇴적된다. 그 후에, 장치에 후속하여 제공되는 전기 컨택트(20a-20e)를 수용하기 위해, 패시베이션 층(18) 내에 컨택트 홀이 에칭된다. 그 다음, 제2 패시베이션 층(22)이 제1 패시베이션 층(18) 위에, 그리고 컨택트(20a-20e) 위에 퇴적되고, 그 다음에 컨택트(20a-20e)는 소위 CB(contact to bondpad) 마스크를 이용하여 부분적으로 개방 또는 접촉될 수 있다.
상기 실시예들 각각에서, 단일의 패시베이션 층에 의해 유도되는 기계적 응력을 보상하기 위해, 하나의 추가의 층이 장치에 추가된다. 즉, 두개의 패시베이션 층(18 및 22)을 이용함으로써, 패시베이션 구조의 응력 조정이 달성될 수 있으며, 그에 의해 압전 효과에 의해 유도되는 트랜지스터(16) 내의 전자 홀 쌍의 생성이 직접적으로 영향을 받을 수 있다. 중요한 결과로서, 이러한 현상에 의해 유발되는 트랜지스터(16) 내의 누설 전류가 상당히 감소될 수 있다. 그러므로, 두개의 패시베이션 층(18 및 22)은, 기저 구조 또는 중간 구조에 가해지는 최종적인 기계적 응력이 압전 효과가 유도되지 않도록 하거나 적어도 상당한 정도로 감소되게 하도록 배열되어야 한다. 즉, 누설 전류가 최소화되도록 응력을 조정하기 위해 제2 층이 추가된다. 응력 조정을 달성하기 위해, 제1 패시베이션 층(18)은 예를 들어 내부 압축 응력을 가질 수 있고, 제2 패시베이션 층(22)은 내부 인장 응력을 가질 수 있고, 또는 그 반대일 수 있다. 또한, 구체적으로, 장치(10)가 트랜지스터(16)를 대신하여 발광 다이오드를 포함하는 경우에서, 최적의 성능을 위해, 즉 낮은 누설 전류로 적절하게 작동하는 pn-접합을 위해, 나머지 장치에 작용하는 결과적인 응력은 제로와 동일해서는 안 된다. 전형적으로, 결과적인 응력은 InP계 장치들에 대해 약 150㎫ 장력이다.
본 기술분야에 지식을 가진 자는, 본 발명이 결코 위에서 설명된 바람직한 실시예들로 한정되지 않음을 인식할 것이다. 반대로, 첨부된 청구항들의 범위 내에서 많은 수정 및 변경들이 가능하다. 예를 들어, 단일의 패시베이션 층에 의해 유도되는 기계적 응력을 보상하기 위해, 현재의 두개의 패시베이션 층에 더하여 적어도 하나의 추가의 패시베이션 층이 장치에 추가될 수 있다.

Claims (7)

  1. 장치(10)로서,
    - 앞면(14) 및 뒷면(24)을 갖는 기판(12);
    - 상기 기판의 앞면 상에 제공된 반도체 소자(16);
    - 제1 패시베이션 층(18); 및
    - 상기 기판의 뒷면 상에 제공되는 제2 패시베이션 층(22)
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 패시베이션 층은 상기 기판의 앞면 위에 제공되는 장치.
  3. 제1항에 있어서,
    상기 제1 패시베이션 층은 상기 제2 패시베이션 층 상에 제공되는 장치.
  4. 제2항에 있어서,
    상기 반도체 소자에 접속되고 상기 기판의 앞면 위에 제공된 상기 제1 패시베이션층을 통해 연장하는 적어도 하나의 컨택트(20a-20e)를 더 포함하고, 상기 기판의 뒷면 상에 제공된 상기 제2 패시베이션 층은, 상기 제1 패시베이션 층 위에 제공되고 상기 적어도 하나의 컨택트를 부분적으로 덮는 다른 제2 패시베이션 층에 의해 대체되는 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 소자는 Ⅲ-Ⅴ계 소자인 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 패시베이션 층들은 유전체 층들인 장치.
  7. 제1 패시베이션 층(18)을 포함하는 장치(10)의 제조 방법으로서,
    - 앞면(14) 및 뒷면(24)을 갖는 기판(12)을 제공하는 단계;
    - 상기 기판의 앞면 상에 반도체 소자(16)를 제공하는 단계; 및
    - 상기 기판의 뒷면 상에 제2 패시베이션 층(22)을 제공하는 단계
    를 포함하는 제조 방법.
KR1020117003363A 2008-07-16 2009-07-09 반도체 장치 및 제조 방법 KR20110043663A (ko)

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EP08160537 2008-07-16
EP08160537.0 2008-07-16

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