KR20110032795A - 불휘발성 메모리 소자의 동작방법 - Google Patents

불휘발성 메모리 소자의 동작방법 Download PDF

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Abstract

본 발명은 간섭 현상에 의해 프로그램된 셀의 프로그램 문턱 전압이 변화하는 현상과 관련된 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계, 제k 워드 라인에 연결된 메모리 셀들의 제1 프로그램 동작을 실시하는 단계, 제k-1 워드 라인에 연결된 메모리 셀들의 제2 프로그램 동작을 실시하는 단계, 제k+2 워드 라인에 연결된 메모리 셀들의 제3 프로그램 동작을 실시하는 단계, 및 제k+1 워드 라인에 연결된 메모리 셀들의 제4 프로그램 동작을 실시하는 단계를 포함한다.
간섭, 문턱 전압 분포, 프로그램, 독출

Description

불휘발성 메모리 소자의 동작방법{Method of operating for nonvolatile memory device}
본 발명은 불휘발성 메모리 소자의 동작방법에 관한 것으로 특히, 간섭 현상에 의해 프로그램된 셀의 프로그램 문턱 전압이 변화하는 현상과 관련된 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능하며 다양한 전자 기기에 사용되는 반도체 소자이다. 예를 들어 불휘발성 메모리 소자는 MP3 플레이어, 디지털 카메라(Digital Camera), 캠코더(Camcoder), 노트북(Notebook), PAD, 휴대전화(celluar phone) 등의 휴대용 전자기기(portable electronics)와 컴퓨터 바이오스(Computer BIOS), 프린터, USB 드라이브등에 이용된다.
상술한 불휘발성 메모리 소자는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 각각의 셀은 저장할 수 있는 데이터 비트 수에 따라 싱글 레벨 셀(SLC; Single Level Cell) 및 멀티 레벨 셀(MLC; Multi Level Cell)로 구분된다. 싱글 레벨 셀은 한 비트 데이터를 저장하고, 멀티 레벨 셀은 멀티 비트 데이터를 저장할 수 있다. 싱글 레벨 셀 각각은 프로그램 후에 "1" 또는 "0"의 두 가지 데이터 저장상태 중 어느 하나의 데이터 저장 상태를 가진다. 한편, 멀티 레벨 셀 특히, 2비트 데이터를 저장하는 멀티 레벨 셀 각각은 프로그램 후에 "11", "10", "01", "00"의 네 가지 데이터 저장상태 중 어느 하나의 데이터 저장 상태를 가진다.
상술한 메모리 셀들의 데이터 저장상태는 특정 구간의 문턱 전압 분포에 대응한다. 이하, 도 1은 2비트 멀티 레벨 셀의 데이터 저장 상태에 따른 문턱 전압 분포를 나타내는 도면이다.
도 1을 참조하면, 2비트 멀티 레벨 셀의 경우, 네 가지 데이터 저장 상태를 가진다. 이러한 네 가지 데이터 저장 상태 각각은 네 가지 레벨의 문턱 전압 분포(Erase, PV1, PV2, PV3) 중 하나에 대응된다. 동일한 저장 상태는 하나의 리드 전압을 기준으로 프로그램 페일(fail) 및 패스(pass) 여부를 판단한다.
한편, 특정 셀의 프로그램 동작시 간섭(interference)에 의해 문턱 전압이 상향 이동(shift)하는 현상이 발생한다. 예를 들어 반도체 기판과 플로팅 게이트 사이의 캐패시턴스와 플로팅 게이트와 컨트롤 게이트 사이의 캐패시턴스에 의해 동작하는 낸드 플래시 메모리 소자의 경우, 인접하는 셀의 플로팅 게이트들 간에 기생 캐패시턴스들이 존재한다. 이에 따라, 특정 셀이 프로그램되어 문턱 전압이 높아질 때, 특정 셀에 인접한 셀의 문턱 전압은 기생 캐패시턴스에 의한 커플링으로 인해 상향 이동한다. 이러한 간섭에 의해 특정 셀의 문턱 전압이 목표보다 높아져 서 프로그램 페일(fail)이 증가되는 문제가 있다.
도 2a 내지 도 2d 및 도 3a 내지 도 3f는 간섭으로 인하여 문턱 전압 분포가 상향 이동하는 현상에 대해 설명하기 위한 도면이다. 구체적으로 도 2a 내지 도 2d는 페이지 단위로 순차적으로 프로그램하는 경우 발생하는 간섭을 설명하기 위한 도면이고, 도 3a 내지 도 3f는 페이지 단위로 랜덤(random)으로 프로그램하는 경우 발생하는 간섭을 설명하기 위한 도면이다.
도 2a 내지 도 3f를 참조하면, 불휘발성 메모리 소자의 메모리 셀들은 다수의 워드 라인(WL0, WL1, WL2, WL3…) 및 다수의 비트 라인(BLe, BLo)에 접속된다. 비트 라인(BLe, BLo)은 서로 교번되게 나란하게 배열된 이븐 비트 라인(BLe) 및 오드 비트 라인(BLo)을 포함한다. 다수의 워드 라인(WL0, WL1, WL2, WL3…)은 비트 라인(BLe, BLo)에 교차되게 형성된다. 그리고 이븐 비트 라인들에 접속된 이븐 메모리 셀들은 이븐 페이지를 구성하고, 오드 비트 라인들에 접속된 오드 메모리 셀들은 오드 페이지를 구성한다.
도 2a 내지 도 2d를 참조하면, 제1 워드라인(WL0) 및 이븐 비트 라인(BLe)에 접속된 메모리 셀들로 구성된 제1 이븐 페이지(0)를 프로그램한 후, 제1 워드라인(WL0) 및 오드 비트 라인(BLo)에 접속된 메모리 셀들로 구성된 제1 오드 페이지(1)를 프로그램한다. 다음으로, 제2 워드라인(WL1) 및 이븐 비트 라인(BLe)에 접속된 메모리 셀들로 구성된 제2 이븐 페이지(2)를 프로그램한 후, 제2 워드라인(WL1) 및 오드 비트 라인(BLo)에 접속된 메모리 셀들로 구성된 제2 오드 페이지(4)를 프로그램한다. 메모리 셀들의 프로그램은 상술한 바와 같이 순차적으로 실시되며, 페이지 단위로 실시된다.
이 때, 제1 이븐 페이지(0), 제1 오드 페이지(1), 제2 이븐 페이지(2)를 순차적으로 프로그램한 후 제2 이븐 페이지(2)에 접속된 메모리 셀들의 문턱 전압 분포는 A상태로 분포한다고 가정하자. A상태의 문턱 전압 분포는 제2 오드 페이지(3)에 대한 프로그램 동작에 따라 상향 이동하여 B상태로 분포한다. 이와 같이 워드 라인 방향으로 인접한 페이지의 프로그램 동작에 의한 간섭현상을 X 방향 간섭(X-Interference)이라 한다. 또한 B상태의 문턱 전압 분포는 제3 이븐 페이지(4)에 대한 프로그램 동작에 따라 상향 이동하여 C상태로 분포한다. 이와 같이 비트 라인 방향으로 인접한 페이지의 프로그램 동작에 의한 간섭현상을 Y 방향 간섭(Y-Interference)이라 한다. 이어서, C상태의 문턱 전압 분포는 제3 오드 페이지(5)에 대한 프로그램 동작에 따라 상향 이동하여 D상태로 분포한다. 이와 같이 대각 방향으로 인접한 페이지의 프로그램 동작에 의한 간섭현상을 D 방향 간섭(D-Interference)이라 한다.
도 2a 내지 도 2d에서와 같이 페이지 단위로 순차적으로 프로그램을 실시한 경우, 최대 3차례 간섭의 영향을 받는다.
한편, 도 3a 내지 도 3f에 도시된 바와 같이 랜덤으로 프로그램을 실시하는 경우 A'상태로 프로그램된 제2 이븐 페이지(2)의 문턱 전압 분포는 최대 5차례 간섭의 영향을 받아 상향 이동하여 F'상태로 분포한다. 즉, 제2 이븐 페이지(2) 프로그램 후 순차적으로 제2 오드 페이지(3), 제3 이븐 페이지(4), 제3 오드 페이지(5), 제1 이븐 페이지(0) 및 제1 오드 페이지(1)의 프로그램을 실시하는 경우 제 2 이븐 페이지(2)의 문턱 전압 분포는 X방향 간섭, Y방향 간섭, D방향 간섭, Y방향 간섭, D방향 간섭을 순차적으로 받아 상향 이동하여 최종 F'상태로 분포한다.
상술한 바와 같이 타겟 셀들의 문턱 전압 분포가 프로그램 후 원하는 상태로 분포하더라도 인접한 셀의 프로그램 시 간섭으로 인하여 원하는 상태보다 상향 이동하여 원하는 문턱 전압 분포와 차이가 나는 문제가 발생한다.
한편, 메모리 셀의 위치에 따라 간섭에 의해 이동하는 문턱 전압의 양이 달라진다. 즉, 메모리 셀의 위치에 따라 간섭에 의한 문턱 전압 변동값이 달라진다. 예를 들어, 동일한 워드 라인에 접속된 메모리 셀들 중 이븐 비트 라인(BLe)에 접속된 이븐 셀을 먼저 프로그램한 후, 오드 비트 라인(BLo)에 접속된 오드 셀을 나중에 프로그램하는 경우, 이븐 비트 라인(BLe)에 접속된 이븐 셀들은 오드 비트 라인(BLo)에 접속된 오드 셀들의 프로그램시 X방향 간섭을 받는다. 반면, 오드 비트 라인(BLo)에 접속된 오드 셀들은 X방향 간섭을 받지 않는다. 이에 따라 이븐 비트 라인(BLe)에 접속된 이븐 셀과 오드 비트 라인(BLo)에 접속된 오드 셀의 간섭에 의한 문턱 전압 변동값은 달라지게 된다. 또한, 최후로 프로그램되는 페이지에 접속된 메모리 셀들은 Y 및 D방향 간섭에 의한 영향을 받지 않게 된다.
이와 같이 간섭 현상에 의해 특정 셀의 문턱 전압이 높아지거나, 셀의 위치에 따라 문턱 전압 변동값이 달라지게 되면, 데이터 저장 상태에 대응하는 문턱 전압 분포의 폭이 넓어지게 된다. 문턱 전압 분포의 폭이 넓어지게 되면, 셀의 상태를 독출하기 위한 리드 전압의 레벨 및 셀의 정상적인 프로그램을 위한 프로그램 바이어스의 설정이 어려워진다.
본 발명은 간섭 현상을 개선할 수 있는 불휘발성 메모리 소자의 동작 방법을 제공한다.
또한 본 발명은 간섭 현상에 의한 불휘발성 메모리 소자의 페일(fail)율을 개선할 수 있는 불휘발성 메모리 소자의 동작 방법을 제공한다.
본 발명에 따른 불휘발성 메모리 소자의 동작방법은 제1 측면에서 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계, 제k 워드 라인에 연결된 메모리 셀들의 제1 프로그램 동작을 실시하는 단계, 제k-1 워드 라인에 연결된 메모리 셀들의 제2 프로그램 동작을 실시하는 단계, 제k+2 워드 라인에 연결된 메모리 셀들의 제3 프로그램 동작을 실시하는 단계, 및 제k+1 워드 라인에 연결된 메모리 셀들의 제4 프로그램 동작을 실시하는 단계를 포함한다.
본 발명에 따른 불휘발성 메모리 소자의 동작방법은 제2 측면에서 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 소스 셀렉트 라인에 인접한 상기 제1 워드 라인에 연결된 메모리 셀들의 제1 프로그램 동작을 실시하는 단계, 제k 워드 라인에 연결된 메모리 셀들의 제2 프로그램 동작을 실시하는 단계, 제k-1 워드 라 인에 연결된 메모리 셀들의 제3 프로그램 동작을 실시하는 단계, 제k+2 워드 라인에 연결된 메모리 셀들의 제4 프로그램 동작을 실시하는 단계, 제k+1 워드 라인에 연결된 메모리 셀들의 제5 프로그램 동작을 실시하는 단계, 상기 제2 내지 제5 프로그램 동작을 반복 실시하는 단계, 및 상기 드레인 셀렉트 라인에 인접한 제n 워드 라인에 연결된 메모리 셀들의 제6 프로그램 동작을 실시하는 단계를 포함한다.
상기 제1 내지 제6 프로그램 동작 각각은 프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작을 실시하는 단계, 및 상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함한다.
본 발명에 따른 불휘발성 메모리 소자의 동작방법은 제3 측면에서 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계, 제k 워드 라인에 연결된 메모리 셀들의 제1 비트 데이터를 프로그램하기 위해 제1 LSB 프로그램 동작을 실시하는 단계, 상기 제k 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터보다 상위비트인 제2 비트 데이터를 프로그램하기 위해 제1 MSB 프로그램 동작을 실시하는 단계, 제k-1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위해 제2 LSB 프로그램 동작을 실시하는 단계, 상기 제k-1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위해 제2 MSB 프로그램 동작을 실시하는 단계, 제k+2 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위해 제3 LSB 프로그램 동작을 실시하는 단계, 상기 제k+2 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위해 제3 MSB 프로그램 동 작을 실시하는 단계, 제k+1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위해 제4 LSB 프로그램 동작을 실시하는 단계, 및 상기 제k+1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위해 제4 MSB 프로그램 동작을 실시하는 단계를 포함한다.
상기 제1 LSB 프로그램 동작을 실시하기 전, 상기 소스 셀렉트 라인에 인접한 상기 제1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제5 LSB 프로그램 동작 및 상기 제2 비트 데이터를 프로그램하기 위한 제5 MSB 프로그램 동작을 실시한다.
상기 제4 MSB 프로그램 동작을 실시한 후, 상기 드레인 셀렉트 라인에 인접한 상기 제n 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제6 LSB 프로그램 동작 및 상기 제2 비트 데이터를 프로그램하기 위한 제6 MSB 프로그램 동작을 실시한다.
상기 제1 내지 제4 LSB 프로그램 동작, 및 상기 제1 내지 제4 MSB 프로그램 동작 각각은 프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작을 실시하는 단계, 및 상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함한다.
본 발명에 따른 불휘발성 메모리 소자의 동작방법은 제4 측면에서 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계, 제k-1 워드 라인에 연결된 메모리 셀들의 제1 비트 데이터를 프로그램하기 위한 제1 LSB프로그램 동작을 실시하는 단계, 제k 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제2 LSB프로그램 동작을 실시하는 단계, 제k+1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제3 LSB프로그램 동작을 실시하는 단계, 상기 제k 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터보다 상위인 제2 비트 데이터를 프로그램하기 위한 제1 MSB프로그램 동작을 실시하는 단계, 상기 제k-1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제2 MSB프로그램 동작을 실시하는 단계, 제k+2 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제4 LSB프로그램 동작을 실시하는 단계, 상기 제k+2 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제3 MSB프로그램 동작을 실시하는 단계, 및 상기 제k+1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제4 MSB프로그램 동작을 실시하는 단계를 포함한다.
상기 제1 LSB 프로그램 동작을 실시하기 전에, 제k-2 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제5 LSB 프로그램 동작을 실시한다.
상기 제1 LSB 프로그램 동작을 실시한 후 상기 제2 LSB프로그램 동작을 실시하기 전에, 상기 제k-2 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제5 MSB 프로그램 동작을 실시한다.
상기 제1 내지 제4 LSB 프로그램 동작, 및 상기 제1 내지 제4 MSB 프로그램 동작 각각은 프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작 을 실시하는 단계, 및 상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함한다.
상기 제 k 및 제 k+2 워드 라인에 연결된 메모리 셀들에 프로그램된 데이터를 독출함에 있어서, 상기 프로그램된 데이터에 대한 기준 리드 전압보다 높은 리드 전압을 이용한다.
본 발명은 오드 워드 라인에 연결된 메모리 셀들의 간섭 현상을 줄임으로써 메모리 셀 블록 전반적으로 발생하는 간섭 현상을 개선할 수 있다.
또한, 본 발명은 독출 동작시 간섭 현상의 정도에 따라 다른 리드 전압으로 독출 동작을 수행함으로써 프로그램 페일율을 개선할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명에 따른 불휘발성 메모리 소자를 설명하기 위한 도면이다.
도 4에서는 불휘발성 메모리 소자 중에서 낸드 플래시 메모리 소자를 예로 들어 도시하였다.
도 4를 참조하면, 본 발명에 따른 불휘발성 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀 블록(410)을 포함한다. 각각의 메모리 셀 블록(410)은 공통 소스 라인(CSL)에 병렬로 연결된 다수의 스트링 구조(320)를 포함한다. 각각의 스트링 구조(420)는 직렬로 접속된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC0, MC1, MC2,...MCn -2, MCn -1, MCn)(n은 자연수) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다.
드레인 셀렉트 트랜지스터(DST)는 스트링 구조(420)와 이븐 또는 오드 비트 라인(BLe, BLo)을 선택적으로 접속시킨다. 또한 소스 셀렉트 트랜지스터(SST)는 스트링 구조(420)와, 접지에 접속된 공통 소스 라인(CSL)을 선택적으로 접속시킨다.
나란하게 배열된 스트링 구조(420)의 메모리 셀 들은 워드 라인들(WL)을 통해 연결된다. 나란하게 배열된 스트링 구조(420)의 소스 셀렉트 트랜지스터(SST)들은 소스 셀렉트 라인(SSL)을 통해 연결된다. 나란하게 배열된 스트링 구조(420)의 드레인 셀렉트 트랜지스터(DST)들은 드레인 셀렉트 라인(DSL)을 통해 연결된다. 이러한 구조적 특징에 따라 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에는 다수의 워드 라인들(WL)이 나란하게 배치된다. 또한, 워드 라인들(WL)은 소스 셀렉트 라인(SSL)에 인접한 제1 워드 라인(WL0)으로부터 드레인 셀렉트 라인(DSL)에 인접한 제n 워드 라인(WLn)(n은 자연수)까지 제1 내지 제n 워드 라인 들(WL0 내지 WLn)을 포함한다.
이븐 비트 라인(BLe) 및 오드 비트 라인(BLo)은 다수 형성되며 교대로 배열된다. 이러한 이븐 및 오드 비트 라인(BLe, BLo)은 워드 라인들(WL)에 교차되게 형성된다. 여기서, 워드 라인들(WL0 내지 WLn)에 연결된 메모리 셀들은 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀과, 오드 비트 라인(BLo)에 연결된 오드 메모리 셀로 구분된다.
이하, 상술한 불휘발성 메모리 소자의 동작 방법에 대해 상세히 한다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 불휘발성 메모리 소자의 프로그램 동작은 제1 (WL0)에 연결된 메모리 셀부터 제n 워드 라인(WLn)에 연결된 메모리 셀까지 순차적으로 실시될 수 있다. 이와 같이 순차적인 프로그램 동작에 의해 메모리 셀들에 데이터가 저장된다.
한편, 순차적인 프로그램 동작에 의해 메모리 셀들에 데이터가 저장된 메모리 셀 블록이 제공되면, 독출 동작을 실시하여 메모리 셀의 프로그램 페일(fail) 및 패스(pass)가 결정된다. 이러한 독출 동작시 동일한 데이터 저장 상태에 대해서는 동일한 리드 전압을 기준으로 메모리 셀의 페일 및 패스를 결정하게 된다. 그러나, 임의의 워드 라인에 연결된 메모리 셀의 문턱 전압은 인접한 다른 워드 라인에 연결된 메모리 셀이 프로그램될 때 간섭을 받아 목표로 하는 문턱 전압보다 상승한 상태일 수 있다. 그 결과, 메모리 셀들에 데이터가 저장된 후 메모리 셀들 의 문턱 전압이 목표로 하는 범위보다 높아진 상태가 되어 독출 동작시 페일(fail)로 독출될 수 있다.
상술한 바와 같이 프로그램시 발생하는 간섭을 줄이기 위해 도 5b에 도시된 바와 같은 순서로 프로그램을 실시하여 데이터를 저장한다. 또한, 간섭으로 인해 페일로 독출되는 셀의 비율을 줄이기 위해 간섭이 발생하는 정도에 따라 간섭을 보상할 수 있도록 기준 리드 전압의 레벨보다 높은 리드 전압을 이용하여 독출 동작을 실시한다.
도 4 및 도 5b를 참조하면, 본 발명의 제1 실시 예에서는 제1 워드 라인(WL0)과 제n 워드 라인(WLn) 사이에 교대로 배치된 이븐 및 오드 워드 라인들(WL1 내지 WLn-1) 중 임의의 이븐 워드 라인에 연결된 메모리 셀에 데이터를 저장한 후, 이에 인접한 오드 워드 라인에 연결된 메모리 셀에 데이터를 저장한다.
이하, 제1 워드 라인(WL0)과 제n 워드 라인(WLn) 사이에 배치된 메모리 셀의 프로그램 순서를 구체적으로 설명한다.
한편, 본 발명에서 이븐 및 오드 워드 라인은 제1 워드 라인(WL0)과 제n 워드 라인(WLn) 사이에 배치된 다수의 워드 라인들(WL1 내지 WLn-1)의 배치 순서에 따라 결정된다. 즉, 본 발명에서 이븐 워드 라인은 제1 워드 라인(WL0)과 제n 워드 라인(WLn) 사이에서 짝수번째에 배치된 제3 워드 라인(WL2), 제5 워드 라인(WL4) 및, 제7 워드 라인(WL6)...등이고, 오드 워드 라인은 제1 워드 라인(WL0)과 제n 워드 라인(WLn) 사이에서 홀수번째에 배치된 제2 워드 라인(WL1), 제4 워드 라인(WL3), 제6 워드 라인(WL5)..등이다.
제1 워드 라인(WL0)과 제n 워드 라인(WLn) 사이에 배치된 워드 라인들 중 먼저 제3 워드 라인(WL2)에 연결된 메모리 셀들의 프로그램 동작을 실시한다. 이 후, 제2 워드 라인(WL1)에 연결된 메모리 셀들의 프로그램 동작을 실시한다. 이어서 제5 워드 라인(WL4)에 연결된 메모리 셀들의 프로그램 동작을 실시하고, 제4 워드 라인(WL3)에 연결된 메모리 셀들의 프로그램 동작을 실시한다. 제3, 제2, 제5 및 제4 워드 라인에 연결된 메모리 셀들을 프로그램하는 순서로 다음 그룹의 워드 라인들(WL5, WL6, WL7, WL8)을 프로그램한다. 즉, 본 발명의 제1 실시 예에서는 제k(k는 1보다 큰 정수, 더욱 바람직하게 3≤k≤n-3 인 홀수) 워드 라인에 연결된 메모리 셀들의 제1 프로그램 동작을 실시하는 단계, 제k-1 워드 라인에 연결된 메모리 셀들의 제2 프로그램 동작을 실시하는 단계, 제k+2 워드 라인에 연결된 메모리 셀들의 제3 프로그램 동작을 실시하는 단계, 및 제k+1 워드 라인에 연결된 메모리 셀들의 제4 프로그램 동작을 실시하는 단계를 순차적으로 수행한다. 이 후, k값을 증가시켜 제1 내지 제4 프로그램 동작을 반복 실시한다.
한편 제1 프로그램 동작을 실시하기 전에 제1 워드 라인(WL0)에 연결된 메모리 셀들의 제5 프로그램 동작이 실시된다. 그리고, 제1 내지 제4 프로그램 동작을 반복함으로써 제2 내지 제n-1 워드 라인(WL0 내지 WLn-1)에 연결된 메모리 셀을 프로그램한 후, 제n 워드 라인(WLn)에 연결된 메모리 셀들의 제6 프로그램 동작을 더 실시한다.
상술한 본 발명의 제1 실시 예에서와 같은 순서로 프로그램 동작을 실시하면, 이븐 워드 라인(WL2, WL4,....즉, 제k 및 제k+2 워드 라인)들에 연결된 메모리 셀들은 이에 인접한 오드 워드 라인(WL1, WL3,....즉, 제k-1 및 제k+1 워드 라인)들에 연결된 메모리 셀들의 프로그램 동작시 간섭의 영향을 받는다. 반면, 오드 워드 라인(WL1, WL3,....즉, 제k-1 및 제k+1 워드 라인)에 연결된 메모리 셀들은, 이에 인접한 이븐 워드 라인(WL2, WL4,....즉, 제k 및 제k+2 워드 라인)들에 연결된 메모리 셀들의 프로그램이 완료된 후 프로그램되므로 간섭의 영향을 받지 않는다. 따라서 본 발명의 제1 실시 예에서는 메모리 셀 블록(410)을 구성하는 메모리 셀들에 데이터가 저장된 후 간섭의 영향을 받는 메모리 셀의 개수가 도 5a에 비해 줄어든다.
또한 본 발명의 제1 실시 예에 따른 방법으로 메모리 셀들에 데이터를 프로그램한 후, 프로그램된 데이터를 독출하기 위한 독출 동작을 실시한다.
도 6은 본 발명의 제1 실시 예에 따른 방법으로 프로그램 동작을 실시한 후 실시되는 독출 동작에 대해 설명하기 위한 도면이다.
도 6을 참조하면, 독출 동작을 위해 임의의 워드 라인에 연결된 메모리 셀이 독출 대상으로 제공된다(S1).
이 후, 임의의 워드 라인(WL)이 이븐 워드 라인인지 판단한다(S3). 본 발명의 제1 실시 예에 따른 프로그램 동작에 의하면, 이븐 워드 라인인 경우 이븐 워드 라인을 기준으로 소스 셀렉트 라인(SSL)쪽 및 드레인 셀렉트 라인(DSL)쪽으로 인접한 오드 워드 라인에 연결된 메모리 셀의 프로그램 여부에 따라 간섭 정도가 달라진다. 그리고, 오드 워드 라인인 경우 간섭을 받지 않는다.
따라서, 임의의 워드 라인(WL)이 이븐 워드 라인이 아니고 오드 워드 라인인 경우, 간섭 보상없이 리드 전압을 설정한다(S7). 간섭 보상없이 설정된 리드 전압은 임의의 워드 라인(WL)에 접속된 메모리 셀의 프로그램 데이터에 대한 문턱 전압에 맞추어 설정된 기준 리드 전압이다.
또한, 임의의 워드 라인(WL)이 이븐 워드 라인이면, 소스 셀렉트 라인(SSL)쪽으로 이븐 워드 라인에 인접한 오드 라인에 연결된 메모리 셀을 프로그램하였는지 여부를 판단한다(S5).
본 발명의 제1 실시 예에 따른 프로그램 순서에 의하면, 이븐 워드 라인을 기준으로 소스 셀렉트 라인(SSL)쪽에 인접한 오드 워드 라인의 메모리 셀을 먼저 프로그램한 후 드레인 셀렉트 라인(DSL)쪽으로 인접한 오드 워드 라인의 메모리 셀을 나중에 프로그램한다. 따라서, 이븐 워드 라인을 기준으로 소스 셀렉트 라인(SSL)쪽에 인접한 오드 워드 라인의 메모리 셀이 프로그램되지 않은 경우 이븐 워드 라인의 메모리 셀은 간섭을 받지 않으므로 간섭 보상없이 리드 전압을 설정한다(S7).
이븐 워드 라인을 기준으로 소스 셀렉트 라인(SSL)쪽에 인접한 오드 워드 라인의 메모리 셀이 프로그램된 경우, 드레인 셀렉트 라인(DSL)쪽으로 이븐 워드 라인에 인접한 오드 라인에 연결된 메모리 셀을 프로그램하였는지 여부를 판단한다(S9).
본 발명의 제1 실시 예에 따른 프로그램 순서에 의하면, 이븐 워드 라인을 기준으로 드레인 셀렉트 라인(DSL)쪽에 인접한 오드 워드 라인의 메모리 셀이 프로그램되지 않은 경우 이븐 워드 라인의 메모리 셀은 1회의 간섭을 받으므로 1회의 간섭을 보상하는 리드 전압을 설정한다(S11). 1회의 간섭을 보상하도록 설정된 리드 전압은 임의의 워드 라인(WL)에 접속된 메모리 셀의 타겟 문턱 전압보다 1회의 간섭을 받은 만큼 높여서 설정한 전압으로서 프로그램된 데이터에 대한 기준 리드 전압보다 높게 설정된 리드 전압이다. 반면, 이븐 워드 라인을 기준으로 드레인 셀렉트 라인(DSL)쪽에 인접한 오드 워드 라인의 메모리 셀이 프로그램된 경우 이븐 워드 라인의 메모리 셀은 2회의 간섭을 받으므로 2회의 간섭을 보상하는 리드 전압을 설정한다(S13). 2회의 간섭을 보상하도록 설정된 리드 전압은 임의의 워드 라인(WL)에 접속된 메모리 셀의 타겟 문턱 전압보다 2회의 간섭을 받은 만큼 높여서 설정한 전압으로서 프로그램된 데이터에 대한 기준 리드 전압보다 높게 설정된 리드 전압이다.
이 후, 설정된 리드 전압을 이용하여 임의의 워드 라인에 접속된 메모리 셀을 독출한다(S15). 이와 같이 본 발명의 제1 실시예에서는 도 5b에 도시된 순서로 프로그램을 수행한 후, 간섭 현상의 영향으로 문턱 전압이 상승된 정도에 따라 다른 리드 전압을 이용하여 독출 동작을 수행함으로써 간섭의 영향을 보상할 수 있다. 그 결과 본 발명의 제1 실시 예에서는 간섭으로 인하여 독출 동작시 페일이 발생하는 현상을 개선할 수 있다.
도 7a 내지 도 7c는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들이다.
도 7a를 참조하면, 불휘발성 메모리 소자의 셀들은 단일 비트의 데이터를 저장할 수 있다. 즉, 본 발명의 제2 실시 예에서는 싱글 레벨 셀(SLC; Single Level Cell)인 경우 불휘발성 메모리 소자의 동작 방법을 설명한다. 싱글 레벨 셀 각각은 프로그램 후에 "1" 또는 "0"의 두 가지 데이터 저장상태 중 어느 하나의 데이터 저장 상태를 가진다. "1" 데이터 저장 상태일 때 메모리 셀들의 문턱 전압은 소거 레벨의 분포에 대응되고, "0" 데이터 저장 상태일 때 메모리 셀들의 문턱 전압은 소거 레벨보다 높은 제1 레벨의 분포에 대응된다.
도 7b를 참조하면, 단일 비트의 데이터를 저장하는 메모리 셀 들의 프로그램 동작은 도 5a에서 상술한 바와 같이 제1 워드 라인(WL0)에 연결된 메모리 셀들부터 제n 워드 라인(WLn)에 연결된 메모리 셀들까지 순차적으로 실시될 수 있다. 이와 더불어 각각의 워드 라인에 연결된 메모리 셀들의 프로그램은 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계와 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들을 프로그램시키는 단계로 구분될 수 있다.
도 7b에서 상술한 바와 같은 순서로 프로그램을 실시하는 경우, 제n 워드 라인(WLn)에 연결된 메모리 셀들을 제외하고, 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들은 3회의 간섭 현상을 받게 된다. 즉, 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들은 워드 라인 방향의 간섭현상인 X 방향 간섭(X-Interference), 비트 라인 방향의 간섭현상인 Y 방향 간섭(Y-Interference), 대각 방향 간섭현상인 D 방향 간섭(D-Interference)의 영향을 받는다. 또한, 제n 워드 라인(WLn)에 접속된 셀들을 제외하고 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들은 2회의 간섭 현상을 받게 된다. 즉, 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들은 최대 Y 방향 간섭 및 D 방향 간섭의 영향을 받는다. 그 결과, 메모리 셀들에 데이터가 저 장된 후 메모리 셀들의 문턱 전압이 목표로 하는 범위보다 높아진 상태가 되어 독출 동작시 페일(fail)로 독출될 수 있다.
도 7b에서 상술한 바와 같은 순서로 프로그램시 발생하는 간섭을 줄이기 위해 본 발명의 제2 실시 예에서는 도 7c에 도시된 바와 같은 순서로 프로그램을 실시하여 데이터를 저장한다. 또한, 간섭으로 인해 페일로 독출되는 셀의 비율을 줄이기 위해 간섭이 발생하는 정도에 따라 서로 다른 레벨의 리드 전압을 기준으로 독출 동작을 실시한다.
도 4 및 도 7c를 참조하면, 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 동일한 순서로 프로그램을 실시한다. 이와 더불어 본 발명의 제2 실시 예에서는 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계를 실시한 후, 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들을 프로그램시키는 단계를 실시하여 각각의 워드 라인에 연결된 메모리 셀들에 데이터를 저장한다.
상술한 본 발명의 제2 실시 예에서와 같이 프로그램을 실시하면, 오드 워드 라인에 연결된 메모리 셀들은 Y방향 간섭 및 D방향 간섭의 영향을 받지 않는다. 그 결과, 도 7b에서보다 오드 워드 라인에 연결된 메모리 셀들의 간섭 현상이 개선된다. 특히, 오드 워드 라인 및 오드 비트 라인(BLo)에 연결된 메모리 셀들은 간섭의 영향을 받지 않는다.
또한 본 발명의 제2 실시 예에 따른 방법으로 메모리 셀들에 데이터가 저장된 메모리 셀 블록(410)이 제공되면, 독출 동작을 실시한다. 독출 동작시 간섭으로 인해 페일로 독출되는 셀의 비율을 줄이기 위해 간섭이 발생하는 정도에 따라 서로 다른 레벨의 리드 전압을 기준으로 독출 동작을 실시한다. 간섭이 발생하는 정도는 도 6에서 상술한 바와 같이 프로그램 순서와 이웃하는 셀의 프로그램 유무를 비교하여 판단할 수 있다.
도 8a 내지 도 8c는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 불휘발성 메모리 소자의 셀들은 상위비트(MSB : Most Significant Bit) 및 하위비트(LSB : Least Significant Bit)를 포함하는 2비트 데이터들을 저장할 수 있다. 즉, 본 발명의 제3 실시 예에서는 2비트 멀티 레벨 셀(MLC; Multi Level Cell)인 경우 불휘발성 메모리 소자의 동작 방법을 설명한다. 또한 본 발명의 제3 실시 예에서는 그레이 코드(Gray Code)로 프로그램되는 불휘발성 메모리 소자의 동작 방법을 설명한다.
멀티 레벨 셀 각각은 프로그램 후에 "11", "10", "00", 또는 "01"의 네 가지 데이터 저장상태 중 어느 하나의 데이터 저장 상태를 가진다. 특히, 그레이 코드에서 "11" 데이터는 소거 레벨(Erase)의 문턱 전압 분포에 대응되고, "10" 데이터는 소거 레벨(Erase)보다 높은 제1 레벨의 문턱 전압 분포(PV1)에 대응되고, "00" 데이터는 제1 레벨보다 높은 제2 레벨의 문턱 전압 분포(PV3)에 대응되고, "01" 데이터는 제2 레벨보다 높은 제3 레벨의 문턱 전압 분포(PV4)에 대응된다.
도 8b를 참조하면, 2비트의 데이터를 저장하는 셀 들의 프로그램 동작은 도 5a에서 상술한 바와 같이 제1 워드 라인(WL0)에 연결된 메모리 셀들부터 제n 워드 라인(WLn)에 연결된 메모리 셀들까지 순차적으로 실시될 수 있다. 이와 더불어 각 각의 워드 라인에 연결된 메모리 셀들의 프로그램은 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계와 오드 비트 라인(BLo)에 연결된 오드 메모리 셀을 프로그램시키는 단계로 구분될 수 있다. 또한 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계와 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들을 프로그램시키는 단계 각각은 제1 비트 데이터를 프로그램하기 위한 LSB 프로그램 단계(P1) 및 제1 비트 데이터보다 상위인 제2 비트 데이터를 프로그램하기 위한 MSB 프로그램 단계(P2)를 포함한다.
그레이 코드의 경우, 각각의 워드 라인에 연결된 메모리 셀들의 프로그램은 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들에 대해 LSB 및 MSB 프로그램(P1, P2)을 실시한 후, 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들에 대해 LSB 및MSB 프로그램(P1, P2)을 실시하는 것이 바람직하다.
그레이 코드의 경우, LSB 프로그램 단계(P1)를 통해 프로그램된 메모리 셀들의 문턱 전압은 소거 레벨(Erase)에서 소거 레벨(Erase)보다 높은 제4 레벨로 높아진다.
또한 MSB 프로그램 단계(P2)는 LSB 프로그램 단계(P1) 이 후 실시된다. 그레이 코드의 경우, MSB 프로그램 단계(P2)를 통해 프로그램된 메모리 셀들의 문턱 전압은 소거 레벨(Erase)에서 제1 레벨(PV1)로 높아지거나, 제4 레벨에서 제2 및 제3 레벨(PV2, PV3)로 높아진다.
도 8b에서 상술한 바와 같은 순서로 프로그램을 실시하는 경우, 제n 워드 라인(WLn)에 연결된 메모리 셀들을 제외한 이븐 비트 라인(BLe)에 연결된 이븐 메모 리 셀들은 최대 3회의 간섭 현상을 받게 된다. 즉, 이븐 비트 라인(BLe)에 접속된 이븐 메모리 셀들은 최대 X 방향 간섭, Y 방향 간섭, D 방향 간섭(D-Interference)의 영향을 받는다. 또한, 제n 워드 라인(WLn)에 연결된 메모리 셀들을 제외한 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들은 최대 2회의 간섭 현상을 받게 된다. 즉, 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들은 최대 Y 방향 간섭 및 D 방향 간섭의 영향을 받는다. 그 결과, 메모리 셀들에 데이터가 저장된 후 메모리 셀들의 문턱 전압이 목표로 하는 범위보다 높아진 상태가 되어 독출 동작시 페일(fail)로 독출될 수 있다.
도 8b에서 상술한 바와 같은 순서로 프로그램시 발생하는 간섭을 줄이기 위해 본 발명의 제3 실시 예에서는 도 8c에 도시된 바와 같은 순서로 프로그램을 실시하여 데이터를 저장한다. 또한, 간섭으로 인해 페일로 독출되는 셀의 비율을 줄이기 위해 간섭이 발생하는 정도에 따라 서로 다른 레벨의 리드 전압을 기준으로 독출 동작을 실시한다.
도 4 및 도 8c를 참조하면, 본 발명의 제3 실시 예에서는 본 발명의 제1 실시 예에서와 동일한 순서로 프로그램을 실시한다. 이와 더불어 본 발명의 제3 실시 예에서는 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계를 실시한 후, 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들을 프로그램시키는 단계를 실시하여 각각의 워드 라인에 연결된 메모리 셀들에 데이터를 저장한다. 또한 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계와 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들을 프로그램시키는 단계 각각은 도 8b에서 상술한 바와 같이 LSB 프로그램 단계(P1) 및 MSB 프로그램 단계(P2)를 포함한다.
상술한 본 발명의 제3 실시 예에서와 같이 프로그램을 실시하면, 오드 워드 라인에 연결된 메모리 셀들은 Y방향 간섭 및 D방향 간섭의 영향을 받지 않는다. 그 결과, 도 8b에서보다 오드 워드 라인에 연결된 메모리 셀들의 간섭 현상이 개선된다. 특히, 오드 워드 라인 및 오드 비트 라인(BLo)에 연결된 메모리 셀들은 간섭의 영향을 받지 않는다.
또한 본 발명의 제3 실시 예에 따른 방법으로 메모리 셀들에 데이터가 저장된 메모리 셀 블록(410)이 제공되면, 독출 동작을 실시한다. 독출 동작시 간섭으로 인해 페일로 독출되는 셀의 비율을 줄이기 위해 간섭이 발생하는 정도에 따라 서로 다른 레벨의 리드 전압을 기준으로 독출 동작을 실시한다. 간섭이 발생하는 정도는 도 6에서 상술한 바와 같이 프로그램 순서와 이웃하는 셀의 프로그램 유무를 비교하여 판단할 수 있다.
도 9a 내지 도 9c는 본 발명의 제4 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들이다.
도 9a를 참조하면, 불휘발성 메모리 소자의 셀들은 본 발명의 제3 실시예에서 상술한 바와 같이 상위비트 및 하위비트를 포함하는 2비트 데이터들을 저장할 수 있다. 즉, 본 발명의 제4 실시 예에서는 2비트 멀티 레벨 셀인 경우 불휘발성 메모리 소자의 동작 방법을 설명한다. 또한 본 발명의 제4 실시 예에서는 BCD(Binary Coded deciamal)로 프로그램되는 불휘발성 메모리 소자의 동작 방법을 설명한다.
BCD 체계에서 "11" 데이터는 소거 레벨(Erase)의 문턱 전압 분포에 대응되고, "01" 데이터는 소거 레벨(Erase)보다 높은 제1 레벨의 문턱 전압 분포(PV1)에 대응되고, "10" 데이터는 제1 레벨보다 높은 제2 레벨의 문턱 전압 분포(PV3)에 대응되고, "00" 데이터는 제2 레벨보다 높은 제3 레벨의 문턱 전압 분포(PV4)에 대응된다.
도 9b를 참조하면, 2비트의 데이터를 저장하는 셀 들의 프로그램 동작은 도 5a에서 상술한 바와 같이 제1 워드 라인(WL0)에 연결된 메모리 셀들부터 제n 워드 라인(WLn)에 연결된 메모리 셀들까지 순차적으로 실시될 수 있다. 이와 더불어 각각의 워드 라인에 연결된 메모리 셀들의 프로그램은 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계와 오드 비트 라인(BLo)에 연결된 오드 메모리 셀을 프로그램시키는 단계로 구분될 수 있다. 또한 이븐 비트 라인(BLe)에 연결된 이븐 메모리 셀들을 프로그램시키는 단계와 오드 비트 라인(BLo)에 연결된 오드 메모리 셀들을 프로그램시키는 단계 각각은 도 8b에서 상술한 바와 같이 LSB 프로그램 단계(P1) 및 MSB 프로그램 단계(P2)를 포함한다.
BCD 체계의 경우, 각각의 워드 라인에 연결된 메모리 셀들의 프로그램은 이븐 비트 라인(BLe) 및 오드 비트 라인(BL0)에 연결된 메모리 셀들에 대해 LSB 프로그램(P1)을 실시한 후, 이븐 비트 라인(BLe) 및 오드 비트 라인(BLo)에 연결된 메모리 셀들에 대해 MSB 프로그램(P1, P2)을 실시하는 것이 바람직하다.
상술한 본 발명의 제4 실시 예에서와 같이 프로그램을 실시하면, 오드 워드 라인에 연결된 메모리 셀들은 Y방향 간섭 및 D방향 간섭의 영향을 받지 않는다. 그 결과, 도 9b에서보다 오드 워드 라인에 연결된 메모리 셀들의 간섭 현상이 개선된다. 특히, 오드 워드 라인 및 오드 비트 라인(BLo)에 연결된 메모리 셀들은 간섭의 영향을 받지 않는다.
또한 본 발명의 제4 실시 예에 따른 방법으로 메모리 셀들에 데이터가 저장된 메모리 셀 블록(410)이 제공되면, 독출 동작을 실시한다. 이 때, 간섭을 받지 않거나 상대적으로 간섭의 영향을 적게 받는 오드 워드 라인에는 독출 동작시 제1 리드 전압 또는 제2 리드 전압을 인가하여 오드 워드 라인에 연결된 메모리 셀들의 데이터를 독출한다. 보다 구체적으로 간섭의 영향을 받지 않은 오드 비트 라인(BL0) 및 오드 워드 라인에 연결된 메모리 셀들의 데이터를 독출하기 위해 오드 워드 라인에 제1 리드 전압을 인가한다. 그리고, 상대적으로 간섭의 영향을 적게 받는 이븐 비트 라인(BLe) 및 오드 워드 라인에 연결된 메모리 셀들의 데이터를 독출하기 위해 오드 워드 라인에 제1 리드 전압보다 높은 제2 리드 전압을 인가한다.
또한, 상대적으로 간섭의 영향을 크게 받는 이븐 워드 라인에는 독출 동작시 제2 리드 전압보다 높은 제3 리드 전압을 인가하여 이븐 워드 라인에 접속된 메모리 셀들의 데이터를 독출한다. 제2 및 제3 리드 전압은 간섭의 영향을 보상할 수 있도록 제1 리드 전압보다 높게 인가되므로 본 발명의 제2 실시 예에서는 간섭으로 인하여 독출 동작시 페일이 발생하는 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 2비트 멀티 레벨 셀의 데이터 저장 상태에 따른 문턱 전압 분포를 나타내는 도면.
도 2는 및 도 3은 페이지 단위로 프로그램하는 경우 발생하는 간섭을 설명하기 위한 도면.
도 4는 본 발명에 따른 불휘발성 메모리 소자를 설명하기 위한 도면.
도 5a 및 도 5b와 도 6은 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들.
도 7a 내지 도 7c는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들.
도 8a 내지 도 8c는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들.
도 9a 내지 도 9c는 본 발명의 제4 실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면들.
<도면의 주요 부분에 대한 부호의 설명>
WL : 워드 라인 SSL : 소스 셀렉트 라인
DSL : 드레인 셀렉트 라인 BLe : 이븐 비트 라인
BLo : 오드 비트 라인

Claims (16)

  1. 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    제k 워드 라인에 연결된 메모리 셀들의 제1 프로그램 동작을 실시하는 단계;
    제k-1 워드 라인에 연결된 메모리 셀들의 제2 프로그램 동작을 실시하는 단계;
    제k+2 워드 라인에 연결된 메모리 셀들의 제3 프로그램 동작을 실시하는 단계; 및
    제k+1 워드 라인에 연결된 메모리 셀들의 제4 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  2. 제 1 항에 있어서,
    상기 제1 프로그램 동작을 실시하기 전에,
    상기 소스 셀렉트 라인에 인접한 상기 제1 워드 라인에 연결된 메모리 셀들의 제5 프로그램 동작을 실시하는 불휘발성 메모리 소자의 동작방법.
  3. 제 1 항에 있어서,
    상기 제1 내지 제4 프로그램 동작은 제2 내지 제n-1 워드 라인에 연결된 메모리 셀들이 프로그램될 때까지 반복되는 불휘발성 메모리 소자의 동작방법.
  4. 제 3 항에 있어서,
    상기 제1 내지 제4 프로그램 동작이 반복된 후,
    상기 드레인 셀렉트 라인에 인접한 상기 제n 워드 라인에 연결된 메모리 셀들의 제6 프로그램 동작을 더 실시하는 불휘발성 메모리 소자의 동작방법.
  5. 제 1 항에 있어서,
    상기 제1 내지 제4 프로그램 동작 각각은
    프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작을 실시하는 단계; 및
    상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  6. 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 소스 셀렉트 라인에 인접한 상기 제1 워드 라인에 연결된 메모리 셀들의 제1 프로그램 동작을 실시하는 단계;
    제k 워드 라인에 연결된 메모리 셀들의 제2 프로그램 동작을 실시하는 단계;
    제k-1 워드 라인에 연결된 메모리 셀들의 제3 프로그램 동작을 실시하는 단계;
    제k+2 워드 라인에 연결된 메모리 셀들의 제4 프로그램 동작을 실시하는 단계;
    제k+1 워드 라인에 연결된 메모리 셀들의 제5 프로그램 동작을 실시하는 단계;
    상기 제2 내지 제5 프로그램 동작을 반복 실시하는 단계; 및
    상기 드레인 셀렉트 라인에 인접한 제n 워드 라인에 연결된 메모리 셀들의 제6 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  7. 제 6 항에 있어서,
    상기 제1 내지 제6 프로그램 동작 각각은
    프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작을 실시하는 단계; 및
    상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  8. 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    제k 워드 라인에 연결된 메모리 셀들의 제1 비트 데이터를 프로그램하기 위해 제1 LSB 프로그램 동작을 실시하는 단계;
    상기 제k 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터보다 상위 비트인 제2 비트 데이터를 프로그램하기 위해 제1 MSB 프로그램 동작을 실시하는 단계;
    제k-1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위해 제2 LSB 프로그램 동작을 실시하는 단계;
    상기 제k-1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위해 제2 MSB 프로그램 동작을 실시하는 단계;
    제k+2 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위해 제3 LSB 프로그램 동작을 실시하는 단계;
    상기 제k+2 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위해 제3 MSB 프로그램 동작을 실시하는 단계;
    제k+1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위해 제4 LSB 프로그램 동작을 실시하는 단계; 및
    상기 제k+1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위해 제4 MSB 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  9. 제 8 항에 있어서,
    상기 제1 LSB 프로그램 동작을 실시하기 전,
    상기 소스 셀렉트 라인에 인접한 상기 제1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제5 LSB 프로그램 동작 및 상기 제2 비트 데이터를 프로그램하기 위한 제5 MSB 프로그램 동작을 실시하는 불휘발성 메모리 소자의 동작방법.
  10. 제 8 항에 있어서,
    상기 제4 MSB 프로그램 동작을 실시한 후,
    상기 드레인 셀렉트 라인에 인접한 상기 제n 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제6 LSB 프로그램 동작 및 상기 제2 비트 데이터를 프로그램하기 위한 제6 MSB 프로그램 동작을 실시하는 불휘발성 메모리 소자의 동작방법.
  11. 제 8 항에 있어서,
    상기 제1 내지 제4 LSB 프로그램 동작, 및 상기 제1 내지 제4 MSB 프로그램 동작 각각은
    프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작을 실시하는 단계; 및
    상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  12. 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 배치된 제1 내지 제n 워드 라인들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    제k-1 워드 라인에 연결된 메모리 셀들의 제1 비트 데이터를 프로그램하기 위한 제1 LSB프로그램 동작을 실시하는 단계;
    제k 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제2 LSB프로그램 동작을 실시하는 단계;
    제k+1 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제3 LSB프로그램 동작을 실시하는 단계;
    상기 제k 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터보다 상위인 제2 비트 데이터를 프로그램하기 위한 제1 MSB프로그램 동작을 실시하는 단계;
    상기 제k-1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제2 MSB프로그램 동작을 실시하는 단계;
    제k+2 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제4 LSB프로그램 동작을 실시하는 단계;
    상기 제k+2 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제3 MSB프로그램 동작을 실시하는 단계; 및
    상기 제k+1 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제4 MSB프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  13. 제 12 항에 있어서,
    상기 제1 LSB 프로그램 동작을 실시하기 전에,
    제k-2 워드 라인에 연결된 메모리 셀들의 상기 제1 비트 데이터를 프로그램하기 위한 제5 LSB 프로그램 동작을 실시하는 불휘발성 메모리 소자의 동작방법.
  14. 제 13 항에 있어서,
    상기 제1 LSB 프로그램 동작을 실시한 후 상기 제2 LSB프로그램 동작을 실시하기 전에,
    상기 제k-2 워드 라인에 연결된 메모리 셀들의 상기 제2 비트 데이터를 프로그램하기 위한 제5 MSB 프로그램 동작을 실시하는 불휘발성 메모리 소자의 동작방법.
  15. 제 12 항에 있어서,
    상기 제1 내지 제4 LSB 프로그램 동작, 및 상기 제1 내지 제4 MSB 프로그램 동작 각각은
    프로그램 대상이 되는 워드 라인의 이븐 메모리 셀들의 프로그램 동작을 실시하는 단계; 및
    상기 프로그램 대상이 되는 워드 라인의 오드 메모리 셀들의 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  16. 제 1 항, 제 6 항, 제 8 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 제 k 및 제 k+2 워드 라인에 연결된 메모리 셀들에 프로그램된 데이터를 독출함에 있어서,
    상기 프로그램된 데이터에 대한 기준 리드 전압보다 높은 리드 전압을 이용하는 불휘발성 메모리 소자의 동작방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US10127986B1 (en) 2016-04-11 2018-11-13 SK Hynix Inc. Memory device and operating method including a partial program operation and a partial erase operation thereof
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US11205483B2 (en) 2016-04-11 2021-12-21 SK Hynix Inc. Memory system having dies and operating method of the memory system outputting a command in response to a status of a selected die

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