CN115691627A - 用于阈值电压分布的上尾收紧的快速位擦除 - Google Patents

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CN115691627A CN202210862698.2A CN202210862698A CN115691627A CN 115691627 A CN115691627 A CN 115691627A CN 202210862698 A CN202210862698 A CN 202210862698A CN 115691627 A CN115691627 A CN 115691627A
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Abstract

本申请涉及用于阈值电压分布的上尾收紧的快速位擦除。一种存储器装置包含：第一柱，其与第一数据线耦合；第二柱，其与第二数据线耦合；字线，其与第一柱和第二柱耦合。控制逻辑用以：使得字线在编程脉冲施加到所选择字线之后放电；使得电源电压施加到第二数据线以引起第二柱的电压浮动；使得接地电压施加到第一数据线以抑制经由第一柱的软擦除；使得非所选字线充电以升高与所述第二柱耦合的存储器单元中的通道电压；以及使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被擦除。

Description

用于阈值电压分布的上尾收紧的快速位擦除
技术领域
本公开的实施例大体上涉及存储器子***，且更具体地说，涉及用于阈值电压分布的上尾收紧的快速位擦除。
背景技术
存储器子***可以包含存储数据的一或多个存储器装置。所述存储器装置可以是例如非易失性存储器装置和易失性存储器装置。一般来说，主机***可以利用存储器子***以在存储器装置处存储数据并且从存储器装置检索数据。
发明内容
在一个方面中，本申请涉及一种存储器装置，其包括：存储器阵列，其包括：第一数据线；第一柱，其与所述第一数据线耦合；第二数据线；第二柱，其与所述第二数据线耦合；以及多个字线，其与所述第一柱和所述第二柱耦合；以及以可操作方式与所述存储器阵列耦合的控制逻辑，所述控制逻辑用以执行包括以下各项的操作：使得所述多个字线在编程脉冲应用于编程与所述多个字线中的所选择字线耦合的一或多个存储器单元之后放电；使得电源电压施加到所述第二数据线以引起所述第二柱的电压浮动；使得接地电压施加到所述第一数据线以抑制经由所述第一柱的软擦除；使得所述多个字线中的非所选字线充电以升高与所述第二柱耦合的存储器单元中的通道电压；以及使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被部分擦除。
在另一方面中，本申请涉及一种方法，其包括：使得存储器装置的多个字线在编程脉冲编程与所述多个字线中的所选择字线耦合的一或多个存储器单元之后放电；最初使得所述多个字线中的非所选字线充电到第一电压电平以升高与第二柱耦合的存储器单元中的通道电压，其中第一柱与第一数据线耦合，所述第二柱与第二数据线耦合，且所述多个字线与所述第一柱和所述第二柱耦合；在某一时间段之后，使得所述非所选字线充电到高于所述第一电压电平的第二电压电平；使得电源电压施加到所述第二数据线以引起所述第二柱的电压浮动；最初使得接地电压施加到所述第一数据线以抑制经由所述第一柱的软擦除；在所述时间段期间，转变为使得所述电源电压施加到所述第一数据线以还引起所述第一柱的电压浮动；以及使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被部分擦除。
在另一方面中，本申请涉及一种方法，其包括：使得多个字线在编程脉冲编程与所述多个字线中的所选择字线耦合的一或多个存储器单元之后放电；使得接地电压施加到第一数据线以抑制经由与所述第一数据线和所述多个字线耦合的第一柱的软擦除；使得电源电压施加到第二数据线以引起第二柱的电压浮动，所述第二柱与所述多个字线和所述第一数据线耦合；使得所述多个字线中的非所选字线充电以升高与所述第二柱耦合的存储器单元中的通道电压；以及使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被部分擦除。
附图说明
从下文给出的详细描述和本公开的一些实施例的附图将更充分地理解本公开。
图1A示出了根据一些实施例的包含存储器子***的示例计算***。
图1B是根据实施例的与存储器子***的存储器子***控制器通信的存储器装置的框图。
图2是根据一些实施例的包含具有存储器单元串以及相关联选择电路和选择线的存储器阵列的存储器装置的一部分的示意性框图。
图3是根据一些实施例的图2的存储器装置的一部分的结构的侧视图。
图4是根据实施例的存储器阵列的多个存储器单元的阈值电压分布的概念性描绘。
图5A-5B是在编程以供与各种实施例一起使用之后的不同阶段处的多个存储器单元的阈值电压分布的概念性描绘。
图6是根据实施例的两个柱和所选择字线的简化透视、放大视图。
图7是说明根据实施例的一组最高阈值电压分布中的一者的上尾的快速位擦除的曲线图。
图8是说明根据实施例的与执行位擦除相关联的波形的曲线图。
图9是说明根据示例性实施例的可用以执行快速位擦除的操作的流程图。
图10是根据实施例的两个柱和所选择字线的简化透视、放大视图。
图11是说明根据实施例的一组阈值电压分布中的任一者的上尾的快速位擦除的曲线图。
图12是说明根据实施例的执行与图10相关联的快速位擦除的一组波形的曲线图。
图13是根据一些实施例的与所选择字线耦合的柱以及许多非所选字线的简化透视、放大视图。
图14是根据一些实施例的对最高电压阈值电压分布中的一者执行快速位擦除操作的示例方法的流程图。
图15是根据一些实施例的对任一阈值电压分布执行快速位擦除操作的示例方法的流程图。
图16是本公开的实施例可以在其中操作的示例计算机***的框图。
具体实施方式
本公开的实施例涉及例如存储器装置的存储器单元内的阈值电压分布的上尾收紧的快速位擦除。例如，存储器装置可以是非易失性存储器装置，例如“与非”(NAND)存储器装置。存储器装置可以由布置成二维(2D)或(3D)三维网格的存储器单元组成，其中每一存储器单元可以存储对应于一或多个逻辑位的阈值电压。存储器单元蚀刻到列(下文也称为位线或数据线)和行(下文也称为字线)的阵列中的硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一者的地址。
在3D NAND的一些实施例中，物理导电柱可以形成于半导体层中，以提供数据线与存储器单元的子块之间的主要导电路径。例如，存储器单元串可以与所述柱耦合，以便可以从也与所述柱耦合的数据线共同地控制，这将更详细地论述。在某些存储器装置中，可以组合数个柱以形成存储器单元的块。通常在物理块层级处执行擦除存储器单元以准备将新数据编程到那些存储器单元。随后，当编程存储器单元时，从所述柱将电荷注入到存储器单元中以使得每一存储器单元存储某一水平的电荷。
在至少一些实施例中，存储器单元群组经编程以存储对数据的逻辑位进行电荷编码的电平。通常，存储器单元群组是与同一字线耦合的存储器单元页。更具体地说，存储器单元可以各自存储属于多种阈值电压范围中的一者内的电荷电平以形成阈值电压(Vt)分布。每一Vt范围表示对应于数个逻辑位的位模式的数据状态，具体取决于可以将多少不同状态存储在每一存储器单元中。例如，在三层级单元(TLC)中，Vt分布可以对应于八种不同逻辑状态中的一种(各自表示三个位的不同组合)。另外，在四层级单元(QLC)中，Vt分布可以对应于16种不同逻辑状态中的一种(各自表示四个位的不同组合)。另外，在五层级单元(PLC)中，Vt分布可以对应于32种不同逻辑状态中的一种(各自表示五个位的不同组合)。当单元分割成额外阈值电压范围以捕获额外逻辑位模式时，阈值电压范围可变得更窄。
在各种实施例中，在编程多个存储器单元(例如，存储器单元页、存储器单元串、存储器单元的子块或存储器单元的块)之后剩余的多个存储器单元的电荷电平可以形成Vt分布。Vt分布可表示编程完成时阈值电压范围的分布的一些部分，因此编码可以稍后读出的多个存储器单元内的数据。相邻的Vt分布可以由容限(或死区空间)分隔，所述容限(或死区空间)有时被称为读取窗口预算(RWB)，这是因为容限提供可用以单独地测量阈值电压分布的分隔。快速电荷损失以及长期电荷损失可能会导致阈值电压分布变宽且至少部分地重叠，从而减小RWB并且使得更难以测量分隔的阈值电压分布，例如通常在每一阈值电压分布的上尾部分处执行的测量。
在某些存储器装置中，可以通过执行存储器单元的增量编程并且在编程脉冲之间执行编程验证操作来增加阈值电压分布之间的容限或RWB(例如，通过收紧阈值电压分布)。在验证存储器单元达到与编程验证电压相关联的阈值电压值后，存储器单元被认为已进行编程并且可能会在进一步编程期间受抑制。尽管执行这种类型的增量编程，仍可能会发生某种程度的过度编程，具体地说是因为使用过多的编程验证操作可能会不利地影响整体编程时间。随着时间的流逝，过度编程的影响可能会随着存储器阵列的使用寿命终止状态而加剧。
本公开的各方面通过在对经编程单元执行编程验证之前或之后执行快速位擦除(本文中也被称作软擦除)的同时允许发生一定量的对存储器单元的过度编程来解决以上和其它缺陷。可以对一或多个个别存储器单元执行每一快速位擦除以便例如收紧阈值电压分布的上尾，所述上尾通常是将稍后在读取操作期间测量的阈值电压分布的部分。可以对一或多个存储器单元执行不止一次且以增量方式执行快速位擦除，以便参考与正被擦除的阈值电压电平相关联的位擦除验证电压来实现上尾的减小。
在这些实施例中，存储器装置可以包含与存储器阵列耦合的用以控制对特定存储器单元的选择性快速位擦除的控制逻辑。例如，存储器阵列可以包含与第一数据线耦合的第一柱，与第二数据线耦合的第二柱，以及与第一柱和第二柱耦合的多个字线。控制逻辑可以使得字线在编程脉冲应用于编程与多个字线中的所选择字线耦合的一或多个存储器单元之后放电。控制逻辑可以进一步使得电源电压施加到第二数据线以引起第二柱的电压浮动。控制逻辑可以进一步使得接地电压施加到第一数据线以抑制经由第一柱的软擦除。控制逻辑随后可以使得非所选字线进行充电，以升高与第二柱耦合的存储器单元中的通道电压。控制逻辑可以进一步使得接地电压或负电压中的一者施加到所选择字线，以增加与第二柱耦合的存储器单元的通道与所选择字线之间的软擦除电压。在所公开的实施例中，软擦除电压使得存储在存储器单元中的阈值电压被部分地擦除，例如经由第二柱损失一些电荷。在至少一些实施例中，存储在存储器单元中的阈值电压促成一组多层级存储器单元的一组最高阈值电压分布中的至少两个最高阈值电压分布中的一者的上尾。这种方法的另一变体可以用于进一步执行快速位擦除以收紧所述一组多层级存储器单元中的任何阈值电压分布的上尾，这将更详细地论述。
因此，根据本公开的一些实施例实施的***和方法的优点包含但不限于缓解阈值电压分布的上尾过度编程。例如，可以擦除个别单元而不是仅进行块层级擦除。收紧阈值电压分布的上尾可以改善RWB以获得更好的耐用性，或者可以应用于PLC以提高每单元编码五位时的编程精度。下文论述的编程多层级单元的其它优点对于本领域的技术人员来说将是显而易见的。
图1A示出了根据本公开的一些实施例的包含存储器子***110的示例计算***100。存储器子***110可以包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或这些媒体或存储器装置的组合。存储器子***110可以是存储装置、存储器模块，或存储装置和存储器模块的混合。
存储器装置130可以是非易失性存储器装置。非易失性存储器装置的一个实例是与非(NAND)存储器装置。非易失性存储器装置是一或多个裸片的封装。每一裸片可以包含一或多个平面。平面可以分组成逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面包含一组物理块。每一块包含一组页。每一页包含一组存储器单元(“单元”)。信元是存储信息的电子电路。取决于单元类型，单元可以存储二进制信息的一或多个位，且具有与正存储的位数相关的各种逻辑状态。逻辑状态可以表示为二进制值，例如“0”和“1”，或此类值的组合。
存储器装置130可以由以二维或三维网格布置的位组成，也被称为存储器阵列。存储器单元以列(下文也称为位线)和行(下文也称为字线)阵列的形式蚀刻到硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一者的地址。位线和字线的相交点构成存储器单元的地址。
存储器子***110可以是存储装置、存储器模块，或存储装置和存储器模块的组合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小形DIMM(SO-DIMM)，以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算***100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、载具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，载具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
计算***100可以包含耦合到一或多个存储器子***110的主机***120。在一些实施例中，主机***120耦合到不同类型的多个存储器子***110。图1A示出了耦合到一个存储器子***110的主机***120的一个实例。主机***120可以提供将要存储在存储器子***110处的数据并且可以请求将要从存储器子***110检索的数据。如本文中所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，所述连接可以是间接通信连接或直接通信连接(例如，不具有中间组件)，不管有线还是无线的，包含例如电气、光学、磁性等的连接。
主机***120可以包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可以包含一或多个核心、一或多个高速缓冲存储器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机***120使用存储器子***110，例如以将数据写入存储器子***110和从存储器子***110读取数据。
主机***120可以经由物理主机接口耦合到存储器子***110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、***组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机***接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可以用于在主机***120与存储器子***110之间传输数据。当存储器子***110通过物理主机接口(例如，PCIe总线)与主机***120耦合时，主机***120可以进一步利用NVM高速(NVMe)接口来存取组件(例如，存储器装置130)。物理主机接口可以提供用于在存储器子***110与主机***120之间传送控制、地址、数据和其它信号的接口。图1A示出了存储器子***110作为实例。一般来说，主机***120可以经由相同通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子***。
存储器装置130、140可以包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其是非易失性存储器单元的交叉点阵列。非易失性存储器单元的交叉点阵列可以结合可堆叠交叉网格化数据存取阵列基于体电阻的变化而执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可以执行就地写入操作，其中可以在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一者可以包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(SLC)可以每单元存储一个位。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)可以例如借助于额外阈值电压范围每单元存储多个位。在一些实施例中，存储器装置130中的每一者可以包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC、PLC或其任何组合。在一些实施例中，特定存储器装置可以包含存储器单元的SLC部分，以及MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可以分组为可指代用于存储数据的存储器装置的逻辑单元的页。对于一些类型的存储器(例如，NAND)，页可以分组以形成块。
尽管描述了非易失性存储器组件，例如非易失性存储器单元的3D交叉点阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可以基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器，或电可擦除可编程只读存储器(EEPROM)。
存储器子***控制器115(或为简单起见，控制器115)可以与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据等操作以及其它此类操作。存储器子***控制器115可以包含硬件，例如一个或多个集成电路和/或离散组件、缓冲器存储器，或其组合。硬件可以包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路***。存储器子***控制器115可以是微控制器、专用逻辑电路***(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子***控制器115可以包含处理装置，所述处理装置包含经配置以执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所示的实例中，存储器子***控制器115的本地存储器119包含经配置以存储指令的嵌入式存储器，所述指令用于执行控制存储器子***110的操作(包含处理存储器子***110与主机***120之间的通信)的各种过程、操作、逻辑流程和例程。
在一些实施例中，本地存储器119可以包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可以包含用于存储微码的只读存储器(ROM)。尽管图1A中的示例存储器子***110已示出为包含存储器子***控制器115，但在本公开的另一实施例中，存储器子***110不包含存储器子***控制器115，并且可以替代地依赖于(例如，由外部主机或由与存储器子***分离的处理器或控制器提供的)外部控制。
一般来说，存储器子***控制器115可以从主机***120接收命令或操作，并且可以将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所需存取。存储器子***控制器115可以负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、命名空间)与物理地址(例如，物理块地址)之间的地址翻译。存储器子***控制器115可以进一步包含主机接口电路***，以经由物理主机接口与主机***120通信。主机接口电路***可以将从主机***接收到的命令转换成命令指令以存取存储器装置130，并且将与存储器装置130相关联的响应转换成用于主机***120的信息。
存储器子***110还可以包含未示出的额外电路***或组件。在一些实施例中，存储器子***110可以包含高速缓冲存储器或缓冲器(例如，DRAM)和地址电路***(例如，行解码器和列解码器)，所述地址电路***可以从存储器子***控制器115接收地址且对所述地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子***控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子***控制器115)可以在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子***110是受管理存储器装置，其是具有裸片上的控制逻辑(例如，本地媒体控制器135)的原始存储器装置130和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子***控制器115)。受管理存储器装置的实例是受管理NAND(MNAND)装置。
在一些实施例中，本地媒体控制器135的控制逻辑可以适于经由将在下文更详细地论述的存储器结构内的数据线和字线编程存储器单元。控制逻辑可以进一步采用存储器单元的不同版本的增量编程，包含增量步进编程路径(ISPP)和已过编程的存储器单元的增量步进擦除。基于ISPP的编程可以在编程脉冲之间采用编程验证操作，以将存储器单元的阈值电压逐渐带到编程验证电压电平。在一些实施例中，控制逻辑可以指导存储器单元的增量步进擦除的执行以逐渐(经由至少一个中间擦除操作)收紧阈值电压分布的上尾，直到例如上尾在用于阈值电压分布的位擦除验证电压的阈值内为止。尽管本文中的论述涉及上尾收紧，但也可以采用相同或类似的方法来执行下尾收紧。
图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子***(例如，图1A的存储器子***110)的存储器子***控制器115形式的第二设备通信的简化框图。电子***的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、载具、无线装置、移动电话等。存储器子***控制器115(例如，存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。
存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。呈逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而呈逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可以与存储器单元的多于一个逻辑行相关联，且单个数据线可以与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未示出)能够被编程到至少两种目标数据状态中的一种。
提供行解码电路***108和列解码电路***111以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路***112，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路***112和行解码电路***108及列解码电路***111通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路***112和本地媒体控制器135通信以锁存传入命令。
控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取且生成用于外部存储器子***控制器115的状态信息，即本地媒体控制器135经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路***108和列解码电路***111通信，以响应于地址而控制行解码电路***108和列解码电路***111。
本地媒体控制器135还与高速缓冲寄存器118和数据寄存器121通信。高速缓存寄存器118锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可以将数据从高速缓冲寄存器118传递到数据寄存器121以传送到存储器单元阵列104；接着可以将新数据从I/O控制电路***112锁存在高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传送到I/O控制电路112以用于输出到存储器子***控制器115；接着可将新数据从数据寄存器121传送到高速缓冲寄存器118。高速缓存寄存器118和/或数据寄存器121可以形成存储器装置130的页缓冲器(例如，可以形成其至少一部分)。页缓冲器可以进一步包含感测装置(例如，感测放大器)以感测存储器单元阵列104的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可以与I/O控制电路***112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子***控制器115。
存储器装置130通过控制链路132从本地媒体控制器135接收存储器子***控制器115处的控制信号。例如，控制信号可以包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可以进一步通过控制链路132接收额外或替代的控制信号(未示出)。在一个实施例中，存储器装置130通过多路复用的输入/输出(I/O)总线134从存储器子***控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并且通过I/O总线134将数据输出到存储器子***控制器115。
例如，可以在I/O控制电路***112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令并且接着可以将所述命令写入到命令寄存器124。可以在I/O控制电路***112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收地址并且接着可以将所述地址写入到地址寄存器114中。可以在I/O控制电路***112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据并且接着可以将所述数据写入到高速缓冲寄存器118中。随后可以将数据写入到数据寄存器121中以用于编程存储器单元阵列104。
在实施例中，可以省略高速缓冲寄存器118，并且可以将数据直接写入到数据寄存器121中。还可以通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。尽管可以参考I/O引脚，但其可以包含实现通过外部装置(例如，存储器子***控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。
本领域的技术人员应了解，可以提供额外的电路***和信号，并且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可以不必与集成电路装置的不同组件或组件部分分离。例如，集成电路装置的单个组件或组件部分可以适于执行图1B的多于一个块组件的功能性。替代地，可以组合集成电路装置的一或多个组件或组件部分以执行图1B的单个块组件的功能性。另外，尽管根据各种信号的接收和输出的流行惯例而描述特定I/O引脚，但应注意，可以在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚。
图2是根据一些实施例的包含具有存储器单元串以及相关联选择电路和选择线的存储器阵列201的存储器装置200的一部分的示意性框图。存储器装置200可以对应于图1A-1B的存储器装置130。例如，存储器阵列201可以形成图1B的存储器单元阵列104的部分。
如图2所示，存储器装置200可以包含块(存储器单元的块)BLK0、BLK1到BLKi。三个块示出为实例。存储器装置200可以包含许多块(例如，多达数千个或更多的块)。在存储器装置200的物理结构中，可以将块布置成(例如，形成为)一个块紧邻另一块，使得每一块可以具有相邻块。相邻块是定位成紧邻(例如，邻近)彼此的块。例如，在存储器装置200的物理结构中，块BLK0和BLK1可以是相邻块。
存储器装置200的块BLK0、BLK1到BLKi中的每一者可以包含(例如，可以划分成)子块。例如，块BLK0和BLK1中的每一者可以包含子块SB0和SB1。块BLKi可以包含子块SB0(以及子块SB1，未示出)。块BLK0、BLK1到BLKi可以包含相同数目的子块。图2示出了其中块BLK0、BLK1到BLKi中的每一者可以包含两个子块(例如，SB0和SB1)的实例。然而，块BLK0、BLK1到BLKi中的每一者可以具有多于两个块(例如，SB0、SB1、SB2、SB3等)。
如图2所示，每一子块(例如，SB0或SB1)具有其自身的存储器单元串，并且存储器单元串中的每一者可以与选择电路相关联(例如，耦合到选择电路)。例如，块BLK0的子块SB0具有存储器单元串231a、232a和233a及相关联选择电路(例如，漏极选择电路)241a、242a和243a，以及选择电路(例如，源极选择电路)241'a、242'a和243'a。块BLK0的子块SB1具有存储器单元串234a、235a和236a及相关联选择电路(例如，漏极选择电路)244a、245a和246a，以及选择电路(例如，源极选择电路)244'a、245'a和246'a。
块BLK1的子块SB0具有存储器单元串231b、232b和233b及相关联选择电路(例如，漏极选择电路)241b、242b和243b，以及选择电路(例如，源极选择电路)241'b、242'b和243'b。块BLK1的子块SB1具有存储器单元串234b、235b和236b及相关联选择电路(例如，漏极选择电路)244b、245b和246b，以及选择电路(例如，源极选择电路)244'b、245'b和246'b。
BLKi的子块SB0具有存储器单元串231c、232c和233c及相关联选择电路(例如，漏极选择电路)241c、242c和243c，以及选择电路(例如，源极选择电路)241'c、242'c和243'c。存储器装置200的块(例如，块BLK0、BLK1到BLKi)的子块可以具有相同数目的存储器单元串和相关联选择电路。
图2示出了子块中(例如，子块SB0中)的三个存储器单元串及其相关联电路的实例。块BLK0、BLK1到BLKi的每一子块中的存储器单元串及其相关联选择电路的数目可变化。存储器装置200可以包含分别携带信号BL0、BL1和BL2的数据线270、271和272。数据线270、271和272中的每一者可以构造为导电线(其包含导电材料)。块BLK0、BLK1到BLKi的存储器单元串可以共享数据线270、271和272。
例如，(块BK0的)存储器单元串231a、234a，(块BLK1的)存储器单元串231b、234b和(BLKi的)存储器单元串231c可以共享数据线270。(块BK0的)存储器单元串232a、235a，(块BK1的)存储器单元串232b、235b和(块BLKi的)存储器单元串232c可以共享数据线271。(块BK0的)存储器单元串233a、236a，(块BK1的)存储器单元串233b、236b和(块BKi)的存储器单元串233c可以共享数据线272。图2示出了三个数据线270、271和272作为实例。数据线的数目可变化。
存储器装置200可以包含可携带信号SRC(例如，源极线信号)的线299。线299可以构造为导电线(其包含导电材料)，并且可以形成存储器装置200的源极(例如，源极线)的一部分。块BLK0、BLK1到BLKi可以共享线299。替代地，块BLK0、BLK1到BLKi中的每一者可以具有其自身的类似于线299的线(例如，源极)。
存储器装置200可以包含块BLK0、BLK1到BLKi中的存取线，其中存取线在相同块内以电气方式彼此分离且在块与块之间以电气方式分离。如图2所示，块BLK0、BLK1、BLK2及BLK3中的每一者可以包含其自身的与信号(例如，字线信号)WL0、WL1、WL2和WL3相关联的存取线。例如，在块BLK0中，存储器装置200包含可分别携带对应信号(例如，字线信号)WL00、WL10、WL20和WL30的存取线(其可以是或可以包含字线)2200、2210、2220和2230(例如，存取线群组)。
在块BLK1中，存储器装置200包含可分别携带对应信号(例如，字线信号)WL01、WL11、WL21和WL31的存取线(其可以是或可以包含字线)2201、2211、2221和2231(例如，存取线群组)。在块BLKi中，存储器装置200包含可携带对应信号(例如，字线信号)WL0i、WL1i、WL2i和WL3i的存取线(其可以是或可以包含字线)220i、221i、222i和223i。
存取线2200到2230、2201到2231和2201到2231可以构造为导电存取线(其包含导电材料)，所述导电存取线可以形成存储器装置200的用以存取相应块中的存储器单元的相应存取线的一部分。图2示出了块BLK0、BLK1到BLKi中的每一者中的四个存取线(2200到2230、2201到2231或2201到2231)作为实例。存取线的数目可变化。
在块BK0的子块SB0中，存储器装置200包含可以由选择电路241a、242a和243a共享的选择线(例如，漏极选择线)2800、2810、2820和2830。在块BK0的子块SB1中，存储器装置200包含可以由选择电路244a、245a和246a共享的选择线(例如，漏极选择线)2801、2811、2821和2831。块BLK0可以包含可以由选择电路241'a、242'a、243'a、244'a、245'a和246'a共享的选择线(例如，源极选择线)284、285和286。
在块BLK1的子块SB0中，存储器装置200包含可以由选择电路241b、242b和243b共享的选择线(例如，漏极选择线)2800、2810、2820和283 0。在块BLK1的子块SB1中，存储器装置200包含可以由选择电路244b、245b和246b共享的选择线(例如，漏极选择线)2801、2811、2821和2831。块BLk1可以包含可以由选择电路241'b、242'b、243'b、244'b、245'b和246'b共享的选择线(例如，源极选择线)284、285和286。在块BLKi的子块SB0中，存储器装置200包含可以由选择电路241c、242c和243c共享的选择线(例如，漏极选择线)2800、2810、2820和2830；以及可以由选择电路241'c、242'c和243'c共享的选择线(例如，源极选择线)284、285和286。
图2示出了其中存储器装置200包含与子块(例如，块BLK0的子块SB0)中的漏极选择电路(例如，241a、242a或243a)相关联的四个漏极选择线(例如，2800、2810、2820和2830)的实例。然而，存储器装置200可以包含与漏极选择电路相关联的多于或少于四个漏极选择线。类似地，图2示出了其中存储器装置200包含与子块(例如块BLK0的子块SB0)中的源极选择电路(例如，241'a、242'a或243'a)相关联的三个源极选择线(例如，284、285和286)的实例。然而，存储器装置200可以包含与源极选择电路相关联的多于或少于三个源极选择线。
存储器装置200可以包含连接件280'0、2810、282'0、283'0、280'1、2811、282'1、283'1，其中所述连接件中的每一者可以电连接两个相应选择线。图2示出了连接件280'0、2810、282'0、283'0、280'1、281 1、282'1、283'1自身以避免使图2所示的元件拥挤。图2示出了连接件280'0以指示块BLK0的子块SB0的选择线2800(有时被称为选择线2800/SB0/BLK0)，且块BLK1的子块SB0的选择线2800(有时被称为选择线2800/SB0/BLK1)可以通过连接件280'0彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2800/SB0/BLK0和2800/SB0/BLK1可以具备(例如，经施加)相同信号。这还意味着选择线2800/SB0/BLK0和2800/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件281'0以指示块BLK0的子块SB0的选择线2810(有时被称为选择线281 0/SB0/BLK0)，且块BLK1的子块SB0的选择线281 0(有时被称为选择线2810/SB0/BLK1)可以通过连接件281'0彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2810/SB0/BLK0和281 0/SB0/BLK1可以具备(经施加)相同信号。这还意味着选择线2810/SB0/BLK0和281 0/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件282'0以指示块BLK0的子块SB0的选择线2820(有时被称为选择线2820/SB0/BLK0)，且块BLK1的子块SB0的选择线2820(有时被称为选择线2820/SB0/BLK1)可以通过连接件282'0彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2820/SB0/BLK0和2820/SB0/BLK1可以具备(经施加)相同信号。这还意味着选择线2820/SB0/BLK0和2820/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件283'0以指示块BLK0的子块SB0的选择线283 0(有时被称为选择线2830/SB0/BLK0)，且块BLK0的子块SB0的选择线2831(有时被称为选择线2831/SB0/BLK0)可以通过连接件283'0彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2830/SB0/BLK0和2831/SB0/BLK0可以具备(经施加)相同信号。这还意味着选择线2830/SB0/BLK0和2831/SB0/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件280'1以指示块BLK0的子块SB1的选择线2801(有时被称为选择线2801/SB1/BLK0)，且块BLK1的子块SB1的选择线280 1(有时被称为选择线280 1/SB1/BLK1)可以通过连接件281'1彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2801/SB1/BLK0和2801/SB1/BLK1可以具备(经施加)相同信号。这还意味着选择线2801/SB1/BLK0和2801/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件281'1以指示块BLK0的子块SB1的选择线281 1(有时被称为选择线2811/SB1/BLK0)，且块BLK1的子块SB1的选择线2811(有时被称为选择线2811/SB1/BLK1)可以彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2811/SB1/BLK0和2811/SB1/BLK1可以具备(经施加)相同信号。这还意味着选择线2811/SB1/BLK0和2811/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件282'1以指示块BLK0的子块SB1的选择线2821(有时被称为选择线2821/SB1/BLK0)，且块BLK1的子块SB1的选择线2821(有时被称为选择线2821/SB1/BLK1)可以通过连接件282'1彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2821/SB1/BLK0和2821/SB1/BLK1可以具备(经施加)相同信号。这还意味着选择线2821/SB1/BLK0和2821/SB1/BLK1可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
图2示出了连接件283'1以指示块BLK0的子块SB0的选择线2831(有时被称为选择线2831/SB0/BLK0)，且块BLK0的子块SB0的选择线2831(有时被称为选择线2831/SB0/BLK0)可以通过连接件283'1彼此电接触(例如，可以彼此电连接)。因此，在存储器装置200中，选择线2831/SB0/BLK0和2831/SB0/BLK0可以具备(经施加)相同信号。这还意味着选择线2831/SB0/BLK0和2831/SB0/BLK0可以在存储器装置200的操作(例如，读取、写入或擦除操作)期间接收相同信号。
在存储器装置200的结构中，连接件280'0、281 0、282'0、283'0、280'1、281 1、282'1、283'1中的每一者可以包含导电材料，所述导电材料形成为与两个相应选择线的材料电接触。例如，连接件283'0可以包含导电材料，所述导电材料形成为与形成选择线2830/SB0/BLK0的材料和形成选择线2831/SB0/BLK0的材料电接触。在另一实例中，连接件282'0可以包含导电材料，所述导电材料形成为与形成选择线2820/SB0/BLK0的材料和形成选择线2821/SB0/BLK0的材料电接触。
连接件280'0、281 0、282'0、283'0、280'1、2811、282'1、283'1中的每一者的材料可以包含金属、掺杂多晶硅或其它导电材料。存储器装置200的漏极选择电路中的每一者可以在相应数据线与相应存储器单元串之间包含多个串联连接的漏极选择栅极(例如，四个串联连接的晶体管)。漏极选择栅极可以基于提供到相应漏极选择线上的信号的电压由相应漏极选择线控制(例如，接通或关断)。存储器装置200的源极选择电路中的每一者可以在线299与相应存储器单元串之间包含多个串联连接的源极选择栅极。源极选择栅极可以基于提供到相应源极选择线上的信号的电压由相应源极选择线控制(例如，接通或关断)。
在图2中，存储器装置200的存储器单元串中的每一者具有布置成串(例如，彼此串联耦合)的存储器单元以存储信息。在存储器装置200的操作(例如，读取、写入或擦除操作)期间，存储器单元串可以经个别地选择以存取所选择存储器单元串中的存储器单元，以便将信息存储在所选择存储器单元串中或从所选择存储器单元串读取信息。与所选择存储器单元串相关联的一个或两个选择电路(漏极选择电路和源极选择电路)可以取决于存储器装置200对所选择存储器单元串执行哪一操作而激活(例如，通过接通选择电路(或所选择电路)中的选择栅极(例如，晶体管))。
在存储器装置200的操作期间激活存储器装置200的选择电路当中的特定选择电路可以包含将具有某些值的电压提供(例如，施加)到与所述特定选择电路相关联的选择线上的信号。当激活存储器装置200的特定漏极选择电路时，其可以将与所述特定选择电路相关联的所选择存储器单元串电连接到相应数据线(例如，数据线270、271或272中的一者)(例如，形成从所选择存储器单元串到相应数据线的电流路径)。当激活特定源极选择电路时，其可以将与所述特定选择电路相关联的所选择存储器单元串电连接到源极(例如，线299)(例如形成从所选择存储器单元串到源极的电流路径)。
图3是根据一些实施例的图2的存储器装置200的一部分的结构的侧视图。如图3所示，存储器装置200可以包含衬底390，块BLK0和BLK1的相应子块SB0和SB1的存储器单元串231a、234a、231b和234b的存储器单元210、211、212和213可以形成在所述衬底上方(例如相对于线299和衬底390在z方向上竖直地形成)。存储器装置200包含相对于z方向的不同层级307到317。层级307到317是衬底390与数据线270之间的内部装置层级。
存储器装置200的衬底390可以包含单晶(也被称为单晶体)半导体材料。例如，衬底390可以包含单晶硅(也被称作单晶体硅)。衬底390的单晶半导体材料可以包含杂质，使得衬底390可以具有特定导电性类型(例如，n型或p型)。
存储器装置200可以包含驱动电路***319以将信号(例如，漏极和源极选择线信号)提供到存储器装置200的相应选择线。驱动电路***319可以对应于图1A-1B的本地媒体控制器135或包含在所述本地媒体控制器中。尽管图3中未示出，但衬底390可以包含可位于线299正下方的电路***。此类电路***可以包含感测放大器、缓冲器(例如，页缓冲器)、解码器以及存储器装置200的其它电路组件。如图3所示，驱动电路***319可以包含驱动器(驱动器电路)380、381、382和383以提供相应信号(例如，漏极选择线信号SGD0、SGD1、SGD2和SGD3)，并且可以包含驱动器(驱动器电路)384、385和386以提供相应信号(例如，源极选择线信号SGS0、SGS1和SGS2)。在图3中，为简单起见仅示出漏极和源极选择信号中的一些。
在图3中，驱动器380到386中的每一者可以包含两个晶体管N(例如，NMOS)和P(例如，p通道MOS(PMOS))。为简单起见，图3中示出驱动器380到384中的仅一者的细节。驱动器380到386中的每一者可以包含输出节点，例如位于晶体管N与P之间且电连接到晶体管N和P的节点，以提供(例如，驱动)相应信号(例如，漏极选择线信号或源极选择线信号)。驱动器380到386中的每一者的输出节点可以耦合到(例如，电连接到)存储器装置200的相应漏极选择线或相应源极选择线。这允许将来自驱动电路***319的漏极和源极选择线信号(例如，SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2)提供到存储器装置200的相应漏极和源极选择线，如上文参考图2和图3所描述。
图3示出了驱动器380到386中的每一者可以具有耦合在互补MOS(CMOS)连接件中的属于不同晶体管类型的两个晶体管(例如，NMOS和PMOS)的实例。然而，驱动器380到386中的每一者可以具有属于相同类型的两个晶体管(例如，两个NMOS晶体管或两个PMOS晶体管)和两个分开的晶体管栅极信号。另外，驱动器380到386中的每一者中的晶体管的数目可以不同于两个。
如图3所示，数据线270可以具有在y方向上延伸的长度(例如，在图3中示出)，所述y方向垂直于z方向和x方向。数据线270可以包含导电材料(例如，经导电掺杂的多晶硅(经掺杂多晶硅)、金属或其它导电材料)。另外，线299可以包含导电材料且可以具有在y方向延伸的长度。图3示出了线299(例如，源极)可以形成于衬底390的一部分上方(例如，通过在衬底390上方沉积导电材料)的实例。替代地，线299可以形成于衬底390的一部分中或其上(例如，通过掺杂衬底390的一部分)。
在至少一些实施例中，块BLK0和BLK1中的每一者的选择线(例如，漏极选择线)2800、2810、2820和2830可以位于相应层级314、315、316和317中。块BLK0和BLK1中的每一者的选择线(例如，漏极选择线)2801、2811、2821和2831可以位于相应层级314、315、316和317中。
在至少一些实施例中，存储器单元串231a、234a、231b和234b的存储器单元210、211、212和213可以分别位于层级310、311、312和313中。块BLK0的存取线2200、2210、2220和2230(分别与存储器单元210、211、212和213相关联)可以分别位于层级310、311、312和313中。块BLK1的存取线2201、2211、2221和2231(分别与存储器单元210、211、212和213相关联的)可以分别位于层级310、311、312和313中。
块BLK0和BLk1中的每一者的选择线(例如，源极选择线)284、285和286可以位于衬底390与存储器单元串231a、232a和233a之间的不同层级(例如，分别为层级307、308和309)中。存储器装置200还可以包含与存储器装置200的不同层级中的其它元件交错的电介质材料(图3中未标注)。例如，存储器装置200可以包含位于层级314与317之间且与块BLK0和BLK1中的每一者的选择线2800、2810、2820和2830交错(位于所述选择线之间的空间中)的电介质材料(例如，二氧化硅)。在另一实例中，存储器装置200可以包含位于层级310与313之间且与块BLK0的存取线2200、2210、2220和2230交错(位于所述存取线之间的空间中)的电介质材料(例如，二氧化硅)的群组。在另一实例中，存储器装置200可以包含位于层级310与313之间且与块BLK1的存取线2201、2211、2221和2231交错(位于所述存取线之间的空间中)的电介质材料(例如，二氧化硅)的群组。
在另一实例中，存储器装置200包含位于层级307与309之间且与选择线284、285和286交错(位于所述选择线之间的空间中)的电介质材料(例如，二氧化硅)。选择线2800、2810、2820、2830、2801、2811、2821、2831、284、285和286的材料可以包含经导电掺杂的多晶硅、金属或其它导电材料，且可以与存取线2200、2210、2220、2230、2201、2211、2221和2231的导电材料相同。如图3所示，存储器装置200可以在块BLK0和BLK1的相应子块SB0和SB1中包含柱(导电柱)341、342、343和344。柱341、342、343和344中的每一者可以具有向外(例如，在沿z方向且垂直于y方向的方向上竖直地)延伸的长度。柱341、342、343和344中的每一者可以接触形成数据线270的一部分的材料的导电区且可以接触形成线299的一部分的材料的导电区。
柱341、342、343和344中的每一者可以包含某一材料(或某些材料)以在数据线270与线299之间形成导电路径(例如，通道)。柱341、342、343和344中的每一者的此类材料(例如，未经掺杂或经掺杂的多晶硅)可以是柱341、342、343和344当中的相应柱的通道(图3中未示出)的一部分。
如图3所示，存储器装置200可以包含邻近柱341、342、343和344中的相应柱且沿着相应柱的长度连续延伸的结构330。结构330还是相应存取线(2200、2210、2220和2230，或存取线2201、2211、2221和2231)的相邻部分。邻近相应柱的结构330位于相应柱与相应存取线(存取线2200、2210、2220和2230，或存取线2201、2211、2221和2231)的部分之间。结构330可以包含部分301、302和303。沿着特定柱的结构330的部分可以形成邻近所述特定柱的存储器单元串的存储器单元中的每一者的一部分。例如，邻近柱342的结构330可以形成存储器单元串234a的存储器单元210、211、212和213中的每一者的一部分。因此，存储器单元串的存储器单元210、211、212和213中的每一者可以包含位于存取线中的一者(存取线2200、2210、2220和2230、2201、2211、2221及2231中的一者)与相应柱正中间的结构330的一部分(部分301、302和303中的每一者的一部分)。例如，(邻近柱342的)存储器单元串243a的存储器单元212可以包含位于存取线2220与柱342正中间的部分301、302和303中的每一者的一部分。
结构330可以是TANOS(TaN、Al2O3、Si3N4、SiO2、Si)结构的一部分。例如，部分301(例如，多晶硅层间电介质)可以包含电荷阻挡材料(例如，电介质材料，例如TaN和Al2O3)，其能够阻挡电荷的隧穿。部分302可以包含电荷存储元件(例如，电荷存储材料，例如Si3N4)，其可以提供电荷存储功能(例如，捕获电荷)，以表示存储在存储器单元210、211、212或213中的信息的值。部分303可以包含电介质，例如隧穿电介质材料(例如，SiO2)，其能够允许电荷(例如，电子)的隧穿。作为实例，部分303可以允许电子在写入操作期间从部分304隧穿到部分302，并且允许电子在存储器装置200的擦除操作从部分302隧穿到部分304。此外，部分303可以允许空穴从部分304隧穿到部分302，从而在存储器装置200的擦除操作期间补偿所捕获电子再结合。在存储器装置200的替代布置中，结构330可以是SONOS(Si、SiO2、Si3N4、SiO2、Si)结构的一部分。在另一替代布置中，结构330可以是浮动栅极结构的一部分(例如，部分302可以是多晶硅且部分301和303中的每一者可以是电介质(例如，SiO2))。
如图3所示，选择线(例如，2800)是导电材料(例如，多晶硅、金属或其它导电材料)片(例如，单层)。如上文所描述，选择线可以携带信号(例如，信号SGD10)，但其不用作开关(例如，晶体管)。选择栅极(例如，260)可以包含相应选择线的一部分(例如，形成相应选择线的导电材料片的一部分)和额外结构以执行功能(例如，晶体管的功能)。例如，在图3中，块BLK0的子块SB0的选择栅极260可以包含块BLK0的子块SB0的选择线2800的一部分和邻近块BLK0的子块SB0的选择线2800的结构330(沿着柱341)的一部分。在另一实例中，块BLK0的子块SB0的选择栅极261可以包含块BLK0的子块SB0的选择线2810的一部分和邻近块BLK0的子块SB0的选择线2810的结构330(沿着柱341)的一部分。
图3示出了其中选择栅极261到266具有与存储器单元210、211、212和213相同的结构(例如，TANOS结构)的实例。替代地，选择栅极260、261、262和263(例如，漏极选择栅极)，选择栅极264、265和266(例如，源极选择栅极)或选择栅极260到266可以具有不同结构，例如FET结构。如本领域的技术人员已知，FET通常包含晶体管栅极、晶体管主体通道，以及晶体管栅极与晶体管主体通道之间的栅极氧化物，所述栅极氧化物可以与晶体管栅极和晶体管主体通道直接接触。
图4是多个存储器单元的阈值电压范围的概念性描绘。图4示出了用于例如QLC存储器单元的十六层级存储器单元的群体的阈值电压范围及其分布的实例。例如，此类存储器单元可以经编程为落在十六个不同阈值电压范围4300-43015中的一者内的阈值电压(Vt)，每一阈值电压范围用于表示对应于四个位的位模式的数据状态。阈值电压范围4300的宽度通常大于其余阈值电压范围4301-43015，因为存储器单元一般全部处于对应于阈值电压范围4300的数据状态中，接着随后将那些存储器单元的子集编程为具有在阈值电压范围4301-43015中的一者中的阈值电压。由于编程操作相比于擦除操作一般是以更多增量方式受控制，因此这些阈值电压范围4301-43015可能倾向于具有更紧密的分布。
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、43010、43011、43012、43013、43014和43015可以各自表示相应数据状态，例如分别为L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14和L15。例如，如果存储器单元的阈值电压在十六个阈值电压范围4300中的第一阈值电压范围内，则存储器单元在此情况下可以存储具有逻辑‘1111’的数据值的数据状态L0，且通常被称为存储器单元的擦除状态。如果阈值电压在十六个阈值电压范围4301中的第二阈值电压范围内，则存储器单元在此情况下可以存储具有逻辑‘0111’的数据值的数据状态L1。如果阈值电压在十六个阈值电压范围4302中的第三阈值电压范围内，则存储器单元在此情况下可以存储具有逻辑‘0011’的数据值的数据状态L2，等等。表1提供数据状态与其对应的逻辑数据值之间的一种可能的对应关系。数据状态到逻辑数据值的其它分配是已知的或可设想的。如本文所使用，保持在最低数据状态(例如，擦除状态或L0数据状态)中的存储器单元将被认为是编程到最低数据状态。
Figure BDA0003755588630000201
表1
图5A是在编程操作之后(例如，紧接在编程操作之后)的多个存储器单元的阈值电压分布的概念性描绘，而图5B是在编程操作之后的某一稍后时间的那些相同阈值电压分布的概念性描绘。图5A和图5B的阈值电压分布530d-530d+1可以表示在存储器单元的编程操作完成时图4的阈值电压范围4300-43015的分布的一些部分。
参考图5A，在编程完成时，相邻阈值电压分布530通常由一些容限532(例如，死区空间)分隔开。将容限532内的感测电压(例如，读取电压)施加到多个存储器单元的控制栅极可用于区分具有阈值电压分布530d(和任何较低阈值电压分布)的存储器单元与具有阈值电压分布530d+1(和任何较高阈值电压分布)的存储器单元，可设想而无错误。
参考图5B，相邻阈值电压分布可已经加宽，使得阈值电压分布530d和阈值电压分布530d+1可合并(或重叠)，如指示两个相邻阈值电压分布的总和的曲线534所表示。曲线534可以具有局部极小值536。在发生相邻阈值电压分布的此类合并的情况下，区分既定处于阈值电压分布530d的存储器单元和既定处于阈值电压分布530d+1的存储器单元通常会产生一些错误。例如，将感测电压(具有对应于局部极小值536的电压电平)施加到多个存储器单元的控制栅极可预期以产生具有除其目标(例如，既定)数据状态之外的数据状态的最小数目的存储器单元，但某一数目的错误将通常为不可避免的。施加高于或低于对应于局部极小值536的电压电平的感测电压可预期以产生较大数目的错误。虽然施加具有对应于曲线534的局部极小值536的电压电平的感测电压可产生最小数目的错误，但可能难以确定在何种电压电平下发生此局部极小值536。
图6是根据实施例的两个柱和所选择字线的简化透视、放大视图。例如，存储器阵列604可以包含第一数据线6700和与第一数据线6700耦合的第一柱6410。存储器阵列604可以进一步包含第二数据线6701和与第二数据线6701耦合的第二柱6411。存储器阵列604可以进一步包含与第一柱6410和第二柱6411耦合的多个字线，仅示出所选择字线623(例如，WLn)以简化解释。然而，如图3所示，存储器阵列604可以包含许多柱和许多经耦合字线，在所述柱与许多经耦合字线之间耦合多个存储器单元，例如存储器单元串的群组中的多个存储器单元。
在至少一些实施例中，为了选择性地擦除存储器单元，控制逻辑(例如，本地存储器控制器135的控制逻辑)使得第一数据线6700与接地耦合(例如，耦合到0V)以抑制第一柱6410浮动，并且使得第二数据线6701与高电压Vhigh耦合(例如，耦合到Vdd)以使得第二柱6411的电压浮动。同时，控制逻辑可以使得对非所选字线充电以升高第二柱6411的通道电压。图3示出了许多字线2200-2230，且因此，这些字线中除一者以外的所有字线将被视为“非所选”。另外，控制逻辑可以使得接地电压(例如，0V)或负电压(例如，-Vlow，例如介于-1V到-2.5V之间)中的一者施加到所选择字线623，而第二柱6411电压由于高柱电容而保持处于高电压下。一个柱可以在竖直方向上连接多达数十或数百个NAND单元，因此一个WL放电不会过多影响柱电压。另外，所选择单元将具有高擦除极性电压，例如所选择单元的通道与所选择字线之间的高软擦除电压。
在各种实施例中，使得接地电压或负电压中的一者施加到所选择字线623可以包含使得所选择字线623放电连同使得非所选字线充电，并且一旦非所选字线已充电，就使得所选择字线放电直到施加接地电压或负电压为止。如果施加负电压，则可以使用任选的负电荷泵692来减小所选择字线623上的电压电平。
在至少一些实施例中，由于耦合在所选择字线623与第二柱6411之间的存储器单元的通道电压处于擦除极性，因此擦除极性使得存储在存储器单元中的阈值电压(例如，Vt电荷)经由第二柱6411被部分地擦除，例如发生软擦除。在一个实施例中，控制逻辑可以进一步使得所述存储器单元或与所选择字线623耦合的另一存储器单元在增量步进擦除中被擦除，直到阈值电压分布的上尾在位擦除验证电压的阈值内为止。
在执行存储器单元的擦除时，第一柱6411与所选择字线623之间的软擦除应力可以为Vhigh-(-Vlow)，或换句话说Vhigh+Vlow。因此，仅出于解释的目的，如果Vhigh为约8V且-Vlow为约-2V，则存储器单元上的软擦除应力将为约10V。图7是说明根据实施例的(例如，QLC中的L15的)一组最高阈值电压分布中的一者的上尾的快速位擦除的曲线图。软擦除应力或电压将足以擦除多层级存储器单元(例如，TLC中的L6或L7，以及QLC中的L14或L15)的最高阈值电压分布中的至少两个最高阈值电压分布中的一者。
在这些实施例中，存储器阵列604进一步包含与第一柱6410耦合的第一漏极选择晶体管6620和与第二柱6411耦合的第二漏极选择晶体管6621。存储器阵列604可以进一步包含与第一漏极选择晶体管6620和第二漏极选择晶体管6621的栅极耦合的漏极选择栅极线680。控制逻辑可以接着执行作为位擦除过程的一部分的操作，所述操作包含将漏极选择信号发送到漏极选择栅极线680以接通第一漏极选择晶体管6620和第二漏极选择晶体管6621。
另外，在这些实施例中，存储器阵列604包含与第一柱6410耦合的第一源极选择晶体管6660和与第二柱6411耦合的第二源极选择晶体管6661。存储器阵列604可以进一步包含与第一源极选择晶体管6660和第二源极选择晶体管6661的栅极耦合的源极选择栅极线684。控制逻辑可以接着执行作为位擦除过程的一部分的操作，所述操作包含将源极选择信号发送到源极选择栅极线684以关断第一源极选择晶体管6660和第二源极选择晶体管6661。
在至少一个实施例中，使得存储在存储器单元中的阈值电压被擦除发生在编程脉冲之后并且发生在对存储器单元执行编程验证之后。在至少另一实施例中，例如，使得存储在存储器单元中的阈值电压被擦除发生在编程脉冲与对存储器单元执行的编程验证之间。
图8是说明根据实施例的与执行位擦除相关联的波形的曲线图，例如刚刚参考图6-7所论述的。例如，波形包含用于非所选字线的第一波形(VWLs_unselect)，其从接地电压(例如，0V)转变到高电压，例如可以为约10V的Vhigh。第二波形说明了第一柱6410中的抑制电压(Vchannel)，其也从接地电压转变到高电压(Vhigh)。第三波形用于所选择字线(VWL_select)，说明了所选择字线保持在接地电压或被推动到负电压(例如，-Vlow)。第四波形用于第二柱6411的软擦除电压(擦除位Vchannel)，其从接地电压转变到高电压加上负电压，例如可以为约12V的约Vhigh加上Vlow。在一个实施例中，软擦除电压为约10V。最后一个波形为用于所选择字线的任选波形(VWL_select)，其在放电到0V或负电压(例如，-Vlow)之前也可随着非所选字线变高。
图9是说明根据示例性实施例的可用以执行快速位擦除的操作的流程图900。例如，可以执行这些操作以在编程脉冲与对存储器单元执行的编程验证之间执行位擦除。在各种实施例中，在参考位于所选择字线(WLn)下方并在所选择字线(WLn)之前被编程的非所选字线(WLn-1、WLn-2等)、所选择字线(WLn)自身以及位于所选择字线(WLn)上方并将在WLn之后编程的字线(WLn+1、WLn+2等)时，说明并描述操作。还存在自上而下编程WL的选项。如果自上而下进行编程，仍可以将WLn-1、WLn-2等称为在所选择字线(WLn)之前的已编程WL，但它们将定位在所选择字线(WLn)上方。因此，在一些实施例中，n-1、n-2、…WL可以与n+1、n+2、…WL调换。
在至少一些实施例中，在第一操作(例如，Op_1)期间，控制逻辑使得与第一柱6410和第二柱6411耦合的所有字线(WL)放电。在第二操作(例如，Op_2)期间，控制逻辑可以断言漏极选择栅极线680(例如，接通第一漏极选择晶体管6620和第二漏极选择晶体管6621)，这会将第二数据线6701的电源电压传递到第二柱6411并且将第一数据线6700上的接地电压传递到第一柱6410。在所公开的实施例中，此电源电压使得第二柱6411的电压浮动，并且接地电压抑制经由第一数据线6700和第一柱6410的软擦除。
在至少一些实施例中，在第三操作(例如，Op_3)期间，控制逻辑可以使得定位在所选择字线(WLn)下方的非所选字线(WLn-1)充电到高电压(例如，Vhigh，其可以介于8V-10V之间)或保持处于接地电压(例如，0V)。同时，控制逻辑可以使得字线的其余部分(包含所选择字线(WLn)和定位在所选择字线(WLn)上方的非所选字线(WLn+1))充电到Vhigh。
另外，在这些实施例中，在第四操作(例如，Op_4)期间，控制逻辑可以使得维持先前施加到所选择字线(WLn)下方的非所选字线(WLn-1)和所选择字线上方的非所选字线(WLn+1)的电压，例如在一个实施例中分别维持在0V和Vhigh，或在另一实施例中均维持在Vhigh。同时，控制逻辑可以使得所选择字线(WLn)放电直到施加接地电压或负电压中的一者为止，这使得在存储器单元的通道与所选择字线之间产生软擦除电压。此软擦除电压(例如，擦除极性)在足够高时会引起存储器单元的阈值电压的部分擦除。
图10是根据实施例的两个柱和所选择字线的简化透视、放大视图。例如，两个柱和所选择字线可以是参考图6所论述的存储器阵列604的一部分，此处不再更详细地描述结构设计。然而，另外参考图12，可以更改施加到第一数据线6700、第二数据线6701、非所选字线和所选择字线(WLn)的电压的排序和电平，以便将待擦除的存储器单元的通道电压(Vchannel)升高到仍较高的电压(例如，处于或超过18V)。例如，如果存储器单元的通道电压(Vchannel)为约20V且所选择字线的字线电压(VWL)介于0V与-2.5V之间，则目标擦除极性电压(Vtarget)可以介于约18V-20V之间。这些较高的擦除电压可能是必需的，以便擦除较低电压Vt分布的Vt分布的一部分(例如，收紧上尾)，且因此沿着图6-9的方法或连同所述方法一起使用此方法，能够擦除促成大多数或所有多个阈值电压分布的存储器单元，例如图11所示的QLC中的L0到L15，或PLC中的L0到L31。
在至少一些实施例中，将待擦除的存储器单元的通道电压升高到此类高电压电平带来了避免非所选字线上的编程干扰的额外挑战。这些编程干扰风险可以通过将非所选字线的电压和第一柱(或与非所选字线耦合的其它柱)的通道电压步进到更高的电压来改善，因为要擦除的存储器单元的通道电压也以步进方式增加，如参考图10和图12详细论述的。这可以确保非所选字线电压与所选择字线(WLn)的通道电压之间的差不超过中间电平电压(Vmid)差，在各种实施例中可以为约8伏-10伏。
图12是说明根据实施例的执行与图10相关联的快速位擦除的一组波形的曲线图。因此，另外参考图10，控制逻辑可以使得存储器装置的多个字线在编程脉冲编程与多个字线中的所选择字线623耦合的一或多个存储器单元之后放电。因此，字线从例如0V的接地电压开始。控制逻辑最初使得多个字线中的非所选字线充电到第一电压电平(例如，Vmid)，以升高与第二柱6411耦合的存储器单元中的通道电压。由于第一数据线6700(例如，抑制BL)上的电压从0V开始，因此当第一漏极选择晶体管6620接通时，第一数据线6700与第一柱6410之间存在导通，从而使得第一柱6410上的任何电压也放电到约0V。在一段时间后，例如图12所示的阶段1与阶段2之间间隔的时间，控制逻辑可以使得非所选字线充电到高于第一电压电平的第二电压电平(Vhigher)，例如“VWLs_unselect波形”所示。在至少一些实施例中，第二电压电平为第一电压电平的约两倍。
在各种实施例中，控制逻辑进一步使得电源电压(例如，VDD)施加到第二数据线6701，以在第二漏极选择晶体管6621接通后，使得第二柱6411的电压浮动，例如图12的“擦除位VBL”波形所示。由于电源电压在整个阶段1和阶段2期间被施加到第二数据线6701，因此待部分擦除的存储器单元的通道电压还可步进到Vmid，接着继续步进到Vhigher，例如大致第一电压电平和第二电压电平，例如图12中的“擦除位Vchannel”波形所示。以此方式，非所选WL与抑制通道之间的应力接近中间电压Vmid，并避免对连接到第一柱6410的存储器单元的编程干扰。如果抑制位柱(例如，第一柱6410)不处于Vmid电压中，则连接到非所选WL的单元或连接到所选择WL的单元可能会发生编程或擦除干扰。
在至少一些实施例中，在(例如，阶段1与阶段2之间的转变的)时间段期间，控制逻辑可以转变到使得电源电压(例如，VDD)施加到第一数据线6700，以还使得第一柱6410的电压浮动，例如“抑制VBL”波形所示。由于第一数据线6700上的高电压保持第一漏极选择晶体管6620接通，因此第一柱6410浮动。在不同实施例中，此转变可以使得第一柱6410的通道电压(“抑制Vchannel”)从接地增加到中间电平电压(例如，Vhigher-Vmid)，例如介于8V-10V之间。因此，较高电压(Vhigher)与Vmid之间的差可以与Vmid大致相同，且因此不足以在非所选字线上引起编程干扰。
如前所述，控制逻辑还可以使得接地电压(0V)或负电压-Vlow(例如，-1V-(-2.5V))中的一者施加到所选择字线623(WLn)，以增加与第二柱6411耦合的存储器单元的通道与所选择字线WLn之间的软擦除电压(例如，应力)。在这些实施例中，此软擦除电压使得存储在存储器单元中的阈值电压(Vt)例如经由第二柱6411被部分擦除。如所论述，软擦除电压是通道电压(Vhigher)与所选择字线电压(VWL_select)之间的差，其在当前实施例中可以例如介于约18V-20V之间。这些较高电压可以使得能够擦除处于较低Vt状态的存储器单元内的阈值电压。
在一些实施例中，使得接地电压或负电压中的一者施加到所选择字线623包含使得所选择字线623充电连同使得非所选字线充电。另外，在完成对非所选字线充电的确定时间之后(或响应于所述充电结束)，例如，在达到Vhigher(图12)或Vhigh(图6)之后，使得所选择字线623放电直到施加接地电压或负电压中的一者为止。如果施加负电压，则可以使用任选的负电荷泵692来减小所选择字线623上的电压电平。
图13是根据一些实施例的与所选择字线623耦合的柱以及许多非所选字线的简化透视、放大视图。在这些实施例中，由于当字线到字线电压相差过大时建立的电容的负面影响，因此可以对施加到与所选择字线623相邻的非所选字线的电压施加某些限制，无论非所选字线在所选择字线的上方还是下方。因此，例如，使非所选字线充电到第二电压(Vhigher)可以包含将非所选字线的子集保留在第一电压(Vmid)下，其中非所选字线的子集包含与所选择字线623紧密邻近(例如，相邻)的字线。在一些实施例中，非所选字线的子集介于与所选择字线623紧密邻近的两个与六个非所选字线之间。在一个实施例中，非所选字线的子集包含与所选择字线623相邻的四个非所选字线。这使得跨字线的电压具有一定电平的分级，以防止字线之间的电介质击穿。
图14是根据一些实施例的对最高电压阈值电压分布中的一者执行快速位擦除操作的示例方法1400的流程图。可通过处理逻辑执行方法1400，所述处理逻辑可包含硬件(例如，处理装置、电路***、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，由图1A-1B的本地媒体控制器135的控制逻辑执行所述方法1400。尽管以特定顺序或次序示出，但除非另外规定，否则可以修改过程的次序。因此，所示实施例应仅作为实例理解，并且所示过程可以不同次序执行，且一些过程可以并行执行。另外，可以在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程是可能的。
在操作1410处，对字线放电。例如，处理逻辑使得存储器装置的多个字线在编程脉冲编程与多个字线中的所选择字线耦合的一或多个存储器单元之后放电。
在操作1420处，将接地电压施加到第一数据线。例如，处理逻辑使得接地电压施加到第一数据线以抑制经由与第一数据线和多个字线耦合的第一柱的软擦除。
在操作1430处，将电源电压施加到第二数据线。例如，处理装置使得电源电压施加到第二数据线以引起第二柱的电压浮动，其中第二柱与多个字线和第二数据线耦合。
在操作1440处，对非所选字线充电。例如，处理逻辑使得多个字线中的非所选字线充电，以升高与第二柱耦合的存储器单元中的通道电压。
在操作1450处，将低电压施加到所选择字线。例如，处理逻辑使得接地电压或负电压中的一者施加到所选择字线，以增加与第二柱耦合的存储器单元的通道与所选择字线之间的软擦除电压。在所公开的实施例中，软擦除电压使得存储在存储器单元中的阈值电压被部分地擦除，例如经由第二柱。
图15是根据一些实施例的对任一阈值电压分布执行快速位擦除操作的示例方法1500的流程图。可通过处理逻辑执行方法1500，所述处理逻辑可包含硬件(例如，处理装置、电路***、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，由图1A-1B的本地媒体控制器135的控制逻辑执行所述方法1500。尽管以特定顺序或次序示出，但除非另外规定，否则可以修改过程的次序。因此，所示实施例应仅作为实例理解，并且所示过程可以不同次序执行，且一些过程可以并行执行。另外，可以在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程是可能的。
在操作1510处，对字线放电。例如，处理逻辑使得存储器装置的多个字线在编程脉冲编程与多个字线中的所选择字线耦合的一或多个存储器单元之后放电。
在操作1520处，最初对非所选字线充电。例如，处理逻辑最初使得多个字线中的非所选字线充电到第一电压电平以升高与第二柱耦合的存储器单元中的通道电压，其中第一柱与第一数据线耦合，第二柱与第二数据线耦合，且多个字线与第一柱和第二柱耦合。
在操作1530处，进一步对非所选字线充电。例如，在某一时间段之后，处理逻辑使得非所选字线充电到高于第一电压电平的第二电压电平。此时间段可以介于其中字线进一步升高电压的阶段之间的转变间。
在操作1540处，将电源电压施加到第二数据线。例如，控制逻辑使得电源电压施加到第二数据线以引起第二柱的电压浮动。
在操作1550处，将接地电压施加到第一数据线。例如，控制逻辑最初使得接地电压施加到第一数据线以抑制经由第一柱的软擦除。
在操作1560处，将电源电压施加到第一数据线。例如，在所述时间段期间，处理逻辑转变为使得电源电压施加到第一数据线以还引起第一柱的电压浮动。
在操作1570处，将低电压施加到所选择字线。例如，处理逻辑使得接地电压或负电压中的一者施加到所选择字线，以增加与第二柱耦合的存储器单元的通道与所选择字线之间的软擦除电压。在所公开的实施例中，软擦除电压使得存储在存储器单元中的阈值电压被擦除，例如经由第二柱。
图16示出了计算机***1600的示例机器，所述示例机器内可以执行用于使得所述机器执行本文所论述的方法中的任何一或多种方法的指令集。在一些实施例中，计算机***1600可对应于主机***(例如，图1A的主机***120)，所述主机***包含、耦合到或利用存储器子***(例如，图1A的存储器子***110)，或可用于执行控制器的操作(例如，以执行操作***，从而执行对应于图1A的存储器子***控制器115的操作)。在替代实施例中，所述机器可以连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可以作为点对点(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器操作。
所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定待由所述机器采取的动作的一组指令的任何机器。另外，尽管示出了单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行指令集(或多个指令集)以执行本文中所论述的方法中的任何一或多种方法。
示例计算机***1600包含处理装置1602、主存储器1604(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1610(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储***1618，其经由总线1630彼此通信。
处理装置1602表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体地，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、或实施其它指令集的处理器或实施指令集的组合的处理器。处理装置1602也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置1602经配置以执行指令1628，以用于执行本文中所论述的操作和步骤。计算机***1600可进一步包含通过网络1620通信的网络接口装置1612。
数据存储***1618可以包含机器可读存储媒体1624(也称为计算机可读媒体)，在所述机器可读存储媒体上存储有指令1628的一或多个集或体现本文中所描述的任何一或多种方法或功能的软件。数据存储***1618可进一步包含先前论述的本地媒体控制器135、页缓冲器152或352和队列131。指令1628还可在其由计算机***1600执行期间完全或至少部分地驻存在主存储器1604内和/或处理装置1602内，主存储器1604和处理装置1602也构成机器可读存储媒体。机器可读存储媒体1624、数据存储***1618，和/或主存储器1604可以对应于图1A的存储器子***110。
在一个实施例中，指令1628包含用以实施对应于控制器(例如，图1A的存储器子***控制器115)的功能性的指令。尽管机器可读存储媒体1624在示例实施例中示出为单个媒体，但术语“机器可读存储媒体”应被认为包含存储指令的一或多个集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储供机器执行的指令的集或对所述指令的集进行编码以及使机器执行本公开的方法中的任何一或多种方法的任何媒体。因此应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给本领域的其他技术人员的方式。算法在这里并且通常被认为是引起期望结果的操作的自洽序列。所述操作为需要对物理量进行物理操控的操作。这些量通常但不一定呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已经证明将这些信号称为位、值、元素、符号、字符、术语、数量等是方便的。
然而，应牢记，所有这些和类似术语应与恰当的物理量相关联，并且仅是应用于这些量的方便标记。本公开可以指计算机***或类似电子计算装置的操控计算机***的寄存器和存储器内的表示为物理(电子)量的数据并将所述数据变换为计算机***的存储器或寄存器或其它此类信息存储***内的类似地表示为物理量的其它数据的动作和过程。
本公开还涉及用于执行本文中的操作的设备。可以出于预期目的而专门构造此设备，或所述设备可以包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可以存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或者适于存储电子指令的任何类型的媒体，它们各自耦合到计算机***总线。
本文中呈现的算法和显示本质上不与任何特定计算机或其它设备相关。各种通用***可以与根据本文中的教示的程序一起使用，或其可以证明构造用以执行所述方法的更加专用的设备是方便的。将如下文描述中所阐述来呈现多种这些***的结构。另外，没有参考任何特定编程语言来描述本公开。将了解，可以使用各种编程语言来实施如本文中所描述的本公开的教示。
本公开可被提供为计算机程序产品或软件，其可以包含其上存储有可以用于编程计算机***(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前述说明书中，已参考其具体示例实施例描述了本公开的实施例。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广泛精神和范围的情况下对本公开进行各种修改。因此，说明书和附图应被视为说明性的而非限制性的。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列，其包括：
第一数据线；
第一柱，其与所述第一数据线耦合；
第二数据线；
第二柱，其与所述第二数据线耦合；以及
多个字线，其与所述第一柱和所述第二柱耦合；以及
以可操作方式与所述存储器阵列耦合的控制逻辑，所述控制逻辑用以执行包括以下各项的操作：
使得所述多个字线在编程脉冲应用于编程与所述多个字线中的所选择字线耦合的一或多个存储器单元之后放电；
使得电源电压施加到所述第二数据线以引起所述第二柱的电压浮动；
使得接地电压施加到所述第一数据线以抑制经由所述第一柱的软擦除；
使得所述多个字线中的非所选字线充电以升高与所述第二柱耦合的存储器单元中的通道电压；以及
使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被部分擦除。
2.根据权利要求1所述的存储器装置，其中存储在所述存储器单元中的所述阈值电压促成与所述所选择字线耦合的多个多层级存储器单元的一组最高阈值电压分布中的至少两个最高阈值电压分布中的一者的上尾。
3.根据权利要求1所述的存储器装置，其中使得存储在所述存储器单元中的所述阈值电压被部分擦除发生在以下情况中的一种下：
在所述编程脉冲之后和对所述存储器单元执行编程验证之后；或
在所述编程脉冲与对所述存储器单元执行的所述编程验证之间。
4.根据权利要求1所述的存储器装置，其中所述存储器阵列进一步包括：
第一漏极选择晶体管，其与所述第一柱耦合；
第二漏极选择晶体管，其与所述第二柱耦合；以及
漏极选择栅极线，其与所述第一漏极选择晶体管和所述第二漏极选择晶体管的栅极耦合；并且
其中所述操作进一步包括将漏极选择信号发送到所述漏极选择栅极线以接通所述第一漏极选择晶体管和所述第二漏极选择晶体管。
5.根据权利要求1所述的存储器装置，其中所述存储器阵列进一步包括：
第一源极选择晶体管，其与所述第一柱耦合；
第二源极选择晶体管，其与所述第二柱耦合；
源极选择栅极线，其与所述第一源极选择晶体管和所述第二源极选择晶体管的栅极耦合；并且
其中所述操作进一步包括将源极选择信号发送到所述源极选择栅极线以接通所述第一源极选择晶体管和所述第二源极选择晶体管。
6.根据权利要求1所述的存储器装置，其中使得所述接地电压或负电压中的所述一者施加到所述所选择字线包括：
使得所述所选择字线充电连同使得所述非所选字线充电；以及
响应于完成对所述非所选字线充电，使得所述所选择字线放电直到施加所述接地电压或所述负电压中的所述一者为止。
7.根据权利要求1所述的存储器装置，其中所述操作进一步包括使得与所述所选择字线耦合的另一存储器单元在增量步进擦除中被部分擦除，直到阈值电压分布的上尾在位擦除验证电压的阈值内为止。
8.根据权利要求1所述的存储器装置，其进一步包括用以将所述负电压施加到所述所选择字线的负电荷泵。
9.一种方法，其包括：
使得存储器装置的多个字线在编程脉冲编程与所述多个字线中的所选择字线耦合的一或多个存储器单元之后放电；
最初使得所述多个字线中的非所选字线充电到第一电压电平以升高与第二柱耦合的存储器单元中的通道电压，其中第一柱与第一数据线耦合，所述第二柱与第二数据线耦合，且所述多个字线与所述第一柱和所述第二柱耦合；
在某一时间段之后，使得所述非所选字线充电到高于所述第一电压电平的第二电压电平；
使得电源电压施加到所述第二数据线以引起所述第二柱的电压浮动；
最初使得接地电压施加到所述第一数据线以抑制经由所述第一柱的软擦除；
在所述时间段期间，转变为使得所述电源电压施加到所述第一数据线以还引起所述第一柱的电压浮动；以及
使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被部分擦除。
10.根据权利要求9所述的方法，其中存储在所述存储器单元中的所述阈值电压促成与所述所选择字线耦合的多个多层级存储器单元的多个阈值电压分布中的任一者的上尾。
11.根据权利要求9所述的方法，其中使得存储在所述存储器单元中的所述阈值电压被部分擦除发生在以下情况中的一种下：
在所述编程脉冲之后和对所述存储器单元执行编程验证之后；或
在所述编程脉冲与对所述存储器单元执行的所述编程验证之间。
12.根据权利要求9所述的方法，其进一步包括将漏极选择信号发送到漏极选择线以接通与所述第一柱耦合的第一漏极选择晶体管，以及与所述第二柱耦合的第二漏极选择晶体管。
13.根据权利要求9所述的方法，其进一步包括将源极选择信号发送到源极选择线以关断与所述第一柱耦合的第一源极选择晶体管，以及与所述第二柱耦合的第二源极选择晶体管。
14.根据权利要求9所述的方法，其中使得所述接地电压或负电压中的所述一者施加到所述所选择字线包括：
使得所述所选择字线充电连同使得所述非所选字线充电；以及
响应于完成对所述非所选字线充电，使得所述所选择字线充电直到施加所述接地电压或所述负电压中的一者为止。
15.根据权利要求9所述的方法，其中使得所述非所选字线充电到第二电压包含将所述非所选字线的子集保留在第一电压下，其中所述非所选字线的所述子集包括与所述所选择字线紧密邻近的那些字线。
16.根据权利要求15所述的方法，其中所述非所选字线的所述子集介于两个与六个非所选字线之间。
17.一种方法，其包括：
使得多个字线在编程脉冲编程与所述多个字线中的所选择字线耦合的一或多个存储器单元之后放电；
使得接地电压施加到第一数据线以抑制经由与所述第一数据线和所述多个字线耦合的第一柱的软擦除；
使得电源电压施加到第二数据线以引起第二柱的电压浮动，所述第二柱与所述多个字线和所述第一数据线耦合；
使得所述多个字线中的非所选字线充电以升高与所述第二柱耦合的存储器单元中的通道电压；以及
使得所述接地电压或负电压中的一者施加到所述所选择字线以增加与所述第二柱耦合的存储器单元的通道与所述所选择字线之间的软擦除电压，从而使得存储在所述存储器单元中的阈值电压被部分擦除。
18.根据权利要求17所述的方法，其中存储在所述存储器单元中的所述阈值电压促成与所述所选择字线耦合的多个多层级存储器单元的一组最高阈值电压分布中的至少两个最高阈值电压分布中的一者的上尾。
19.根据权利要求17所述的方法，其中使得存储在所述存储器单元中的所述阈值电压被部分擦除发生在以下情况中的一种下：
在所述编程脉冲之后和对所述存储器单元执行编程验证之后；或
在所述编程脉冲与对所述存储器单元执行的所述编程验证之间。
20.根据权利要求17所述的方法，其进一步包括使得与所述所选择字线耦合的另一存储器单元在增量步进擦除中被部分擦除，直到阈值电压分布的上尾在位擦除验证电压的阈值内为止。
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