KR100964400B1 - 반도체 소자의 콘택 구조체 - Google Patents

반도체 소자의 콘택 구조체 Download PDF

Info

Publication number
KR100964400B1
KR100964400B1 KR1020030068332A KR20030068332A KR100964400B1 KR 100964400 B1 KR100964400 B1 KR 100964400B1 KR 1020030068332 A KR1020030068332 A KR 1020030068332A KR 20030068332 A KR20030068332 A KR 20030068332A KR 100964400 B1 KR100964400 B1 KR 100964400B1
Authority
KR
South Korea
Prior art keywords
conductive
layer
insulating
semiconductor substrate
semiconductor
Prior art date
Application number
KR1020030068332A
Other languages
English (en)
Other versions
KR20050032299A (ko
Inventor
김준영
최병룡
이은경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030068332A priority Critical patent/KR100964400B1/ko
Priority to US10/915,538 priority patent/US7125797B2/en
Priority to CNB2004100579129A priority patent/CN100353540C/zh
Priority to JP2004289919A priority patent/JP2005109512A/ja
Publication of KR20050032299A publication Critical patent/KR20050032299A/ko
Application granted granted Critical
Publication of KR100964400B1 publication Critical patent/KR100964400B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 소자의 콘택 구조체 및 그 제조 방법에 관한 것이다. 반도체 기판; 상기 반도체 기판의 일부위에 형성되며 상기 반도체 기판과 반대 극성으로 도핑된 전도성 도핑층; 상기 전도성 도핑층 상부에 형성된 전도층; 및 상기 전도성 도핑층 하부에 형성된 절연성 도핑층;을 포함하는 반도체 소자의 콘택 구조체를 제공하여, 다양한 종류의 반도체 소자에 응용하여, 반도체 소자를 전기적, 물리적으로 안정화시키며, 그 신뢰성을 확보할 수 있다.

Description

반도체 소자의 콘택 구조체{Contact structure of semiconductor and manufacturing method thereof}
도 1은 종래 기술에 의한 반도체 소자의 콘택 구조체를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명에 의한 반도체 소자의 콘택 구조체의 일실시예를 나타낸 도면이다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 콘택 구조체 제조 방법을 나타낸 도면이다.
도 4는 본 발명에 의한 반도체 소자의 콘택 구조체를 CMOS 구조에 응용한 실시예를 나타낸 도면이다.
도 5는 본 발명에 의한 반도체 소자의 콘택 구조체를 수발광 소자에 응용한 실시예를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20... 반도체 소자의 콘택 구조체
11, 21... 기판 12, 22... 절연층
13, 23... 전도성 도핑층 14, 24... 전도층
15, 25... 절연성 도핑층
23a... n형 소스 23b... n형 드레인
23c... p형 소스 23d... p형 드레인
24a... 제 1전극 24b... 제 2전극
본 발명은 절연성 도핑층을 포함한 반도체 콘택 구조체에 관한 것으로, 보다 상세하게는 반도체 소재에 구현된 극도로 얇은 p-n junction 상에 배선 역할을 하는 전도층을 형성함에 있어서, 상기 전도층 하부에 절연성 도핑층을 형성시킴으로써, 하부 기판과의 전기적인 절연성을 확보하는 동시에 수평 방향으로의 전기 전도성에는 영향을 미치지 않게 하는 반도체 소자의 콘택 구조체 및 그 제조 방법에 관한 것이다.
반도체 소자의 고밀도, 고 집적화가 진행되면서, 소자에 사용되는 콘택트(contact) 부위의 크기도 1㎛ 이하의 미세한 치수로 형성될 것이 요구되어 진다. 매크로 크기의 장치를 마이크로 규격의 소자로 그 수치를 축소하는 경우, 예상치 못했던 현상들에 의해 그 구현이 어렵고 새로이 고려해야 할 문제점들이 생긴다. 특히, 미세한 크기의 콘텍트 구조체의 신뢰성을 확보하는 것은 반도체 소자 자체의 성능 및 수명을 결정하는 요인이 된다.
반도체 공정을 통해 완성된 소자들은 기판 상에 상호 연결되어 있으며, 전기 전도도가 높은 배선을 통해 전력이 공급되고 원하는 기능이 수행된다. 예를 들어, 바이폴라 또는 MOS 트랜지스터의 단자에 전기적 신호를 가하거나 전력을 공급할 경 우에 반도체 단자는 전기 전도도가 높은 전도체, 예를 들어 금속 물질과 접촉되어 전류가 흐른다. 이때, 접촉되는 부위에서 전압 강하가 일어나지 않고, 저항 성분이 존재하더라도 양쪽 방향으로 극성이 바꿔진 경우 작은 저항만이 존재해야 한다.
도 1은 종래 기술에 의한 반도체 소자의 콘택 구조체(10)를 나타낸 도면이다. 도 1을 참조하면, 기판(11), 예를 들어 실리콘 기판(11) 상에 절연층(12), 예를 들어 실리콘 산화막(SiO2)이 형성된다. 상기 실리콘 산화막(12)을 에칭 등에 의하여, 실리콘 기판(11) 표면의 소정 부위를 노출된다. 상기 실리콘 기판(11)의 노출된 부위에는 보론(B) 또는 인(P)과 같은 전도성 부여 물질이 도핑된 전도성 도핑층(13)이 형성되어 있다. 그리고, 상기 전도성 도핑층(13) 상에는 전도체 물질이 도포된 전도층(14), 예를 들어, Si 기판의 배선으로 널리 사용되는 Al이 형성된다.
일반적으로 반도체인 Si의 저항성 접촉 메탈로 사용하는 알루미늄의 경우, 일정량의 실리콘을 고용한다. 그리고, 밀도의 증가와 좋은 접촉을 위해 실시하는 소결 공정(합금의 공정 온도는 일반적으로 섭씨 약 400도 내지 500도)에서 실리콘 원소가 알루미늄 박막으로 확산하게 되어 적정한 금속 접촉을 형성시키기 어렵다. 상기한 단점을 보완하기 위하여 알루미늄에 1 ~ 2%의 합금 원소를 첨가하여 알루미늄 기지 조직 내에 미세한 실리콘 석출물들을 만들었다. 그리고, 소자 내부로의 확산(migration)을 줄이거나 TiN 이나 TiW 등의 베리어 금속을 사용하였다. 하지만, 금속 접촉면 주변의 산화막 결함(defect)에 의해 발생하는 깊은 스파이크(deep spike) 현상 때문에 소자의 전기적 단락이 생기는 문제점이 있다.
특히, 극도로 얇은 접합(shallow junction)의 경우, Si 석출에 의한 Si 노듈(nodule)의 형성과 공동(vacancy)에 의한 자기-확산(self diffusion) 현상이 발생함으로써 전기적인 단락을 막기 위해서는 극도의 양질 산화막을 형성시켜야 하는 문제점이 있다.
본 발명에서는 상기 문제점을 해결하기 위해서, 반도체 소자를 전기적으로 안정시키고, 그 신뢰성을 확보할 수 있는 새로운 형태의 반도체 콘택 구조체를 제공하는 것을 목적으로 한다. 또한, P-N 접합을 포함하는 다양한 반도체 소자에 응용할 수 있는 반도체 콘택 구조체를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는..
반도체 기판;
상기 반도체 기판의 일부위에 형성되며 상기 반도체 기판과 반대 극성으로 도핑된 전도성 도핑층;
상기 전도성 도핑층 상부에 형성된 전도층; 및
상기 전도성 도핑층 하부에 형성된 절연성 도핑층;을 포함하는 반도체 소자의 콘택 구조체를 제공한다.
본 발명에 있어서, 상기 반도체 기판과 상기 전도성 도핑층은 p-n 접합을 형성하며, 상기 절연성 도핑층은 산소 또는 질소를 포함한다.
본 발명에 있어서, 상기 반도체 기판 상의 상기 전도층을 제외한 영역에 형성된 절연층을 더 포함할 수 있다.
본 발명에 있어서, 상기 전도층은 금속을 포함하며, 상기 전도성 도핑층은 상기 반도체 기판에 대한 전도성 부여 물질이 포함된다.
또한, 본 발명에서는 반도체 소자의 콘택 구조체 제조 방법에 있어서,
(가) 반도체 기판에 절연층을 형성시키는 단계;
(나) 상기 절연층의 일부위를 제거하고, 노출된 반도체 기판의 일부위 내에 전도성 도핑층을 형성시키고 그 하부에 절연성 도핑층을 형성시키는 단계; 및
(다) 상기 전도성 도핑층 상에 전도층을 형성시키는 단계;를 포함하는 반도체 소자의 콘택 구조체 제조 방법을 제공한다.
본 발명에 있어서, 상기 (가) 단계는
상기 반도체 기판의 일면에 산화막을 형성시키는 단계;
상기 반도체 기판 상부에 마스크를 위치시키고, 노광 및 현상하는 단계; 및
상기 산화막의 일부위를 식각하여 상기 반도체 기판을 노출시키는 단계;를 포함하는 반도체 소자의 콘택 구조체 제조 방법을 제공한다.
본 발명에 있어서, 상기 (나) 단계는,
상기 반도체 기판의 노출된 일부위에 전도성 부여 물질을 확산, 또는 이온주입하여 전도성 도핑층을 형성하는 단계; 및
상기 전도성 도핑층 하부에 절연성 부여 물질을 확산 또는 이온 주입하여 절연성 도핑층을 형성하는 단계;를 포함할 수 있다.
본 발명에 있어서, 상기 (다) 단계는,
상기 절연층 및 상기 반도체 기판의 노출된 부위 상부에 전도층을 형성시키는 단계;
상기 전도층 상부에 마스크를 위치시키고, 상기 전도층을 노광 및 현상하는 단계; 및
상기 전도층의 소정 부위를 에칭하는 단계;를 포함하는 것이 바람직하다.
이하, 도면은 참조하여 본 발명에 의한 반도체 소자의 콘택 구조체에 대해 보다 상세히 설명하고자 한다. 도 2a는 본 발명에 의한 반도체 소자의 콘택 구조체의 일실시예를 나타낸 사시도이며, 도 2b는 상기 도 2a의 A - A' 선을 따라 절개한 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(21) 상에 상기 기판의 소정 부위를 노출시키는 절연층(22)이 형성되어 있으며, 상기 기판(21)의 노출 부위에는 전극 등의 역할을 하는 전도층(24)이 형성된다. 상기 전도층(24) 하부의 기판의 일부위에는 상기 기판(21)에 대해 전도성을 부여하는 물질이 확산 또는 임플란테이션(이온 주입)된 전도성 도핑층(23)이 형성되어 있다. 그리고, 상기 전도성 도핑층(23) 하부에는 상기 기판(21)에 대해 절연성을 부여하는 물질이 임플란테이션된 절연성 도핑층(25)이 형성되어 있다.
여기서, 상기 기판(21)은 반도체 소자에 일반적으로 사용될 수 있는 물질로 이루어져 있다. 즉, 대표적으로 Si, SiC, GaN, GaAs 등이 사용될 수 있으며 제한이 없다. 상기 절연층(22)은 상기 기판(21)에 대해 산화 공정을 진행하여 산화막을 형 성시켜 절연층(22)으로 사용할 수 있으며, 전기적 절연성을 갖추면 된다. 상기 전도층(24)은 반도체 소자에 전극 등의 역할을 할 수 있는 전도성이 큰 물질로 형성된다. 상기 전도층(24)을 형성하는 물질에는 제한이 없으며, 통상적으로 사용되는 것이면 선택될 수 있다.
상기 전도성 도핑층(23)을 형성하는 물질은 그 자체로 전도성을 지니거나 또는 지니지 않지만, 상기 기판(21)에 확산 또는 임플란테이션되어 상기 기판(21)의 도핑 영역에 전도성을 부여하는 물질이다. 만일 상기 기판이 Si인 경우에는 보론(B) 또는 인(P) 등이 사용될 수 있다. 다만, 일반적으로 도핑 물질의 농도에 따라, 기판(21) 물질의 전도성 및 절연성 특성이 바뀔 수 있으므로 선택적으로 사용될 수 있다. 그리고, 상기 절연성 도핑층(25)을 형성하는 물질은 상기 기판(21)에 도핑되어 상기 기판에 절연성을 부여할 수 있는 물질로서 그 제한이 없으며, 산소 또는 질소 등이 사용될 수 있다. 이 또한 상기한 바와 같이, 같은 물질이라도 도핑 농도에 따라 도핑된 영역의 전도성 또는 절연성이 바꿔질 수 있다.
본 발명에 의한 반도체 소자의 콘택 구조체 제조 방법에 대해 도면을 참조하여 보다 상세히 설명한다. 도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 콘택 구조체 제조 방법을 공정 순서별로 나타낸 도면이다.
도 3a를 참조하면, 먼저, 형성시키고자 하는 소자의 기판(21)을 마련한다. 상기 기판(21)은 Si, SiC, 사파이어 기판, GaN, GaAs 반도체 등 저항성 메탈을 포함하는 소자에 사용될 수 있는 기판(21)이면 그 종류에는 제한이 없다. 여기서는, 통상 반도체 소자의 기판으로 널리 사용되는 Si 기판(21)을 사용한 실시예에 대해 상세히 설명한다. 다음, 도 3b에 나타낸 바와 같이 상기 기판(21) 표면에 대해 절연층(22) 형성 및 평탄화를 위해 산화 공정을 행한다. 이와 같이 상기 기판(21)의 표면의 산화된 영역은 절연층(22)을 형성한다.
다음으로, 도 3c에 나타낸 바와 같이, 상기 기판(21) 상의 전도층(24), 예를 들어, 저항성 접촉 메탈을 증착시킬 위치에 해당하는 절연층(22)의 일부위를 에칭한다. 상세히 설명하면, 상기 절연층(22)의 상부에 마스크(M)를 위치시키고, UV를 조사한 뒤, 상기 절연층(22)의 일부를 에칭한다. 이러한 에칭에 의하여 상기 실리콘 기판(21) 상의 전도층(24)을 증착시킬 표면은 노출된다.
다음으로, 도 3d에 나타낸 바와 같이, 상기 기판(21)노출된 표면에 대해 상기 기판(21)에 전도성을 부여하는 물질을 확산시키거나 임플란테이션을 행한다. 상기 기판(21)에 대해 전도성을 부여하는 물질들은 그 물질 자체가 전도성을 띄지 않더라도 상기 기판(21)에 도핑됨으로써, 도핑 영역에 전도성을 띄게 하는 물질로서, 종류 및 그 성질에 따라 선택적으로 채택될 수 있다. 기판(21)이 Si인 경우에는 전도성 부여 물질로 보론(B)이나 인(P)을 사용하여 전도성 도핑층(23)을 형성시킬 수 있다. 그리고, 절연성 부여 물질을 임플란테이션한다. 예를 들어, 산소 또는 질소 등을 절연성 부여 물질로 사용할 수 있다. 상기 산소 또는 질소는 절연층(22)으로서의 역할을 하기 위한 것으로, 상기 기판(21) 내의 상기 전도성 도핑층(23) 하부로 임플란테이션되어 절연성 도핑층(25)를 형성시킨다. 상기 절연성 부여 물질은 이온 주입시 그 에너지를 조절하여 상기 기판(21) 표면으로 부터 소정 거리 아래에 형성시킨다.
여기서, 상기 절연성 부여 물질의 임플란테이션 공정과 상기 전도성 부여 물질의 확산 또는 임플란테이션 공정은 상호 그 순서를 바꾸어 실시할 수 있다. 즉, 상기 기판(21)의 노출 부위에 대해 절연성 부여 물질을 이온 주입 에너지를 조절하여, 기판(21) 표면으로 부터 소정 거리 내부에 절연성 도핑층(25)을 형성시킨 다음, 전도성 부여 물질을 상기 기판(21) 표면 및 상기 절연성 도핑층(25) 사이에 확산 또는 임플란테이션시킴으로써 절연층을 형성시킬 수 있다.
다음으로, 도 3e와 같이 상기 절연층(22) 및 상기 기판(21)의 노출 부위에 대해 전도성 물질, 예를 들어 전극으로 사용될 수 있는 큰 전도성을 지닌 물질을 도포한다. 여기서의 전도성 물질은 본 발명에 의한 구조가 채용되는 소자에 적용될 수 있는 물질이며 일반적으로 금속이 증착된다. 통상 Si 기판(21)의 저항성 접촉 물질로 사용되는 알루미늄 등을 증착시킨다. 다음으로 상기 전도성 물질 상부에 PR(Photoresistor)(26)을 도포한다. 그리고 상기 PR 상부에 마스크를 위치시키고, UV를 조사한 뒤, 에칭 공정을 행하여 원하는 형태의 전도층(24)을 형성시킨다.
상기와 같은 공정에 의해 도 3f에 나타낸 바와 같은 본 발명에 의한 반도체 소자의 콘택 구조체를 형성시킨다. 즉, 상기 도 2에서 기술한 바와 같은, 기판(21) 표면 내부의 전도성 도핑층(23) 하부에 절연성 도핑층(25)이 형성되어 도면상 수직 방향의 전류의 흐름을 차단하는 구조를 완성시킬 수 있다. 다만, 상기 전도성 도핑층(23)을 확산이 아닌 임플란테이션에 의해 형성시킨 경우에는 그 활성화를 위해 열처리 공정이 더 부가된다.
이와 같은 본 발명에 의한 반도체 콘택 구조체는 p-n 접합 구조를 지니는 다 양한 형태의 반도체 소자의 배선 구조체로 응용할 수 있으며, 이를 CMOS 구조의 트렌지스터에 응용한 것을 도 4에 나타내었다.
CMOS는 NMOS 및 PMOS의 게이트가 상호 연결되어 있고, 이들이 입력 단자로 PMOS의 드레인과 NMOS의 드레인이 결선되어 있는 부분이 출력 단자로 사용된다. 도 4를 참조하면, n 형 소스(23a) 및 드레인 영역(23b)과 p 형 소스(23c) 및 드레인(23d) 영역 하부에 임플란테이션된 절연성 도핑층(25)이 형성된 구조를 나타내고 있다. 그리고, 그들 각각의 상부에는 배선 역할을 하는 전도층(24), 예를 들어 Al 층이 형성되어 있다. 이때, 상기 n 형 소스(23a) 및 드레인(23b) 영역과 p 형 소스(23c) 및 드레인(23d) 영역 하부에 임플란테이션에 의해 형성시킨 절연성 도핑층(25)을 형성시킨다. 따라서, 상기 n 형 소스(23a) 및 드레인(23b) 영역과 p 형 소스(23c) 및 드레인(23d) 영역 하부에 본 발명에 의한 반도체 배선 구조체를 그대로 도입한 것이 된다. 이는 특히, 반도체 소자 자체를 스켈링 다운에 의한 정밀한 물성 조절이 요구되는 경우에는 그 응용성이 증가된다. 상기 n 형 소스(23a) 및 드레인(23b) 영역과 p 형 소스(23c) 및 드레인(23d) 영역 하부에 절연막 구조를 형성시키는 방법은 종래의 CMOS 형성 공정에서 전도성 부여 물질을 이온 주입을 시킬 때, 그 이온 주입을 함과 동시에, 또는 그 전후로 산소 또는 질소등의 절연성 부여 물질을 각각의 영역에 임플란테이션시키면 된다. 따라서, 여기서는 그 상세한 제조 공정에 대한 설명은 생략한다.
그리고, 본 발명에 의한 반도체 소자의 콘택 구조체를 실리콘 수발광 소자에 응용한 실시예를 도 5에 나타내었다. 도 5를 참조하면, 실리콘 수발광 소자는 기판(21)과, 상기 기판(21)의 일면에 형성된 전도성 도핑층(23)과, 상기 전도성 도핑층(23)에 전기적으로 연결 가능하게 상기 기판(21)에 형성된 제 1 및 제 2전극(24a, 24b)을 포함하여 구성된다. 또한, 전도성 도핑층(23)이 극도로 얕은(ultra-shallow) 두께로 형성되도록 하는 제어막 등이 상기 기판(21)의 일면에 더 포함될 수 있다. 여기서, 상기 제 1 및 제 2전극(24a, 24b)에 대응되는 전도성 도핑층(23) 하부에 산소 또는 질소가 도핑된 절연성 도핑층(25)을 형성시킨다. 이와 같은, 절연성 도핑층(25)은 상기 전도성 도핑층(23)을 형성시키는 공정 전후로, 또는 그와 동시에 절연성을 부여하는 원소를 이온 주입하여 형성시키는 것이다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 설명된 실시예에 의하여 정해질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정해져야 한다.
본 발명에 의하면, 반도체 소자를 전기적으로 안정시켜 종래의 반도체 소자에 사용되는 배선 구조체에서 발생할 수 있는 스파이크 현상을 예방하거나, 설사 그 현상이 발생하더라도 반도체 소자의 동작에 큰 영향을 미치지 않게 할 수 있다. 따라서, 전기적, 물리적으로 안정하며 그 신뢰성을 확보할 수 있는 반도체 소자의 구현이 가능하다. 또한, P-N 접합을 포함하는 광범위한 반도체 소자에 응용할 수 있는 반도체 콘택 구조체를 제공할 수 있다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판의 일부위에 형성되며 상기 반도체 기판과 반대 극성으로 도핑된 전도성 도핑층;
    상기 전도성 도핑층 상부에 형성된 전도층; 및
    상기 전도성 도핑층 하부에 형성된 절연성 도핑층;을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체.
  2. 제 1항에 있어서,
    상기 반도체 기판과 상기 전도성 도핑층은 p-n 접합을 형성하는 것을 특징으로 하는 반도체 소자의 콘택 구조체.
  3. 제 1항에 있어서,
    상기 절연성 도핑층은 산소 또는 질소를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체.
  4. 제 1항에 있어서,
    상기 반도체 기판 상의 상기 전도층을 제외한 영역에 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체.
  5. 제 1항에 있어서,
    상기 전도층은 금속을 포함하며, 상기 전도성 도핑층은 상기 반도체 기판에 대한 전도성 부여 물질이 포함된 것을 특징으로 하는 반도체 소자의 콘택 구조체.
  6. 반도체 소자의 배선 구조체 제조 방법에 있어서,
    (가) 반도체 기판에 절연층을 형성시키는 단계;
    (나) 상기 절연층의 일부위를 제거하고, 노출된 반도체 기판의 일부위 내에 전도성 도핑층을 형성시키고 그 하부에 절연성 도핑층을 형성시키는 단계; 및
    (다) 상기 전도성 도핑층 상에 전도층을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체 제조 방법.
  7. 제 6항에 있어서, 상기 (가) 단계는,
    상기 반도체 기판의 일면에 산화막을 형성시키는 단계;
    상기 반도체 기판 상부에 마스크를 위치시키고, 노광 및 현상하는 단계; 및
    상기 산화막의 일부위를 식각하여 상기 반도체 기판을 노출시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체 제조 방법.
  8. 제 6항에 있어서, 상기 (나) 단계는,
    상기 반도체 기판의 노출된 일부위에 전도성 부여 물질을 확산, 또는 이온주입하여 전도성 도핑층을 형성하는 단계; 및
    상기 전도성 도핑층 하부에 절연성 부여 물질을 확산 또는 이온 주입하여 절연성 도핑층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체 제조 방법.
  9. 제 8항에 있어서, 상기 절연성 부여 물질은 산소 또는 질소인 것을 특징으로 하는 반도체 소자의 콘택 구조체 제조 방법.
  10. 제 6항에 있어서, 상기 (나) 단계는,
    상기 반도체 기판의 노출된 일부위 내부에 절연성 부여 물질을 확산 또는 이온 주입시켜 절연성 도핑층을 형성하는 단계; 및
    상기 반도체 기판의 노출된 일부위의 표면 및 상기 절연성 도핑층 상부에 전도성 부여 물질을 확산, 또는 이온주입시켜 전도성 도핑층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체 제조 방법.
  11. 삭제
  12. 제 6항에 있어서, 상기 (다) 단계는,
    상기 절연층 및 상기 반도체 기판의 노출된 부위 상부에 전도층을 형성시키는 단계;
    상기 전도층 상부에 마스크를 위치시키고, 상기 전도층을 노광 및 현상하는 단계; 및
    상기 전도층의 소정 부위를 에칭하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 구조체 제조 방법.
KR1020030068332A 2003-10-01 2003-10-01 반도체 소자의 콘택 구조체 KR100964400B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030068332A KR100964400B1 (ko) 2003-10-01 2003-10-01 반도체 소자의 콘택 구조체
US10/915,538 US7125797B2 (en) 2003-10-01 2004-08-11 Contact structure of semiconductor device and method of forming the same
CNB2004100579129A CN100353540C (zh) 2003-10-01 2004-08-26 半导体器件的接触结构及其制造方法
JP2004289919A JP2005109512A (ja) 2003-10-01 2004-10-01 半導体素子の配線構造体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030068332A KR100964400B1 (ko) 2003-10-01 2003-10-01 반도체 소자의 콘택 구조체

Publications (2)

Publication Number Publication Date
KR20050032299A KR20050032299A (ko) 2005-04-07
KR100964400B1 true KR100964400B1 (ko) 2010-06-17

Family

ID=34386668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030068332A KR100964400B1 (ko) 2003-10-01 2003-10-01 반도체 소자의 콘택 구조체

Country Status (4)

Country Link
US (1) US7125797B2 (ko)
JP (1) JP2005109512A (ko)
KR (1) KR100964400B1 (ko)
CN (1) CN100353540C (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5475260B2 (ja) * 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5584436B2 (ja) * 2008-07-03 2014-09-03 株式会社神戸製鋼所 薄膜トランジスタ基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950024267A (ko) * 1994-01-14 1995-08-21 문정환 반도체장치의 금속배선시 콘택부 형성방법 및 구조
KR0137850B1 (ko) * 1994-01-06 1998-06-01 문정환 반도체장치의 금속배선시 콘택부 형성방법 및 구조
JP2000021808A (ja) 1998-06-29 2000-01-21 Sony Corp 半導体装置の製造方法
US6057191A (en) 1996-06-26 2000-05-02 Sgs-Thomson Microelectronics S.R.L. Process for the fabrication of integrated circuits with contacts self-aligned to active areas

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5599464A (en) * 1995-10-06 1997-02-04 Vlsi Standards, Inc. Formation of atomic scale vertical features for topographic instrument calibration
KR100206876B1 (ko) * 1995-12-28 1999-07-01 구본준 모스전계효과트랜지스터 제조방법
DE19710731B4 (de) * 1996-03-15 2006-02-16 Fairchild Korea Semiconductor Ltd., Puchon Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
KR100243741B1 (ko) * 1996-12-27 2000-02-01 김영환 반도체 소자의 제조방법
TW402811B (en) * 1999-04-26 2000-08-21 Taiwan Semiconductor Mfg The manufacture method of the DRAM capacitor
US6396090B1 (en) * 2000-09-22 2002-05-28 Industrial Technology Research Institute Trench MOS device and termination structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0137850B1 (ko) * 1994-01-06 1998-06-01 문정환 반도체장치의 금속배선시 콘택부 형성방법 및 구조
KR950024267A (ko) * 1994-01-14 1995-08-21 문정환 반도체장치의 금속배선시 콘택부 형성방법 및 구조
US6057191A (en) 1996-06-26 2000-05-02 Sgs-Thomson Microelectronics S.R.L. Process for the fabrication of integrated circuits with contacts self-aligned to active areas
JP2000021808A (ja) 1998-06-29 2000-01-21 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20050074969A1 (en) 2005-04-07
CN100353540C (zh) 2007-12-05
KR20050032299A (ko) 2005-04-07
JP2005109512A (ja) 2005-04-21
US7125797B2 (en) 2006-10-24
CN1604315A (zh) 2005-04-06

Similar Documents

Publication Publication Date Title
JP3109837B2 (ja) 電界効果トランジスタ素子及びその作製方法
KR20080076915A (ko) 실리콘 및 실리콘 합금들에서 상보형 접합형 전계 효과트랜지스터 및 ｍｏｓ 트랜지스터를 이용하는 집적 회로
KR20000017361A (ko) 반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법
EP0091686B1 (en) Semiconductor device having a diffused region of reduced length and method of fabricating the same
JPS63306667A (ja) 半導体装置及びその製造方法
US7507607B1 (en) Method of forming a silicide bridged anti-fuse with a tungsten plug metalization process
US20060148224A1 (en) Method of forming ultra shallow junctions
KR890003474B1 (ko) Soi기판상에 형성된 래터럴 바이폴라 트랜지스터
CN100435283C (zh) 制造垂直栅极半导体器件的方法
KR100964400B1 (ko) 반도체 소자의 콘택 구조체
JP3718223B2 (ja) 縦の溝を有する高電圧用の半導体デバイス
CA1085064A (en) Method of fabricating conductive buried regions in integrated circuits and the resulting structures
CN207602570U (zh) 半导体器件结构
JPS63124580A (ja) 高耐圧ｐｎ接合構造及びその形成方法
KR100701405B1 (ko) 모스트랜지스터 및 그 제조방법
KR100624413B1 (ko) 수발광 소자 및 그 제조 방법
KR100247629B1 (ko) 반도체 소자의 제조방법
US6306717B1 (en) Method of manufacturing an avalanche diode with an adjustable threshold
JP2004296883A (ja) 半導体装置とその製造方法
TW457649B (en) Method for fabricating a flat-cell semiconductor memory device
JPS59205762A (ja) 半導体装置の製造方法
KR100264519B1 (ko) 바이폴라 트랜지스터 제조방법
KR0154307B1 (ko) 반도체장치의 제조방법
KR0173964B1 (ko) 래치업 제어구조를 갖는 전력반도체장치의 제조방법
KR19990078422A (ko) 고저항부하스태틱형ｒａｍ및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130522

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150522

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 9