KR20110027773A

KR20110027773A - 위상 고정 루프에서의 디지털 제어 발진기 출력의 디더링

Info

Publication number: KR20110027773A
Application number: KR1020117000513A
Authority: KR
Inventors: 게리 존 발렌타인
Original assignee: 퀄컴 인코포레이티드
Priority date: 2008-06-10
Filing date: 2009-06-08
Publication date: 2011-03-16
Also published as: KR101247395B1; EP2304874A2; CN102057576A; CN102057576B; WO2009152106A2; JP5254438B2; JP2013176125A; TW201008125A; JP2011524149A; US8269563B2; WO2009152106A3; US20090302951A1

Abstract

PLL 의 디지털 제어 발진기 (DCO) 가 디더링되어 DCO_OUT 신호는 디더링된 간격으로 변화하는 주파수를 갖는다. 일 예에서, DCO 는 유입 디지털 동조 워드들의 디더링되지 않은 스트림을 수신하고, 디더링된 기준 클록 신호 (REFD) 를 수신하고, DCO_OUT 신호를 출력하여 그것의 주파수 변화가 디더링된 간격으로 발생한다. PLL 이 셀룰러 전화 송신기의 국부 발진기에서 이용되는 경우, DCO 의 신규한 디더링은 주파수에 있어서 디지털 이미지 잡음을 확산하여 보다 적은 디지털 이미지 잡음이 메인 국부 발진기 주파수로부터의 특정 주파수 오프셋에 존재한다. 주파수에 있어서 디지털 이미지 잡음을 확산하는 것은 PLL 기준 클록의 주파수를 증가시킬 필요없이 잡음 사양이 만족되게 한다. 기준 클록의 주파수를 증가시키는 것을 회피하여 잡음 사양을 만족시킴으로써, 전력 소모의 증가가 회피된다.

Description

위상 고정 루프에서의 디지털 제어 발진기 출력의 디더링{DITHERING A DIGITALLY-CONTROLLED OSCILLATOR OUTPUT IN A PHASE-LOCKED LOOP}

개시된 실시형태들은 올 디지털 위상 고정 루프 (all-digital phase-locked loop; ADPLL) 에 관한 것이다.

도 1 (종래 기술) 은 시간-디지털 변환기 (TDC) PLL (1) 로 지칭되는 올 디지털 위상 고정 루프 (ADPLL) 의 한 형태의 일 예의 블록도이다. 이러한 TDC PLL 은, 예를 들어, 셀룰러 전화의 송신기의 국부 발진기에서 국부 발진기 신호 (LO) 를 발생시키기 위해 이용될 수도 있다. TDC PLL (1) 은 멀티 비트 디지털 동조 워드들의 스트림을 출력하는 루프 필터 (2) 를 수반한다. 디지털 제어 발진기 (DCO) (3) 는 디지털 동조 워드를 수신하고, 대응하는 신호 (DCO_OUT) 를 출력하며, 그 대응하는 신호 (DCO_OUT) 의 주파수는 디지털 동조 워드에 의해 결정된다. DCO (3) 는, 예를 들어, 기준 클록 신호 (REF) 를 수신하여 클록 신호 (REF) 에 동기하여 DCO_OUT 의 주파수를 변화시킬 수도 있다. 누산기 (4) 는 DCO_OUT 의 각각의 주기를 증가시키고, 누산기의 값은 기준 클록 신호 (REF) 와 동기하여 래치 (5) 로 래치된다. 기준 위상 누산기 (6) 는 그의 입력 리드 (7) 상의 값만큼 증가한다. 또한, 기준 위상 누산기 (6) 는 기준 클록 신호 (REF) 와 동기하여 증가한다. 누산기 (6) 에서의 누산된 값은 라인 (8) 을 통해 감산기 (9) 로 공급된다. 가산기 (10) 의 출력은 라인 (11) 을 통해 감산기 (9) 로 공급된다. 위상 검출기라고도 지칭되는 감산기 (9) 는 라인 (8) 상의 값에서 라인 (11) 상의 값을 빼고, 그 결과 발생하는 에러값을 라인 (12) 상의 디지털 워드의 형태로 루프 필터 (2) 에 공급한다.

누산기 (6) 가 그에 따라 증가하는 입력 리드 (7) 상의 값은 라인 (13) 상의 변조 주파수 제어값, 라인 (14) 상의 채널 주파수 제어 정수값, 및 라인 (15) 상의 채널 주파수 제어 분수값의 합이다. 분수값 (15) 은 델타-시그마 변조기 (21) 에 의해 경시적으로 (over time) 변화된다. 이 특정 예에서, 2 개의 포인트 변조는 라인 (13) 상의 변조 주파수 제어값이 블록 19 에 의해 스케일링되어 가산기 (20) 의 제 2 변조 포인트에서 제어 루프로 도입되도록 이용된다. 라인 (11) 상의 값은 래치 (5) 에 의해 출력된 정수부 뿐만 아니라 라인 (16) 상의 분수부의 합이다. 시간-디지털 변환기 (17) 는 신호 (DCO_OUT) 의 에지와 기준 클록 신호 (REF) 의 에지 사이의 시간차를 나타내는 디지털 출력 타임스탬프를 생성한다. 이 예에서의 기준 클록 신호 (REF) 는 고정 주파수를 가지나, DCO_OUT 보다 상당히 낮은 주파수이다. TDC (17) 에 의해 출력된 타임스탬프는 정규화 회로 (18) 에 의해 정규화되어 라인 (16) 상에 분수부를 발생시킨다. 제어 루프는 라인 (8 및 11) 상의 값을 서로 고정하기 위해 그리고 실질적으로 동일하게 유지하기 위해 동작한다.

도 1 의 종래의 ADPLL 이 셀룰러 전화 송신기 애플리케이션에서 잘 동작하더라도, 신호 (DCO_OUT) 의 주파수는 이산 시간들에서 변화한다. 이들 이산 시간들은 균등하게 시간 단위로 구분된다. 이것은 "디지털 이미지" 로서 공지된 것을 접하게 한다. 이들 디지털 이미지는 국부 발진기 출력 신호 (LO) 의 스펙트럼 성분이고 원하는 LO 메인 주파수에서는 아니다. 기준 클록 (REF) 의 주파수가 증가함에 따라, 디지털 이미지는 LO 메인 주파수로부터 주파수에 있어서 더 멀리 이동하고, 디지털 이미지는 전력에 있어서 점점 작아진다. 따라서, 기준 클록 (REF) 의 주파수를 증가시키는 것은 디지털 이미지 잡음 문제를 감소시킨다. 대부분의 셀룰러 전화 프로토콜에 대해, 셀룰러 전화가 송신되고 있는 채널 외에 허용된 최대 허용 잡음을 설정한 사양이 존재한다. GSM (Global System for Mobile Communications) 애플리케이션에 대해, 디지털 이미지가 충분히 낮은 크기로 되도록, 예를 들어, 일반적으로 REF 의 주파수를 약 40 메가헤르츠보다 크게 증가시킬 필요가 있다. 그러나, 기준 클록 (REF) 의 주파수를 증가시키면, PLL 회로에서의 스위칭의 양이 증가하여 전력 소모가 증가한다.

위상 고정 루프 (PLL) 의 디지털 제어 발진기 (DCO) 가 디더링되어 DCO 에 의해 출력된 DCO_OUT 신호는 디더링된 간격으로 변화하는 주파수를 갖는다. DCO_OUT 의 주파수는 실질적으로 이산 시간들에서 변화할 수도 있지만, 이들 시간들은 디더링되어 DCO_OUT 의 주파수가 변화된 시간들 중 연속적인 시간들 사이에는 단일의 일정하고 고정된 시간 간격이 존재하지 않는다. 일 예에서, DCO 는 유입 디지털 동조 워드들의 디더링되지 않은 스트림을 수신하고, 디더링된 기준 클록 신호 (REFD) 를 수신하고, DCO_OUT 신호를 출력하여 그것의 주파수가 디더링된 간격으로 변화한다. PLL 이 셀룰러 전화 송신기의 국부 발진기에서 이용되는 경우, DCO 의 신규한 디더링은 주파수를 통해 디지털 이미지 잡음을 확산하는데 사용될 수도 있어서 보다 적은 디지털 이미지 잡음이 메인 국부 발진기 주파수로부터의 특정 주파수 오프셋에 존재한다. 이러한 방식으로 주파수에 있어서 디지털 이미지 잡음을 확산하는 것은 PLL 기준 클록의 주파수를 증가시킬 필요없이 셀룰러 전화 잡음 사양이 만족되게 한다. 기준 클록의 주파수를 증가시키는 것을 회피하여 잡음 사양을 만족시킴으로써, 전력 소모의 증가가 회피된다.

전술한 것은 개요이고 따라서 불가피하게 상세 내용의 간이화, 일반화 및 생략을 포함하고 있고, 그 결과, 당업자는 개요가 예시하는 것일 뿐이며 어떤 식으로든 한정하려고 의도되지 않음을 인식할 것이다. 청구범위에 의해 단독으로 정의되는 바와 같이, 여기에 설명된 디바이스들의 다른 양태들, 본 발명의 특징들, 및 이점들 및/또는 프로세스들은, 여기에 설명된 한정되지 않은 상세한 설명에서 자명하게 될 것이다.

도 1 (종래 기술) 은 종래의 TDC PLL 의 간이 블록도이다.
도 2 는 일 신규한 양태에 따른 모바일 통신 디바이스 (100) 의 일 측정 형태의 고레벨 블록도이다.
도 3 은 도 2 의 RF 송수신기 집적 회로 (103) 의 더욱 상세한 블록도이다.
도 4 는 도 3 의 국부 발진기 (119) 의 더욱 상세한 도면이다.
도 5 는 도 4 의 DCO (201) 를 실현하기 위한 하나의 방법의 도면이다.
도 6a 는 도 4 의 디더 회로 (221) 를 실현하기 위한 하나의 방법의 제 1 예이다.
도 6b 는 도 4 의 디더 회로 (221) 를 실현하기 위한 하나의 방법의 제 2 예이다.
도 7 은 종래의 TDC PLL 에서의 DCO 출력 신호의 전력 스펙트럼 밀도 및 도 4 의 신규한 PLL 에서의 DCO_OUT 신호의 전력 스펙트럼 밀도를 예시하는 차트이다.
도 8a 및 도 8b 는 DCO (201) 가 디더링될 수 있는 2 개의 방법을 예시한다. 도 8b 의 예에서, DCO 출력 주파수는 예시한 바와 같이 디더를 매칭하기 위해 보상된다.
도 9 는 일 신규한 양태에 따른 일 방법의 흐름도이다.

도 2 는 일 신규한 양태에 따른 모바일 통신 디바이스 (100) 의 일 특정 형태의 매우 간이화된 고레벨 블록도이다. 이 특정 예에서, 모바일 통신 디바이스 (100) 는 코드 분할 다중 액세스 (CDMA) 셀룰러 전화 통신 프로토콜 또는 GSM (Global System for Mobile Communications) 셀룰러 전화 통신 프로토콜 중 하나에 따라 동작 가능한 3G 셀룰러 전화이다. 셀룰러 전화는 (몇몇 다른 부분들 중에는 예시되지 않음) 안테나 (102) 및 2 개의 집적 회로 (103 및 104) 를 포함한다. 집적 회로 (104) 는 "디지털 기저대역 집적 회로" 또는 "기저대역 프로세서 집적 회로" 로 지칭된다. 집적 회로 (103) 는 RF 송수신기 집적 회로이다. RF 송수신기 집적 회로 (103) 는 송신기 뿐만 아니라 수신기를 포함하기 때문에 "송수신기" 로 지칭된다.

도 3 은 도 2 의 RF 송수신기 집적 회로 (103) 의 더욱 상세한 블록도이다. 수신기는 "수신 체인" (105) 뿐만 아니라 국부 발진기 (106) 로 지칭되는 것을 포함한다. 셀룰러 전화가 수신하고 있으면, 고주파수 RF 신호 (107) 가 안테나 (102) 상에서 수신된다. 신호 (107) 로부터의 정보가 듀플렉서 (108), 매칭 네트워크 (109), 및 수신 체인 (105) 을 통과한다. 신호 (107) 가 저잡음 증폭기 (LNA) (110) 에 의해 증폭되고 믹서 (111) 에 의해 주파수에 있어서 하향 변환된다. 그 결과 발생하는 하향 변환된 신호는 기저대역 필터 (112) 에 의해 필터링되고 디지털 기저대역 집적 회로 (104) 로 전달된다. 디지털 기저대역 집적 회로 (104) 내의 아날로그-디지털 변환기 (113) 는 신호를 디지털 형태로 변환하고 그 결과 발생하는 디지털 정보는 디지털 기저대역 집적 회로 (104) 내의 디지털 회로에 의해 프로세싱된다. 디지털 기저대역 집적 회로 (104) 는 국부 발진기 (106) 에 의해 믹서 (111) 로 공급된 국부 발진기 신호 (LO1) 의 주파수를 제어함으로써 수신기를 동조시킨다.

셀룰러 전화가 송신하고 있으면, 송신될 정보는 디지털 기저대역 집적 회로 (104) 내의 아날로그-디지털 변환기 (115) 에 의해 아날로그 형태로 변환되고 "송신 체인" (116) 으로 공급된다. 기저대역 필터 (117) 는 디지털 아날로그 변환 프로세스로 인해 잡음을 필터링한다. 그 후, 국부 발진기 (119) 의 제어 하에서의 믹서 블록 (118) 은 신호를 고주파수 신호로 상향 변환한다. 드라이버 증폭기 (120) 및 외부 전력 증폭기 (121) 는 고주파수 RF 신호 (122) 가 안테나 (102) 로부터 송신되도록 안테나 (102) 를 구동하기 위해 고주파수 신호를 증폭한다. 디지털 기저대역 집적 회로 (104) 는 국부 발진기 (109) 에 의해 믹서 (118) 로 공급된 국부 발진기 신호 (LO2) 의 주파수를 제어함으로써 송신기를 동조시킨다.

도 4 는 도 3 의 국부 발진기 (119) 의 더욱 상세한 도면이다. 국부 발진기 (119) 는 기준 클록 신호 소스 (123) 및 시간-디지털 변환기 올 디지털 위상 고정 루프 (TDC ADPLL) (124) 를 포함한다. 본 예에서, 기준 클록 신호 소스 (123) 는 외부 수정 발진기 모듈과 접속된다. 기준 소스 (123) 는, 예를 들어, 이 경우에서는 신호 컨덕터일 수도 있다. 다른 방법으로는, 기준 클록 신호 소스 (123) 는 RF 송수신기 집적 회로 (103) 상에 배치된 발진기이고, 여기서 수정은 집적 회로 (103) 의 외부에 있지만 집적 회로 (103) 의 단자를 통해 발진기에 부착된 것이다.

PLL (124) 은 디지털 동조 워드들의 스트림을 출력하는 루프 필터 (200) 를 포함한다. 디지털 제어 발진기 (DCO) (201) 는 디지털 동조 워드를 수신하고, 대응하는 신호 (DCO_OUT) 를 출력하며, 그 대응하는 신호 (DCO_OUT) 의 주파수는 디지털 동조 워드에 의해 결정된다. DCO_OUT 은, 예를 들어, 3 내지 4 기가헤르츠의 범위 내의 주파수를 가질 수도 있다. 누산기 (202) 는 DCO_OUT 의 각각의 주기를 증가시키고, 그 누산된 값은 기준 클록 신호 (REF) 와 동기하여 래치 (203) 로 래치된다. 기준 위상 누산기 (204) 는 기준 클록 신호 (REF) 와 동기하여 그의 입력 리드 (205) 상의 값만큼 증가한다. 누산기 (204) 에서의 누산된 값은 라인 (209) 을 통해 감산기 (206) 로 공급된다. 가산기 (207) 의 출력은 라인 (208) 을 통해 감산기 (206) 로 공급된다. 위상 검출기라고도 지칭되는 감산기 (206) 는 라인 (209) 상의 값에서 라인 (208) 상의 값을 빼고, 그 결과 발생하는 에러값을 라인 (210) 상의 디지털 워드의 형태로 루프 필터 (200) 에 공급한다.

누산기 (204) 가 증가된 입력 리드 (205) 상의 값은 라인 (211) 상의 변조 주파수 제어값 (MOD_CNTRL), 라인 (212) 상의 채널 주파수 제어 정수값 (CHANNEL_CNTRL) (INT), 및 라인 (213) 상의 채널 주파수 제어 분수값 (CHANNEL_CNTRL) (FRAC) 의 합이다. 분수값은 델타-시그마 변조기 (214) 에 의해 경시적으로 변화된다. 2 개의 포인트 변조 기술은 라인 (211) 상의 변조 주파수 제어값이 블록 215 에 의해 스케일링되어 가산기 (216) 의 제 2 변조 포인트에서 제어 루프로 입력되도록 이용된다. 라인 (208) 상의 값은 래치 (203) 에 의해 출력된 정수부 뿐만 아니라 라인 (220) 상의 분수부의 합이다. 시간-디지털 변환기 (218) 는 신호 (DCO_OUT) 의 에지와 기준 클록 신호 (REF) 의 에지 사이의 시간차를 나타내는 디지털 출력 타임스탬프를 생성한다. 신호 (REF) 는 DCO_OUT 의 주파수보다 상당히 낮은 고정 주파수 (예를 들어, 100 ㎒) 를 갖는다. TDC (218) 에 의해 출력된 타임스탬프는 정규화 회로 (219) 에 의해 정규화되어 라인 (220) 상의 분수부를 발생시킨다. 제어 루프는 라인 (209 및 208) 상의 값을 서로 고정하기 위해 그리고 실질적으로 동일하게 유지하기 위해 동작한다. DCO (201) 에 의해 출력된 DCO_OUT 신호는 고정 분주기 (222) (예를 들어, 4 로 분주) 에 의해 분주되어 출력 컨덕터 (223) 상에 국부 발진기 출력 신호 (LO2) 를 발생시킨다.

일 신규한 양태에 의하면, DCO (201) 가 DCO_OUT 의 주파수를 변화시키는 이산 시간들은 디더링된다. 여기에 사용되는 용어 "디더 (dither)" 는 DCO 출력 주파수가 (비교적 경미한 영향만이 미칠 수 있는) DCO (201) 에 공급된 클록 신호에 존재하는 고유의 잡음으로 인해 변화하는 경우의 시간의 변화를 지칭하는 것이 아니라, 더욱 상당한 양이고 고의로 야기된 디더링을 지칭하는 것이다. 도 4 에 예시된 특정 예에서, 디더 회로 (221) 는 기준 클록 신호 (REFD) 의 디더링된 버전을 발생시켜서 REFD 를 DCO (201) 에 제공한다. REFD 는 DCO_OUT 보다 상당히 낮은 주파수인 중심 주파수를 갖는다. REFD 는, 예를 들어, DCO_OUT 이 3.0 내지 4.4 기가헤르츠의 범위 내에 있을 수도 있는 100 메가헤르츠의 중심 주파수를 가질 수도 있다. 디더는 하나의 샘플 주기를 통해 연속적으로 균일하게 분산 (균일한 확률로 발생) 된 것이 이상적이다. 여기에 예시된 특정 예에서, 이 이상적인 연속적으로 균일하게 분산된 디더는 (이하 도 6a 및 도 6b 의 회로에 의해 발생된 분산과 같은) 이산적으로 균일한 디더 분산에 근사된다.

도 5 는 도 4 의 DCO (201) 를 실현하기 위한 하나의 방법의 도면이다. 가산기 (216) 로부터의 디더링되지 않은 디지털 동조 워드들의 스트림은 컨덕터 (300) 를 통해 DCO (221) 에 의해 수신된다. 디더링된 기준 클록 신호 (REFD) 는 디더 회로 (221) 로부터 컨덕터 (301) 에 DCO (221) 에 의해 수신된다. 디코더 (302) 는 디지털 동조 워드들을 스위치 제어 신호로 디코딩한다. 그 후, 스위치 제어 신호가 디코더 (302) 내에 래치되어 디코더 (302) 에 의해 출력된 제어 신호의 변화가 REFD 의 상승 에지에 동기하여 발생한다. 스위치 제어 신호가 대응하는 출력 리드 (303 내지 306) 에 출력된다. 스위치 제어 신호들 중 각각의 신호는 일 세트의 스위치 (307 내지 310) 중 대응하는 것을 제어한다. 스위치 (307 내지 310) 중 어떤 것이 얼마나 많이 폐쇄 및 개방되는지가 DCO (201) 의 공진 주파수를 결정하고, 그에 의해 차동 DCO_OUT 신호의 주파수를 결정한다. 도 4 에 예시된 단일 라인 (224) 은 도 5 의 신호 DCO_OUT+ 및 DCO_OUT- 의 차동쌍을 전달하는 2 개의 컨덕터를 나타낸다.

도 6a 는 도 4 의 디더 회로 (221) 를 구현하기 위한 일 방법의 제 1 예이다. 기준 클록 신호 (REF) 는 컨덕터 (311) 에 수신된다. 디더링되지 않은 기준 클록 신호 (REF) 의 복수의 지연된 버전들은 로직 버퍼 (312 내지 315) 로 구성된 지연 라인 (335) 내에 발생된다. 디지털 멀티플렉서 (316) 는 지연 라인으로부터 기준 클록 (REF) 의 지연된 버전들 중 하나를 선택하고 이 선택된 지연된 버전을 출력 컨덕터 (317) 에 공급한다. 기준 클록 신호 (REF) 에 의해 클록킹된 의사 난수 발생기 (318) 는 REF 의 사이클 간에서 의사랜덤하게 변화하는 멀티 비트의 디지털값을 출력한다. 이 멀티 비트의 디지털값은 멀티플렉서 (316) 의 선택 입력 리드 (319) 에 공급된다. 의사 난수 발생기 (318) 에 의해 출력된 값이 변화됨에 따라, 디더링된 기준 클록 신호 (REFD) 의 위상이 변화한다. 이 위상의 변화는 디더링이라고 지칭된다.

도 6b 는 도 4 의 디더 회로 (221) 를 실현하기 위한 하나의 방법의 제 2 예이다. 디더링되지 않은 기준 클록 신호 (REF) 는 입력 컨덕터 (311) 에 수신되고 로직 버퍼 (320) 를 수반하는 지연 회로 (336) 에 의해 변화량이 지연된다. 버퍼 (320) 를 통한 전파 지연은 그의 출력 노드 (321) 상의 용량성 부하의 양에 의존한다. 의사 난수 발생기 (322) 및 가변 부하 회로 (337) 는 출력 노드 (321) 상의 용량성 부하를 의사 랜덤하게 변화시킨다. 가변 부하 회로 (337) 는 일 세트의 스위치 (323 내지 326) 및 커패시터 (327 내지 330) 를 수반한다. 컨덕터 (331) 상의 의사 난수 발생기 (322) 에 의해 출력된 의사 랜덤한 값은 스위치 (323 내지 326) 중 어느 것이 개방 및 폐쇄되는지를 결정하고, 그에 의해 출력 노드 (321) 상의 용량성 부하를 결정한다. 출력 버퍼 (332) 는 가변적으로 지연된 신호의 신호 에지를 개선하기 위해 제공된다. 그 결과 발생하는 디더링된 기준 클록 신호 (REFD) 는 출력 컨덕터 (317) 에 공급된다. 스위치 (323 내지 326) 는 다수의 상이한 방법으로 실현될 수도 있다. 예를 들어, 각각의 스위치는 단일 N-채널 전계 효과 트랜지스터일 수도 있고 또는 상보성 제어 라인들을 갖는 P-채널/N-채널 전계 효과 트랜지스터쌍 (전송 게이트) 일 수도 있다. 의사 난수 발생기 (322) 는 프로그램가능한 파라미터들을 갖는 시그마-델타 변조기로 구현될 수 있다 (예를 들어, 디더의 범위가 프로그램가능할 수 있다).

도 7 은 종래의 TDC PLL 에서의 DCO 출력 신호의 전력 스펙트럼 밀도 및 도 4 의 신규한 PLL 에서의 DCO_OUT 신호의 전력 스펙트럼 밀도를 예시하는 차트이다. 수직축의 레이블 PSD 는 "전력 스펙트럼 밀도" 를 지칭한다. 수평축의 주파수 스케일은 DCO_OUT 메인 주파수에 관한 오프셋을 주파수 단위로 나타낸다. 따라서, 수평 스케일의 좌측의 "0" 은 DCO_OUT 신호의 메인 주파수를 식별한다. 400 으로 레이블된 차트의 좌측의 라인은 DCO_OUT 신호의 메인 스펙트럼 성분을 식별한다. 401 로 레이블된 피크는 도 1 의 종래의 PLL 에서 DCO_OUT 신호에 존재하는 디지털 이미지 잡음을 나타낸다. 상당한 양의 전력이 DCO_OUT 의 메인 주파수로부터의 특정 주파수 오프셋에 존재한다는 것에 주목해야 한다. 이 특정 주파수 오프셋에서의 잡음의 크기는 대단히 커서 각각의 주파수에서 최대량의 위상 잡음을 설정한 셀룰러 전화 사양이 방해받을 수도 있다.

한편, 라인 402 는 일 신규한 양태에 따른 주파수에 있어서의 디지털 이미지 잡음의 에너지의 확산을 나타낸다. 이 확산은 DCO_OUT 의 주파수가 변화하는 시간의 디더링으로 인한 것이다. 그 디더링은 하나의 샘플 주기를 통해 균등하게 확산된 6 개의 값을 이용하는 이산된 균일한 디더링이 이상적이다. 샘플링 주파수는 13 ㎒ 이다. 각각의 이산 주파수 오프셋에서는, 셀룰러 전화 사양에 따라 허용된 에너지의 최대 허용량이 존재한다. 에너지-대-주파수 오프셋의 이 허용량은 마스크라고 지칭된다. 라인 402 는 마스크 내에 포함된다. 그에 의해, ADPLL (124) 은 잡음 사양을 만족한다. GSM 인 셀룰러 전화 사양의 경우, 잡음에 대한 ORFS 사양은 DCO (201) 에 공급된 기준 클록 신호의 적절한 디더링에 의해 만족된다. 잡음 (402) 은 루프 대역폭 내의 주파수에서의 루프에 의해 거절되어, 통합된 위상 잡음 (원하는 신호 대역폭 내의 잡음의 합) 이 루프 대역폭을 이용하여 제어된다. 도 7 에 예시된 주파수에 있어서의 디지털 이미지 잡음의 확산은 PLL 기준 클록의 주파수를 증가시킬 필요없이 잡음 사양이 만족되게 한다. 기준 클록의 주파수를 증가시키는 것을 회피하여 잡음 사양을 만족시킴으로써, 잡음 사양을 만족시키기 위해 달리 요구될 수 있는 전력 소모의 증가가 회피될 수 있다.

도 8a 는 규칙적인 샘플 시간에서 DCO 주파수를 수신하고 어떤 다른 디더링된 시간에서 클록 아웃된 (clocked out) 방법을 예시한다. 이것은 상술한 디더링을 예시한다. 그러나, 도 8b 에 예시된 바와 같이 다른 형태의 디더링이 이용될 수 있다. 도 8b 의 예에서, DCO 출력 주파수는 새로운 (디더링된) 샘플 시간에 대응한다. DCO 출력 주파수는 디더를 매칭하기 위해 보상된다.

도 9 는 일 신규한 양태에 따른 단일 단계 방법 (500) 의 흐름도이다. 단계 501 에서, PLL 의 DCO 가 디더링되어 DCO 에 의해 출력된 신호 (예를 들어, 도 4 의 신호 (DCO_OUT)) 가 디더링된 간격으로 변화하는 주파수를 갖는다. 이러한 디더링은 도 7 에 예시된 바와 같이 주파수를 통한 디지털 잡음 에너지의 확산을 달성할 수도 있다.

하나 이상의 예시적인 실시형태에서, 설명된 기능이 하드웨어, 소프트웨어, 펌웨어, 또는 그 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현하면, 상기 기능은 컴퓨터 판독가능한 매체에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터 판독가능한 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램을 용이하게 전송하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 양자 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 예를 들면, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 디바이스, 또는 명령이나 데이터 구조의 형식으로 원하는 프로그램 코드를 전송하거나 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 임의의 접속이 컴퓨터 판독가능한 매체로 적절히 지칭된다. 예를 들면, 소프트웨어가, 동축 케이블, 광섬유 케이블, 트위스티드 페어 (twisted pair), 디지털 가입자 회선 (DSL: Digital Subscriber Line), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 이용하여, 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 이들 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 여기에 사용된 디스크는 콤팩트 디스크 (CD), 레이저 디스크, 광디스크, 디지털 다목적 디스크 (DVD), 플로피 디스크 및 블루레이(Blue-Ray) 디스크 등 주로 자기적으로 데이터를 복제하거나 레이저에 의해 광학적으로 데이터를 복제하는 디스크를 포함한다. 상기의 조합은 또한 컴퓨터 판독가능한 매체의 범위 내에 포함되어야 한다. 일부 실시형태들에서, 디지털 기저대역 IC (104) 내의 컴퓨터 판독가능한 매체 내에 저장된 일 세트의 명령의 실행은, 정보가 RF 송수신기 IC (103) 로 전달되게 하여 DCO 디더링의 형태가 변화되거나 또는 DCO 디더링이 개시 또는 정지된다. 디더링은 복수의 상이한 방법 중 선택된 하나의 방법으로 수행될 수 있고 선택된 형태의 디더링은 셀룰러 전화의 동작 모드에 따라 소프트웨어 제어 하에서 (예를 들어, 소프트웨어 또는 펌웨어 제어 하에서) 변화될 수 있다.

소정의 특정 실시형태들은 설명적 목적으로 기재되지만, 이 특허 문서의 교시는 일반적 적용 가능성을 가지며 상술한 특정 실시형태들에 한정되지 않는다. DCO 에 디더링된 클록 신호를 공급하는 특정 회로가 설명되어 DCO 에 수신된 디지털 동조 워드들이 디더링되지 않고 DCO 출력 신호 주파수의 변화는 디더링되더라도, 다른 실시형태들은 루프 필터에 공급된 클록 신호가 디더링되어 DCO 에 공급된 디지털 동조 워드들의 스트림이 디더링되는 실시형태들을 포함한다. 유입 디지털 동조 워드들의 스트림이 디더링되는 경우, DCO 출력 신호는 도 5 의 디코더 (302) 로부터의 스위치 제어 신호를 래치할 필요없이 디더링될 수 있다. 다른 방법으로는, 루프 필터와 DCO 양자가 동일한 디더링된 기준 클록 신호에 의해 클록킹될 수도 있다. 그러나, 양자의 경우들에 있어서, DCO 출력 신호의 주파수 변화가 디더링된다. 따라서, 설명된 특정 실시형태들의 다양한 특징들의 다양한 변형들, 개조들, 및 조합들은 이하 설명될 청구항의 범위로부터 벗어남없이 실시될 수 있다.

Claims

디지털 제어 발진기 (digitally-controlled oscillator; DCO) 에 의해 출력된 신호가 디더링된 간격으로 변화하는 주파수를 갖도록 상기 DCO 를 디더링하는 단계를 포함하는, 방법.
제 1 항에 있어서,
상기 DCO 에 의해 출력된 상기 신호를 위상 고정 루프 (phase-locked loop; PLL) 에서 이용하는 단계를 더 포함하는, 방법.
제 1 항에 있어서,
상기 DCO 에 디더링된 클록 신호를 공급하는 단계를 더 포함하는, 방법.
제 1 항에 있어서,
상기 DCO 에 의해 출력된 상기 신호의 상기 주파수는 실질적인 이산 시간들에서 변화하고,
상기 이산 시간들 중 적어도 일부 연속적인 이산 시간들 사이의 시간 간격들은 상이한, 방법.
제 1 항에 있어서,
상기 DCO 는 디지털 동조 워드들의 디더링되지 않은 스트림을 수신하는, 방법.
제 1 항에 있어서,
상기 위상 고정 루프 (PLL) 의 시간-디지털 변환기 (time-to-digital converter; TDC) 에 기준 클록 신호를 공급하는 단계;
상기 기준 클록 신호로부터 디더링된 기준 클록 신호를 발생시키는 단계; 및
상기 디더링된 기준 클록 신호를 상기 DCO 에 공급하는 단계로서, 상기 DCO 에 의해 출력된 상기 신호가 상기 TDC 에 공급되는, 상기 DCO 에 공급하는 단계를 더 포함하는, 방법.
제 1 항에 있어서,
기준 클록 신호를 수신하는 단계;
상기 기준 클록 신호의 복수의 지연된 버전들을 발생시키기 위해 지연 라인을 이용하는 단계; 및
상기 지연된 버전들 중 선택된 지연된 버전을 상기 DCO 에 공급하도록 멀티플렉서를 이용하는 단계로서, 상기 선택된 지연된 버전은 경시적으로 변화되는, 상기 멀티플렉서를 이용하는 단계를 더 포함하는, 방법.
제 1 항에 있어서,
기준 클록 신호를 수신하는 단계;
상기 기준 클록 신호의 지연된 버전을 출력하기 위해 지연 회로를 이용하는 단계로서, 상기 기준 클록 신호의 상기 지연된 버전은 상기 DCO 에 공급되고 상기 지연의 크기는 상기 지연 회로의 출력에 대한 부하의 양에 의존하는, 상기 지연 회로를 이용하는 단계; 및
상기 부하의 양을 경시적으로 변화시키는 단계를 더 포함하는, 방법.
디더링된 클록 신호를 수신하는 디지털 제어 발진기 (digitally-controlled oscillator; DCO) 를 포함하는, 위상 고정 루프.
제 9 항에 있어서,
상기 DCO 는 주파수를 갖는 신호를 출력하고,
상기 주파수는 디더링된 간격으로 변화하는, 위상 고정 루프.
제 9 항에 있어서,
상기 DCO 는 디지털 동조 워드들의 디더링되지 않은 스트림을 수신하는, 위상 고정 루프.
제 9 항에 있어서,
디더링되지 않은 기준 클록 신호를 수신하고 상기 디더링되지 않은 기준 클록 신호로부터 상기 디더링된 클록 신호를 발생시켜 출력하는 디더 회로를 더 포함하는, 위상 고정 루프.
제 12 항에 있어서,
상기 디더 회로는,
상기 디더링되지 않은 기준 클록 신호의 복수의 지연된 버전들을 발생시키는 지연 라인;
상기 지연된 버전들 중 선택된 지연된 버전을 상기 디더링된 클록 신호로서 출력 노드에 공급하는 멀티플렉서; 및
상기 멀티플렉서의 복수의 선택 입력 리드들에 멀티 비트 디지털값들의 스트림을 공급하는 디지털 수 발생기 (digital number generator) 를 포함하는, 위상 고정 루프.
제 12 항에 있어서,
상기 디더 회로는,
가변 부하 회로;
상기 기준 클록 신호를 수신하고 상기 디더링되지 않은 기준 클록 신호의 지연된 버전을 상기 디더링된 클록 신호로서 출력하는 지연 회로로서, 상기 지연 회로를 통한 전파 지연의 양은 상기 가변 부하 회로가 상기 지연 회로를 로딩하는 부하의 양에 적어도 부분적으로 의존하고, 상기 부하의 양은 상기 가변 부하 회로에 의해 수신된 멀티 비트 디지털값에 의존하는, 상기 지연 회로; 및
상기 지연 회로를 통한 상기 전파 지연의 양이 경시적으로 변화되도록 상기 멀티 비트 디지털값을 변화시키는 디지털 수 발생기를 포함하는, 위상 고정 루프.
디지털 제어 발진기 (digitally-controlled oscillator; DCO) 출력 신호를 출력하는 DCO 를 포함하고,
상기 DCO 출력 신호가 디더링된 간격으로 변화하는 주파수를 갖는, 위상 고정 루프.
디지털 동조 워드들의 스트림을 출력하는 회로; 및
상기 디지털 동조 워드들의 스트림을 수신하고, 클록 신호가 디더링된 간격으로 변화하는 주파수를 갖도록 상기 클록 신호를 출력하는 수단을 포함하는, 위상 고정 루프.
제 16 항에 있어서,
상기 수단은 디지털 제어 발진기 (digitally-controlled oscillator; DCO) 인, 위상 고정 루프.
제 16 항에 있어서,
상기 회로는 루프 필터를 포함하는, 위상 고정 루프.
제 16 항에 있어서,
디더링되지 않은 클록 신호를 수신하고, 디더링된 클록 신호를 출력하는 디더 회로를 더 포함하고,
상기 디더링된 클록 신호는 상기 수단에 공급되는, 위상 고정 루프.
제 16 항에 있어서,
상기 디지털 동조 워드들의 상기 스트림은 디더링되지 않은 이산 시간들에서 변화하는, 위상 고정 루프.
제 16 항에 있어서,
상기 디지털 동조 워드들의 상기 스트림은 디더링된 이산 시간들에서 변화하는, 위상 고정 루프.