KR20110009762A - 트랜지스터 및 그 제조 방법 - Google Patents

트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20110009762A
KR20110009762A KR1020090067120A KR20090067120A KR20110009762A KR 20110009762 A KR20110009762 A KR 20110009762A KR 1020090067120 A KR1020090067120 A KR 1020090067120A KR 20090067120 A KR20090067120 A KR 20090067120A KR 20110009762 A KR20110009762 A KR 20110009762A
Authority
KR
South Korea
Prior art keywords
substrate
stress
insulating material
tensile stress
gate electrode
Prior art date
Application number
KR1020090067120A
Other languages
English (en)
Inventor
임하진
신동석
박판귀
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090067120A priority Critical patent/KR20110009762A/ko
Priority to US12/841,245 priority patent/US8502286B2/en
Publication of KR20110009762A publication Critical patent/KR20110009762A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

트랜지스터 및 그 제조 방법에서, 상기 트랜지스터는 기판 상에 게이트 산화막 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물 측벽에는 스페이서가 구비된다. 상기 게이트 구조물 양측의 기판 표면 아래에 N형 불순물이 주입된 불순물 영역들이 구비된다. 또한, 상기 기판, 스페이서 및 게이트 전극의 표면 프로파일을 따라, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물을 포함한다. 상기 트랜지스터는 인장 스트레스를 가하는 스트레스 구조물이 구비됨으로써, 우수한 동작 특성을 갖는다.

Description

트랜지스터 및 그 제조 방법{Transistor and method of manufacturing the same}
본 발명은 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 우수한 동작 특성을 갖는 N형 전계 효과 모오스 트랜지스터 및 그 제조 방법에 관한 것이다.
메모리 회로 또는 로직 회로를 구성하는 기본적인 단위 소자로서 전계 효과 모오스 트랜지스터(MOSFET, 이하, 트랜지스터)를 예로 들 수 있다. 상기 트랜지스터는 저전압에서 고속 동작을 할 수 있으며, 소형화, 집적화되는 방향으로 발전되고 있다. 최근에, 고속으로 동작하는 트랜지스터를 형성하기 위한 방법 중 하나로서, 인장 또는 압축 스트레스를 갖는 실리콘 상에 트랜지스터의 채널 영역이 위치하도록 하는 방법이 도입되고 있다. 특히, (100) 평면이 노출된 단결정 실리콘 기판에 N형 트랜지스터를 형성하는 경우, 기판의 채널 영역은 채널 길이 방향으로 인장 스트레스를 갖는 실리콘으로 이루어지는 것이 바람직하다. 따라서, 상기 N형 트랜지스터를 형성하는 과정 중에 채널 영역으로 제공되는 기판에 인장 스트레스가 가해져서 고성능을 갖는 N형 트랜지스터가 형성되도록 하는 공정이 연구되고 있다.
본 발명의 목적은 고성능을 갖는 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 트랜지스터의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 트랜지스터는, 기판 상에 게이트 산화막 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물 측벽에 스페이서가 구비된다. 상기 게이트 구조물 양측의 기판 표면 아래에 N형 불순물이 주입된 불순물 영역들이 구비된다. 또한, 상기 기판, 스페이서 및 게이트 전극의 표면 프로파일을 따라, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물이 구비된다.
본 발명의 일 실시예로, 상기 제1 및 제2 절연 물질은 실리콘 질화물일 수 있다.
본 발명의 일 실시예로, 상기 제1 절연 물질은 실리콘 질화물이고, 상기 제2 절연 물질은 실리콘 산화물 또는 실리콘일 수 있다.
본 발명의 일 실시예로, 상기 제1 절연 물질은 상기 제2 절연 물질보다 낮은 치밀도를 가질 수 있다.
본 발명의 일 실시예로, 상기 제1 절연 물질이 상기 기판, 스페이서 및 게이트 전극의 표면과 접할 수 있다.
본 발명의 다른 실시예로, 상기 제2 절연 물질이 상기 기판, 스페이서 및 게이트 전극의 표면과 접할 수 있다.
본 발명의 일 실시예로, 상기 스트레스 구조물을 덮는 층간 절연막 및 상기 층간 절연막 및 스트레스 구조물을 관통하여 상기 불순물 영역들과 접촉하는 콘택 플러그를 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 트랜지스터의 제조 방법으로, 기판 상에 게이트 산화막 패턴 및 게이트 전극을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물 측벽에 스페이서를 형성한다. 상기 게이트 구조물 양측의 기판 표면 아래에 N형 불순물을 주입시켜 불순물 영역들을 형성한다. 다음에, 상기 기판, 스페이서 및 게이트 전극의 표면 프로파일을 따라, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 적층된 형상의 스트레스 구조물을 형성한다.
본 발명의 일 실시예로, 제1 및 제2 절연 물질은 실리콘 질화물을 증착시켜 형성할 수 있다.
본 발명의 일 실시예로, 상기 스트레스 구조물을 형성하기 위하여, 제1 압력 조건에서 플라즈마 강화 화학기상증착 공정을 수행하여 제1 절연 물질을 형성한다. 다음에, 상기 제1 압력 조건보다 낮은 제2 압력 조건에서 플라즈마 강화 화학기상증착 공정을 수행하여 제2 절연 물질을 형성한다.
상기 제1 압력은 5 내지 10Torr이고, 상기 제2 압력은 2 내지 4Torr일 수 있다.
상기 제1 절연 물질을 형성하는 단계와 제2 절연 물질을 형성하는 단계를 적어도 1회 반복 수행할 수 있다.
상기 제1 및 제2 절연 물질을 형성한 후, 상기 제1 및 제2 절연 물질에 대해 UV 베이크하는 공정을 더 수행할 수 있다.
상기 제1 및 제2 절연 물질을 형성하는 공정은 동일한 증착 설비에서 인시튜로 수행될 수 있다.
본 발명의 일 실시예로, 상기 스트레스 구조물을 형성하기 위하여, 제1 압력 조건에서 플라즈마 강화 화학기상증착 공정을 수행하여 제1 절연 물질을 형성한다. 다음에, 상기 제1 절연 물질의 상부 표면을 질소 플라즈마 처리함으로써, 상기 제1 절연 물질 상부를 선택적으로 제2 절연 물질로 변화시킨다.
상기 제1 절연 물질 및 제2 절연 물질을 형성하는 단계는 적어도 1회 반복 수행할 수 있다.
본 발명의 일 실시예로, 상기 제1 절연 물질은 제1 밀도를 갖고, 상기 제2 절연 물질은 상기 제1 밀도보다 높은 제2 밀도를 갖도록 형성할 수 있다.
본 발명의 일 실시예로, 상기 스트레스 구조물을 형성하기 위하여, 플라즈마 강화 화학기상증착 공정을 통해 실리콘 질화물을 증착하여 제1 절연 물질을 형성한다. 다음에, 상기 제1 절연 물질 상에 화학기상증착 공정을 통해 실리콘 산화물 또는 실리콘을 증착하여 제2 절연 물질을 형성한다.
본 발명의 일 실시예로, 상기 불순물 영역들 및 상기 게이트 전극 상부면에 금속 실리사이드 패턴을 형성하는 공정을 더 수행할 수 있다.
본 발명의 일 실시예로, 상기 스트레스 구조물을 덮는 층간 절연막을 형성한다. 상기 스트레스 구조물을 식각 저지막으로 사용하여 상기 층간 절연막의 일부를 식각함으로써 상기 불순물 영역을 노출하는 콘택홀을 형성한다. 다음에, 상기 콘택홀 내부에, 상기 불순물 영역들과 접촉하는 콘택 플러그를 형성한다.
설명한 것과 같이, 본 발명에 따른 트랜지스터는 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물을 포함한다. 따라서, 상기 스트레스 구조물에 의해 상기 트랜지스터의 채널 영역에 인장 스트레스가 가해지게 되고, 이로인해 상기 트랜지스터의 동작 특성이 양호해진다. 특히, 본 발명에 따른 트랜지스터는 높은 드레인 포화 전류를 가지며 동작 속도가 빠르다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 또는 아래에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 NMOS 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 반도체 물질로 이루어진 기판(100)이 마련된다. 상기 기판(100)은 단결정 실리콘을 포함할 수 있다.
상기 기판(100) 상에는 게이트 산화막 패턴(102) 및 게이트 전극(104)이 적층된 게이트 구조물(106)이 구비된다. 상기 게이트 산화막 패턴(102)은 실리콘 산화물로 이루어지고, 상기 게이트 전극(104)은 N형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 폴리실리콘으로 이루어지는 게이트 전극(104) 상에는 제1 금속 실리사이드 패턴(118a)이 구비된다. 일 예로, 상기 제1 금속 실리사이드 패턴(118a)은 코발트 실리사이드로 이루어질 수 있다. 상기 제1 금속 실리사이드 패턴은 상기 게이트 전극의 전체 저항을 감소시키기 위하여 제공되는 것이며, 경우에 따라서는 구비되지 않을 수도 있다.
상기 게이트 구조물(106)의 양 측벽에는 오프셋 스페이서(108) 및 스페이서(112)가 구비된다. 상기 오프셋 스페이서(108)는 실리콘 산화물로 이루어질 수 있다. 또한, 상기 스페이서(112)는 실리콘 질화물로 이루어질 수 있다.
상기 게이트 구조물(106) 양 측의 기판(100) 표면 아래에는 소오스/드레인으로 제공되는 불순물 영역(116)들이 구비된다. 상기 불순물 영역(116)에는 N형 불순물이 도핑되어 있다. 상기 불순물 영역(116)들은 저농도 도핑 영역(110) 및 고농도 도핑 영역(114)을 포함하는 LDD 구조를 가질 수 있다. 상기 게이트 구조물(106) 양 측의 스페이서(112) 아래에는 저농도 도핑 영역(110)이 위치하고, 상기 스페이서(112) 외측방의 기판 아래에는 고농도 도핑 영역(114)이 위치한다.
상기 불순물 영역(116)이 위치하는 기판 표면에는 제2 금속 실리사이드 패턴(118b)이 구비된다. 상기 제2 금속 실리사이드 패턴(118b)은 상기 제1 금속 실리사이드 패턴(118a)과 동일한 물질로 이루어지며, 예를들어 코발트 실리사이드로 이루어질 수 있다. 상기 제2 금속 실리사이드 패턴은 상기 불순물 영역 상부면의 저항을 감소시키기 위하여 제공되는 것이며, 경우에 따라서는 구비되지 않을 수도 있다.
상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 프로파일을 따라 스트레스 구조물(128)이 구비된다. 상기 스트레스 구조물(128)은 상기 기판(100)에 인장 스트레스를 가하여 NMOS 트랜지스터의 동작 특성이 향상되도록 하기 위하여 구비된다. 또한, 상기 스트레스 구조물(128)은 식각 저지막으로도 사용된다.
상기 스트레스 구조물(128)은 제1 인장 스트레스를 갖는 제1 실리콘 질화물(120, 124) 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 실리콘 질화물(122, 126)이 수직 방향으로 반복 적층된 형상을 갖는다. 구체적으로, 상기 제1 실리콘 질화물(120, 124)은 1.5 내지 1.7Gpa의 인장 스트레스를 가질 수 있다. 또한, 상기 제2 실리콘 질화물(122, 126)은 1.2 내지 1.4Gpa의 인장 스트레스를 가질 수 있다.
또한, 상기 제1 실리콘 질화물(120, 124)은 상기 제2 실리콘 질화물(122, 126)에 비해 낮은 치밀도를 가질 수 있다.
이와같이, 상기 스트레스 구조물(128)은 스트레스 정도가 서로 다른 제1 및 제2 실리콘 질화물(120, 122, 124, 126)이 반복 적층된 구조이며, 상기 제1 및 제2 실리콘 질화물(120, 122, 124, 126)의 적층 순서는 서로 바뀔 수 있다.
도시된 것과 같이, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면과 접촉하도록 제1 실리콘 질화물(120)이 구비되고, 상기 제1 실리콘 질화물(120) 상에 제2 실리콘 질화물(122), 제1 실리콘 질화물(124) 및 제2 실리콘 질화물(126)이 차례로 적층될 수 있다. 그러나, 이와는 다른 예로, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면과 접촉하도록 제2 실리콘 질화물이 구비되고, 상기 제2 실리콘 질화물 상에 제1 실리콘 질화물, 제2 실리콘 질화물 및 제1 실리콘 질화물이 차례로 적층될 수 있다.
이와같이, 서로 스트레스 정도가 다른 실리콘 질화물이 반복 적층된 스트레스 구조물(128)이 구비되는 경우, 채널 영역으로 제공되는 기판(100)에 인장 스트레스가 더욱 강하게 가해지게 된다. 즉, 높은 인장 스트레스를 갖는 막 상에 낮은 인장 스트레스를 갖는 막이 적층된 형상을 가짐으로써, 스트레스 완화(stress relaxation)가 억제되어 상기 기판(100)에 강한 인장 스트레스가 가해지게 된다. 그러므로, 상기 스트레스 구조물을 구비함으로써 상기 NMOS 트랜지스터의 채널 영역에 가해지는 인장 스트레스에 의해 케리어의 이동도가 향상되고, 이로인해 상기 NMOS 트랜지스터의 드레인 포화 전류가 증가되고, 동작 특성이 양호해진다.
본 실시예와는 달리, 높은 인장 스트레스를 갖는 실리콘 질화막만을 형성하였을 때에는 기판에 가해지는 스트레스가 오히려 완화되어 상기 NMOS 트랜지스터의 드레인 포화 전류가 일정 수준 이상으로 증가되지 않고 오히려 감소된다.
설명한 것과 같이, 본 실시예에 따른 NMOS 트랜지스터는 채널 영역에 강한 인장 스트레스가 가해지게 되어 높은 드레인 포화 전류 및 빠른 동작 속도를 갖는다.
도 2 내지 도 6은 도 1에 도시된 NMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 반도체 물질로 이루어진 기판(100)이 마련된다. 상기 기판(100)은 단결정 실리콘을 포함할 수 있다. 상기 기판(100) 표면을 산화시켜 게이트 산화막(도시안됨)을 형성한다. 상기 게이트 산화막 상에 도전막(도시안됨)을 형성한다. 상기 도전막은 N형 불순물이 도핑된 폴리실리콘을 포함한다. 상기 도전막 및 게이트 산화막을 패터닝함으로써, 게이트 산화막 패턴(102) 및 게이트 전극(104)이 적층된 게이트 구조물(106)을 형성한다.
상기 기판(100) 및 게이트 구조물(106) 표면을 따라 오프셋 스페이서(108)를 형성한다. 상기 오프셋 스페이서(108)는 100Å이내의 얇은 두께로 형성할 수 있으며, 실리콘 산화물로 형성할 수 있다.
상기 게이트 구조물(106)을 이온 주입 마스크로 N형 불순물을 주입시켜 저농 도 도핑 영역(110)을 형성한다.
상기 기판(100) 및 게이트 구조물(106)의 표면 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 화학기상증착 공정을 통해 형성할 수 있다. 상기 스페이서용 절연막을 이방성 식각함으로써, 상기 게이트 구조물(106)의 양 측벽에 스페이서(112)를 형성한다.
상기 스페이서(112) 및 게이트 구조물(106)을 이온주입 마스크로 사용하여 N형 불순물을 주입시킴으로써 고농도 도핑 영역(114)을 형성한다. 상기 공정을 통해, 저농도 도핑 영역(110) 및 고농도 도핑 영역(114)을 포함하는 불순물 영역(116)이 형성된다.
도시하지는 않았지만, 상기 공정들을 수행한 이 후에 채널 영역에 스트레스를 가하기 위한 스트레스 저장 공정(SMT, stress memorization technique)을 더 수행할 수 있다.
구체적으로, 상기 게이트 구조물 및 기판 표면에 인장 스트레스막을 증착하고, 열처리하는 공정을 더 수행할 수 있다. 상기 인장 스트레스막은 실리콘 질화막을 포함한다. 상기 인장 스트레스막은 서로 다른 스트레스 특성을 갖는 실리콘 질화막이 다층으로 적층되는 형상을 가질 수 있다. 예를들어, 상기 인장 스트레스막은 제1 인장 스트레스를 갖는 제1 실리콘 질화막 및 상기 제1 인장 스트레스막보다 낮은 제2 인장 스트레스를 갖는 제2 실리콘 질화막을 반복 적층시켜 형성할 수 있다. 상기 인장 스트레스막은 이 후의 도 4 및 도 5를 참조로 설명하는 것과 동일한 공정을 통해 형성할 수 있다. 상기 인장 스트레스막을 증착하고 열처리 한 이 후에 는 상기 인장 스트레스막을 제거한다.
이와같이, 상기 게이트 전극 및 불순물 영역에 실리사이드를 형성하는 공정을 수행하기 이 전에, 기판의 채널 영역에 스트레스를 가하는 공정이 더 추가될 수 있다.
도 3을 참조하면, 상기 게이트 구조물(106) 및 상기 불순물 영역(116)에 해당하는 기판 표면 상에 각각 금속 실리사이드 패턴(118a, 118b)을 형성한다. 구체적으로, 상기 게이트 구조물(106), 스페이서(112) 및 기판(100) 표면 상에 금속막(도시안됨)을 증착한다. 다음에, 상기 금속막 및 실리콘 물질을 반응시킴으로써 금속 실리사이드 패턴(118a, 118b)을 형성한다. 이 때, 상기 게이트 구조물(106) 상부면에는 제1 금속 실리사이드 패턴(118a)이 형성되고, 상기 기판(100) 표면에는 제2 금속 실리사이드 패턴(118b)이 형성된다. 또한, 상기 스페이서(112) 표면 상에는 금속막이 남아있게 된다. 이 후, 상기 스페이서(112) 표면 상에 남아있는 금속막을 제거한다.
도 4를 참조하면, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 프로파일을 따라 제1 인장 스트레스를 갖는 제1 실리콘 질화막(120)을 형성한다. 상기 제1 실리콘 질화막(120)은 1.5 내지 1.7Gpa의 인장 스트레스를 가질 수 있다.
구체적으로, 제1 압력 조건 하에서 플라즈마 강화 화학기상증착(PE-CVD) 공정을 수행하여 제1 실리콘 질화막(120)을 형성한다. 일 예로, 5 내지 10Torr의 챔버 압력 하에서 상기 제1 실리콘 질화막(120)을 형성할 수 있다. 또한, 상기 증착 공정 시에 챔버 내부의 온도는 300 내지 600℃ 범위의 어느 한 온도일 수 있으며, 보다 바람직하게는 400 내지 500℃ 범위의 어느 한 온도일 수 있다.
도 5를 참조하면, 상기 제1 실리콘 질화막(120) 상에 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 실리콘 질화막(122)을 형성한다. 상기 제2 실리콘 질화막(122)은 1.2 내지 1.4Gpa의 인장 스트레스를 가질 수 있다.
구체적으로, 상기 제1 압력 조건보다 낮은 제2 압력 조건하에서 플라즈마 강화 화학기상증착 공정을 수행하여 제2 실리콘 질화막(122)을 형성한다. 일 예로, 2 내지 4Torr의 챔버 압력 하에서 상기 제2 실리콘 질화막(122)을 형성할 수 있다. 또한, 상기 증착 공정 시의 챔버 내의 다른 조건들은 상기 제1 실리콘 질화막(120)을 형성하는 공정과 동일하게 유지시킬 수 있다.
설명한 것과 같이, PE-CVD 공정을 통해 실리콘 질화막을 증착할 때 증착 챔버 내의 압력을 상승시켜 높은 인장 스트레스를 갖는 막을 형성할 수 있다. 그러므로, 상기 증착 챔버의 압력을 변화시킴으로써 상기 실리콘 질화막의 인장 스트레스를 조절할 수 있다. 한편, 증착 공정 시에 증착 챔버 내의 압력이 상승될수록, 형성되는 실리콘 질화막의 치밀도가 낮아진다. 그러므로, 상기 제1 실리콘 질화막(120)은 상기 제2 실리콘 질화막(122)에 비해 낮은 치밀도를 갖게된다.
상기 제1 및 제2 실리콘 질화막(120, 122)을 형성하는 공정은 동일한 공정 설비에서 인시튜(in-situ)로 수행될 수 있다. 이 때, 상기 제1 실리콘 질화막(120)이 형성되는 챔버 및 제2 실리콘 질화막(122)이 형성되는 챔버는 동일 설비 내에서 서로 다른 챔버일 수도 있다. 이와는 달리, 상기 제1 및 제2 실리콘 질화막(120, 122)이 형성되는 챔버는 동일할 수도 있다.
본 실시예에서, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 상에는 상대적으로 높은 인장 스트레스를 갖는 제1 실리콘 질화막(120)이 형성된다. 즉, 상기 제1 인장 스트레스를 갖는 제1 실리콘 질화막(120)을 먼저 형성하고 난 다음, 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 실리콘 질화막(122)을 형성한다. 그러나, 상기 제1 및 제2 실리콘 질화막(120, 122)을 형성하는 순서는 서로 바뀔 수도 있다. 즉, 다른 실시예로, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 상에 제2 실리콘 질화막(122)을 먼저 형성한 후 상기 제2 실리콘 질화막(122) 상에 상기 제1 실리콘 질화막(120)을 형성할 수도 있다.
설명한 것과 같이, 서로 다른 인장 스트레스 특성을 갖는 제1 실리콘 질화막(120) 및 제2 실리콘 질화막(122)을 적층시킴으로써, 높은 인장 스트레스를 갖는 실리콘 질화막 만을 형성하였을 때 발생되는 스트레스 완화를 억제할 수 있다.
다음에, 상기 제1 및 제2 실리콘 질화막(120, 122)이 형성되어 있는 기판에 UV를 조사하는 베이크 공정을 수행한다. 상기 UV 베이크 공정에서 사용되는 UV는 100 내지 400㎚의 파장을 가지며, 보다 바람직하게는 200 내지 380㎚의 파장을 갖는다. 또한, 상기 UV 베이크 공정은 300 내지 600℃의 온도 하에서 진행될 수 있으며, 보다 바람직하게는 400 내지 500℃의 온도 하에서 진행될 수 있다. 상기 UV 베이크 공정을 수행하면, 상기 제1 및 제2 실리콘 질화막(120, 122)이 다소 축소(shrink)되면서 막이 갖는 인장 스트레스가 더욱 증가하게 된다. 따라서, 상기 제1 및 제2 실리콘 질화막(120, 122)에 의해 채널 영역에 해당하는 기판(100)에 인장 스트레스가 더욱 강하게 가해지게 된다. 그러나, 상기 UV 베이크 공정은 공정 단순화를 위하여 수행하지 않을 수도 있다.
도 6을 참조하면, 상기 제2 실리콘 질화막(122) 상에 제3 실리콘 질화막(124)을 형성한다. 상기 제3 실리콘 질화막(124)은 상기 제1 실리콘 질화막(120)과 동일한 공정을 통해 형성되므로 상기 제1 인장 스트레스를 갖는다.
다음에, 상기 제3 실리콘 질화막(124) 상에 제4 실리콘 질화막(126)을 형성한다. 상기 제4 실리콘 질화막(126)은 상기 제2 실리콘 질화막(122)과 동일한 공정을 통해 형성되므로, 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는다. 이 후, 상기 제3 및 제4 실리콘 질화막(124, 126)을 포함하는 구조물에 UV 베이크 공정을 수행한다.
도시하지는 않았지만, 상기 제4 실리콘 질화막(126) 상에, 상기 제1 및 제2 실리콘 질화막과 같이 서로 다른 스트레스 특성을 갖는 실리콘 질화물을 반복 적층시킬 수 있다. 또한, 상기 적층 공정을 수행한 후에 상기 UV 베이크 공정을 더 수행할 수 있다.
상기 공정을 수행함으로써, 제1 인장 스트레스를 갖는 실리콘 질화물 및 제2 인장 스트레스를 갖는 실리콘 질화물이 수직 방향으로 반복 적층된 스트레스 구조물(128)이 형성된다. 상기 스트레스 구조물을 형성하는 공정에서, 상기 기판에 인장 스트레스가 충분하게 가해지게 되어 NMOS 트랜지스터의 동작 특성이 우수해진다.
도 7 및 도 8은 도 1에 도시된 NMOS 트랜지스터를 제조하기 위한 다른 방법을 나타내는 단면도들이다.
먼저, 도 2 및 도 3을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 3에 도시된 것과 같은 구조를 형성한다.
도 7을 참조하면, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 프로파일을 따라 제1 인장 스트레스를 갖는 제1 예비 실리콘 질화막(130)을 형성한다. 상기 제1 예비 실리콘 질화막(130)은 1.5 내지 1.7Gpa의 인장 스트레스를 갖도록 형성할 수 있다.
일 예로, 5 내지 10Torr의 챔버 압력 하에서 플라즈마 강화 화학기상증착(PE-CVD) 공정을 수행하여 제1 예비 실리콘 질화막을 형성한다. 또한, 상기 증착 공정 시에 챔버 내부의 온도는 300 내지 600℃ 범위의 어느 한 온도일 수 있으며, 보다 바람직하게는 400 내지 500℃ 범위의 어느 한 온도일 수 있다.
도 8을 참조하면, 상기 제1 예비 실리콘 질화막(130)의 표면에 질소 플라즈마 공정을 수행함으로써, 상기 제1 예비 실리콘 질화막(130)의 상부 표면 일부를 제2 실리콘 질화막(122)으로 변화시킨다. 이로써, 제1 실리콘 질화막(120) 및 제2 실리콘 질화막(122)이 적층된 구조를 형성한다. 상기 제1 실리콘 질화막(120)은 상기 제1 인장 스트레스를 가지며, 상기 제2 실리콘 질화막(132)은 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는다.
상기 질소 플라즈마 공정을 수행하면, 상기 제1 예비 실리콘 질화막(130) 표 면에서 실리콘과 질소가 결합하게 되고 상기 제1 예비 실리콘 질화막(130) 내의 수소가 빠져나가게 되어 상기 제1 예비 실리콘 질화막(130)의 상부 표면이 상대적으로 치밀한 구조로 변화된다. 그러므로, 상기 제1 예비 실리콘 질화막(130)의 상부 표면은 낮은 인장 스트레스를 갖게 된다. 따라서, 상기 질소 플라즈마 공정에 의해, 상기 제1 예비 실리콘 질화막(130)의 하부는 제1 인장 스트레스를 갖는 제1 실리콘 질화막(120)이 되고, 상기 제1 예비 실리콘 질화막(130)의 상부 표면은 개질되어 낮은 인장 스트레스를 갖는 제2 실리콘 질화막(122)이 된다.
다음에, 상기 제1 및 제2 실리콘 질화막(120, 122)이 형성된 구조물에 UV 베이크 공정을 수행한다.
다시, 도 1을 참조하면, 상기 제2 실리콘 질화막(122) 상에 제3 예비 실리콘 질화막(도시안됨)을 형성한다. 상기 제3 예비 실리콘 질화막은 상기 제1 예비 실리콘 질화막과 동일한 공정을 통해 형성되며, 상기 제1 인장 스트레스를 갖는다. 이 후, 상기 제3 예비 실리콘 질화막의 표면에 질소 플라즈마 공정을 수행함으로써, 상기 제2 실리콘 질화막(122) 상에 제3 실리콘 질화막(124) 및 제4 실리콘 질화막(126)을 형성한다. 상기 제3 실리콘 질화막(124)은 상기 제1 인장 스트레스를 가지며, 상기 제4 실리콘 질화막(126)은 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는다. 또한, 상기 제3 및 제4 실리콘 질화막(124, 126)이 형성된 구조물에 UV 베이크 공정을 수행한다.
도시하지는 않았지만, 상기 제4 실리콘 질화막(126) 상에 제1 및 제2 실리콘 질화막(122, 124)을 형성하는 공정과 동일한 공정을 반복 수행할 수 있다. 또한, 상기 막 형성 공정을 수행한 후 UV 베이크 공정을 수행할 수 있다.
상기 공정을 수행함으로써, 도 1에 도시된 NMOS 트랜지스터를 완성한다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 NMOS 트랜지스터를 나타내는 단면도이다. 이하에서 설명하는 NMOS 트랜지스터는 스트레스 구조물을 제외하고는 실시예 1의 NMOS 트랜지스터와 동일하다.
도 9를 참조하면, 반도체 물질로 이루어진 기판(100)이 마련된다. 상기 기판(100)은 단결정 실리콘을 포함할 수 있다.
상기 기판(100) 상에는 게이트 산화막 패턴(102) 및 게이트 전극(104)이 적층된 게이트 구조물(106)이 구비된다. 상기 게이트 구조물(106)의 양 측벽에는 오프셋 스페이서(108) 및 스페이서(112)가 각각 구비된다. 상기 게이트 구조물(106) 양 측의 기판(100) 표면 아래에는 소오스/드레인으로 제공되는 불순물 영역(116)들이 구비된다. 상기 불순물 영역(116)에는 N형 불순물이 도핑되어 있다. 상기 게이트 구조물(106) 상부면에는 제1 금속 실리사이드 패턴(118a)이 구비되고, 상기 불순물 영역(116)이 위치하는 기판 표면에는 제2 금속 실리사이드 패턴(118b)이 구비된다.
상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 프로파일을 따라 스트레스 구조물(158)이 구비된다.
상기 스트레스 구조물(158)은 실리콘 질화물 및 상기 실리콘 질화물에 비해 인장 스트레스가 작은 버퍼 물질이 수직 방향으로 반복 적층된 형상을 갖는다. 상기 버퍼 물질의 예로는 실리콘 산화물, 실리콘 산 질화물, 실리콘 등을 들 수 있다. 본 실시예에서, 상기 버퍼 물질은 실리콘 산화물로 형성된다.
구체적으로, 상기 스트레스 구조물(158)은 제1 실리콘 질화막(150), 제1 실리콘 산화막(152), 제2 실리콘 질화막(154) 및 제2 실리콘 산화막(156)이 적층된 형상을 갖는다. 이와같이, 상기 스트레스 구조물(158)은 인장 스트레스 정도가 서로 다른 실리콘 질화물 및 실리콘 산화물이 반복 적층된 구조를 가지며, 상기 실리콘 질화물 및 실리콘 산화물의 적층 순서는 서로 바뀔 수 있다.
이와같이, 실리콘 질화물 및 상기 실리콘 질화물보다 낮은 인장 스트레스를 갖는 물질이 반복 적층된 스트레스 구조물(158)을 포함하는 경우, 기판에 가해지는 인장 스트레스가 극대화되어 NMOS 트랜지스터의 드레인 포화 전류가 증가된다. 따라서, 상기 NMOS 트랜지스터는 높은 드레인 포화 전류 및 빠른 동작 속도를 갖는다.
도 10 및 도 11은 도 10에 도시된 NMOS 트랜지스터를 제조하기 위한 다른 방법을 나타내는 단면도들이다.
먼저, 도 2 및 도 3을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 3에 도시된 것과 같은 구조를 형성한다.
도 10을 참조하면, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 프로파일을 따라 제1 실리콘 질화막(150)을 형성한 다. 상기 제1 실리콘 질화막(150)은 1.2 내지 1.7Gpa의 인장 스트레스를 가질 수 있다. 보다 바람직하게, 상기 제1 실리콘 질화막은 1.5 내지 1.7Gpa의 인장 스트레스를 가질 수 있다.
구체적으로, 2 내지 10 Torr의 압력 조건 하에서 플라즈마 강화 화학기상증착(PE-CVD) 공정을 수행하여 제1 실리콘 질화막(150)을 형성한다. 상기 증착 공정 시에 챔버 내부의 온도는 300 내지 600℃ 범위의 어느 한 온도일 수 있으며, 보다 바람직하게는 400 내지 500℃ 범위의 어느 한 온도일 수 있다.
이 후, 선택적으로, 상기 제1 실리콘 질화막(150)이 형성된 기판에 UV 베이크 공정을 수행한다.
도 11을 참조하면, 상기 제1 실리콘 질화막(150) 상에 상기 제1 실리콘 질화막보다 낮은 인장 스트레스를 갖고 상기 제1 실리콘 질화막(150)과 다른 물질로 이루어지는 버퍼막을 형성한다. 상기 버퍼막으로 사용될 수 있는 물질의 예로는 실리콘 산화물, 실리콘, 실리콘 산 질화물을 들 수 있다. 본 실시예에서는, 상기 버퍼막으로써 실리콘 산화막을 형성한다.
그러므로, 상기 제1 실리콘 질화막(150) 상에 제1 실리콘 산화막(152)을 형성한다. 상기 제1 실리콘 산화막(152)은 화학기상증착 공정을 통해 형성할 수 있다. 상기 제1 실리콘 산화막(152)은 상기 제1 실리콘 질화막(150)에 비해 상대적으로 낮은 인장 스트레스를 갖는다. 따라서, 상기 제1 실리콘 산화막(152)이 버퍼막으로 사용됨으로써 상기 제1 실리콘 질화막(150)의 스트레스 완화를 억제한다.
본 실시예에서, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이 드 패턴(118a, 118b)의 표면 프로파일을 따라 제1 실리콘 질화막(150)을 먼저 형성하는 것으로 설명하였으나, 상기 제1 실리콘 질화막(150) 및 제1 실리콘 산화막(152)을 형성하는 순서가 서로 바뀔 수도 있다. 즉, 상기 기판(100), 스페이서(112), 제1 및 제2 금속 실리사이드 패턴(118a, 118b)의 표면 프로파일을 따라 상기 제1 실리콘 산화막을 먼저 형성한 다음, 상기 제1 실리콘 질화막을 형성할 수도 있다. 또한, 상기 제1 실리콘 질화막 및 제1 실리콘 산화막을 형성한 후에 UV 베이크 공정을 수행할 수도 있다.
다시, 도 9를 참조하면, 상기 제1 실리콘 산화막(152) 상에 제2 실리콘 질화막(154) 및 제2 실리콘 산화막(156)을 차례로 증착한다. 또한, 상기 제2 실리콘 질화막(154) 및 제2 실리콘 산화막(156)을 증착하는 공정을 수행한 후에 선택적으로 UV 베이크 공정을 수행한다. 상기 제2 실리콘 질화막(154)은 상기 제1 실리콘 질화막(150)을 형성하는 공정과 동일한 공정을 통해 형성된다. 또한, 상기 제2 실리콘 산화막(156)은 상기 제1 실리콘 산화막(152)을 형성하는 공정과 동일한 공정을 통해 형성된다.
상기 공정을 수행함으로써, 도 9에 도시된 NMOS 트랜지스터를 완성한다.
실시예 3
도 12는 본 발명의 실시예 3에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
도 12를 참조하면, 반도체 물질로 이루어진 기판(200)이 마련된다. 상기 기 판(200)은 단결정 실리콘을 포함할 수 있다. 본 실시예에서, 상기 기판은 실리콘 <100> 기판이며, 기판에 형성되는 트랜지스터들은 채널 방향이 <100> 방향이 되도록 배치된다.
상기 기판(200)은 NMOS 트랜지스터 형성 영역(이하, NMOS 영역) 및 PMOS 트랜지스터 형성 영역(이하, PMOS 영역)이 구분되어 있다. 또한, 상기 기판(200)은 액티브 영역 및 소자 분리 영역이 구분되어 있다.
상기 NMOS 영역의 기판(200) 상에는 제1 게이트 산화막 패턴(204a) 및 제1 게이트 전극(206a)이 적층된 제1 게이트 구조물이 구비된다. 상기 제1 게이트 산화막 패턴(204a)은 실리콘 산화물로 이루어지고, 상기 제1 게이트 전극(206a)은 N형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 폴리실리콘으로 이루어지는 제1 게이트 전극(206a) 상에는 제1 금속 실리사이드 패턴(218a)이 구비된다. 일 예로, 상기 제1 금속 실리사이드 패턴(218a)은 코발트 실리사이드로 이루어질 수 있다. 상기 제1 게이트 구조물 양 측벽에는 오프셋 스페이서(208) 및 제1 스페이서(214a)가 구비된다. 상기 제1 스페이서(214a)는 실리콘 질화물로 이루어질 수 있다. 상기 제1 게이트 구조물 양 측의 기판 표면 아래에는 소오스/드레인으로 제공되는 제1 불순물 영역(217a)들이 구비된다. 상기 제1 불순물 영역(217a)은 N형 불순물이 도핑되어 있다. 상기 제1 불순물 영역(217a)들은 저농도 도핑 영역(210a) 및 고농도 도핑 영역(216a)을 포함하는 LDD 구조를 가질 수 있다. 상기 고농도 도핑 영역(216a)이 위치하는 기판 표면에는 제2 금속 실리사이드 패턴(218b)이 구비된다. 상기 제2 금속 실리사이드 패턴(218b)은 상기 제1 금속 실리사이드 패 턴(218a)과 동일한 물질로 이루어지며, 예를들어 코발트 실리사이드로 이루어질 수 있다.
상기 기판(200), 제1 스페이서(214a), 제1 게이트 전극(206a), 제1 및 제2 금속 실리사이드 패턴(218a, 218b)의 표면 프로파일을 따라 스트레스 구조물(232)이 구비된다.
상기 스트레스 구조물(232)은 상기 NMOS 영역의 기판(200)에 인장 스트레스를 가하여 NMOS 트랜지스터의 동작 특성을 향상시키기 위하여 구비된다. 또한, 상기 스트레스 구조물(232)은 식각 저지막으로도 사용된다. 상기 스트레스 구조물(232)은 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상을 갖는다. 구체적으로, 상기 스트레스 구조물(232)은 도시한 것과 같이, 상기 실시예 1의 스트레스 구조물(232)과 동일한 구조를 가질 수 있다. 이와는 다른예로, 상기 스트레스 구조물(232)은 상기 실시예 2의 NMOS 트랜지스터에 포함된 스트레스 구조물과 동일한 구조를 가질 수 있다.
상기 PMOS 영역의 기판(200) 상에는 제2 게이트 산화막 패턴(204b) 및 제2 게이트 전극(206b)이 적층된 제2 게이트 구조물이 구비된다. 상기 제2 게이트 산화막 패턴(204b)은 실리콘 산화물로 이루어지고, 상기 제2 게이트 전극(206b)은 P형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 폴리실리콘으로 이루어지는 제2 게이트 전극(206b) 상에는 제3 금속 실리사이드 패턴(218c)이 구비된다. 일 예로, 상기 제3 금속 실리사이드 패턴(218c)은 코발트 실리사이드로 이루어질 수 있다. 상기 제2 게이트 구조물 양 측벽에는 오프셋 스페이서(208) 및 제2 스페이서(214b)가 구비된다. 상기 제2 스페이서(214b)는 실리콘 질화물로 이루어질 수 있다. 상기 제2 게이트 구조물 양 측의 기판 표면 아래에는 소오스/드레인으로 제공되는 제2 불순물 영역(217b)들이 구비된다. 상기 제2 불순물 영역(217b)에는 P형 불순물이 도핑되어 있다. 상기 제2 불순물 영역(217b)들은 저농도 도핑 영역(210b) 및 고농도 도핑 영역(216b)을 포함하는 LDD 구조를 가질 수 있다. 상기 제2 불순물 영역(217b)이 위치하는 기판 표면에는 제4 금속 실리사이드 패턴(218d)이 구비된다. 상기 제4 금속 실리사이드 패턴(218d)은 상기 제3 금속 실리사이드 패턴(218c)과 동일한 물질로 이루어지며, 예를들어 코발트 실리사이드로 이루어질 수 있다.
상기 PMOS 영역의 기판(200), 제2 스페이서(214b), 제3 및 제4 금속 실리사이드 패턴(218c, 218d)의 표면 프로파일에는 상기 NMOS 트랜지스터에 구비되는 것과 동일한 구조의 스트레스 구조물(232)이 구비된다.
상기 PMOS 트랜지스터에 상기 스트레스 구조물(232)이 구비되어 있더라도 상기 PMOS 트랜지스터의 성능이 크게 나빠지지 않기 때문이다. 특히, 실리콘 <100> 기판 상에 PMOOS 트랜지스터가 구현된 경우에는, 상기 스트레스 구조물에 의해 PMOS 트랜지스터의 성능 저하가 거의 없다.
상기 NMOS 영역 및 PMOS 영역의 기판(200)에 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 덮는 층간 절연막(240)이 구비된다. 상기 층간 절연막(240) 및 상기 스트레스 구조물(232)을 관통하여 상기 제2 및 제4 금속 실리사이드 패턴(218b, 218d)을 각 노출시키는 콘택홀이 포함되어 있다. 상기 콘택홀 내에는 콘 택 플러그(242)가 구비된다. 상기 콘택 플러그(242)는 상기 제1 불순물 영역(217a) 및 제2 불순물 영역(217b)과 전기적으로 연결된다.
도 13 및 도 14는 도 12에 도시된 CMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 13을 참조하면, 반도체 물질로 이루어지는 기판(200)을 마련한다. 상기 기판(200)은 NMOS트랜지스터가 형성되는 NMOS 영역과 PMOS 트랜지스터가 형성되는 PMOS 영역으로 구분된다. 상기 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(202)을 형성함으로써 액티브 영역 및 소자 분리 영역을 정의한다. 다음에, NMOS 및 PMOS 트랜지스터 각각의 채널 영역을 형성하기 위하여, 상기 NMOS 영역의 기판에 P형 불순물을 도핑하고, 상기 PMOS 영역의 기판에 N형 불순물을 도핑한다.
계속해서, 상기 기판(200) 상에 게이트 산화막(도시안됨)을 형성한다. 상기 게이트 산화막은 상기 기판(200)의 표면을 열산화시켜 형성할 수 있다.
상기 게이트 산화막 상에 게이트로 사용되기 위한 폴리실리콘막(도시안됨)을 형성한다. 이 후, 상기 NMOS 영역에 형성되어 있는 상기 폴리실리콘막에는 N형 불순물을 주입하고, 상기 PMOS 영역에 형성되어 있는 상기 폴리실리콘막에는 P형 불순물을 주입한다. 이를 위하여, 상기 불순물 주입 공정 이 전에, 상기 폴리실리콘막 상에 이온주입 마스크로써 포토레지스트 패턴을 형성하는 공정이 수행된다. 상기 N형 불순물은 인 또는 비소를 포함하고, 상기 P형 불순물은 붕소를 포함한다. 그러나, 현 단계에서 상기 폴리실리콘막에 불순물을 주입하는 공정을 수행하지 않고, 후속 공정에서 상기 불순물 주입 공정을 수행할 수도 있다.
다음에, 상기 사진 및 식각 공정을 통해 상기 폴리실리콘막 및 게이트 산화막을 패터닝함으로써 상기 NMOS 영역에는 제1 게이트 산화막 패턴(204a) 및 제1 게이트 전극(206a)을 형성하고, 상기 PMOS 영역에 제2 게이트 산화막 패턴(204b) 및 제2 게이트 전극(206b)을 형성한다.
이 후, 상기 제1 및 제2 게이트 패턴(206a, 206b)에 오프셋 스페이서(208)를 형성한다. 상기 NMOS 영역의 기판을 선택적으로 노출하는 제3 이온주입 마스크 패턴(도시안됨)을 형성한 후, 상기 제1 영역의 기판에 N형 불순물을 이온주입한다. 상기 공정을 통해, NMOS 트랜지스터의 저농도 도핑 영역(210a)이 형성된다. 다음에, 상기 제3 이온주입 마스크 패턴을 제거한다.
또한, 상기 PMOS 영역의 기판(200)을 선택적으로 노출하는 제4 이온주입 마스크 패턴(도시안됨)을 형성한 후, 상기 PMOS 영역의 기판에 P형 불순물을 이온주입한다. 상기 공정을 통해, PMOS 트랜지스터의 저농도 도핑 영역(210b)이 형성된다. 다음에, 상기 제4 이온주입 마스크 패턴을 제거한다.
상기 제1 및 제2 게이트 전극(206a, 206b), 오프셋 스페이서(208) 및 기판(200) 표면에 스페이서용 절연막을 형성하고, 이를 이방성으로 식각함으로써 상기 제1 및 제2 게이트 전극(206a, 206b)의 측벽에 제1 및 제2 스페이서(214a, 214b)를 각각 형성한다.
다음에, 상기 NMOS 영역의 기판을 선택적으로 노출하는 제5 이온주입 마스크 패턴(도시안됨)을 형성한 후, 상기 NMOS 영역의 기판에 N형 불순물을 이온주입한다. 상기 공정을 통해, NMOS 트랜지스터의 고농도 도핑 영역(216a)이 형성된다. 다음에, 상기 제5 이온주입 마스크 패턴을 제거한다. 이로써, 상기 NMOS 트랜지스터의 소오스/드레인으로 제공되는 제1 불순물 영역(217a)이 형성된다.
또한, 상기 PMOS 영역의 기판(200)을 선택적으로 노출하는 제6 이온주입 마스크 패턴(도시안됨)을 형성한 후, 상기 PMOS 영역의 기판에 P형 불순물을 이온주입한다. 상기 공정을 통해, PMOS 트랜지스터의 고농도 도핑 영역(216b)이 형성된다. 다음에, 상기 제6 이온주입 마스크 패턴을 제거한다. 이로써, 상기 PMOS 트랜지스터의 소오스/드레인으로 제공되는 제2 불순물 영역(217b)이 형성된다.
상기 공정을 수행한 다음에, 선택적으로 채널 영역에 스트레스를 가하기 위한 스트레스 저장 공정(SMT, stress memorization technique)을 더 수행할 수 있다. 즉, 인장 스트레스막을 형성한 다음 열처리함으로써 채널 영역에 스트레스를 가한다. 다음에, 상기 인장 스트레스막을 제거한다.
상기 제1 및 제2 게이트 전극(206a, 206b) 상부면과 각 소오스/드레인 영역에 해당하는 기판(200) 표면 상에 각각 금속 실리사이드 패턴(218a, 218b, 218c, 218d)을 형성한다. 즉, 상기 제1 및 제2 게이트 전극(206a, 206b) 상에는 각각 제1 및 제3 금속 실리사이드 패턴(218a, 218c)이 형성된다. 또한, 상기 제1 및 제2 불순물 영역(217a, 217b)에는 각각 제2 및 제4 금속 실리사이드 패턴(218b, 218d)이 형성된다.
도 14를 참조하면, 상기 기판(200), 제1 및 제2 스페이서(214a, 214b), 제1 내지 제4 금속 실리사이드 패턴(218a, 218b, 218c, 218d)의 표면을 따라 스트레스 구조물(232)을 형성한다.
상기 스트레스 구조물(232)은 상기 실시예 1 및 2에서 설명한 스트레스 구조물(232) 형성 방법들 중 어느 하나를 선택하여 형성할 수 있다.
다음에, 도 12에 도시된 것과 같이, 상기 스트레스 구조물(232), 제1 및 제2 게이트 전극(206a, 206b)을 덮도록 상기 기판(200) 상에 층간 절연막(240)을 형성한다. 상기 층간 절연막(240)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 층간 절연막(240) 및 상기 스트레스 구조물(232)의 일부분을 선택적으로 식각함으로써, 상기 제2 금속 실리사이드 패턴(218b) 및 제4 금속 실리사이드 패턴(218c)을 노출하는 콘택홀을 형성한다. 상기 콘택홀을 형성하는 공정에서, 상기 스트레스 구조물(232)을 식각 저지막으로 사용하여 상기 층간 절연막(240)을 식각한 후, 상기 스트레스 구조물(232)을 식각한다.
상기 콘택홀 내부에 도전 물질을 채워넣고 연마함으로써, 콘택 플러그(242)를 형성한다.
실시예 4
도 15는 본 발명의 실시예 4에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
실시예 4에 따른 CMOS 트랜지스터는 PMOS 트랜지스터 상에 압축 스트레스막이 구비되는 것을 제외하고는 실시예 3의 CMOS 트랜지스터와 동일하다.
도 15를 참조하면, 반도체 물질로 이루어진 기판이 마련된다. 상기 기판은 실리콘 <110> 기판일 수 있다. 상기 기판(200)은 NMOS 영역 및 PMOS 영역이 구분되어 있다. 또한, 상기 기판(200)은 액티브 영역 및 소자 분리 영역이 구분되어 있다.
상기 NMOS 영역에는 상기 실시예 3의 NMOS 트랜지스터와 동일한 구조의 트랜지스터 및 스트레스 구조물이 구비된다.
상기 PMOS 영역에는 상기 실시예 3의 PMOS 트랜지스터와 동일한 구조의 트랜지스터가 구비된다. 즉, 상기 PMOS 트랜지스터는 제2 게이트 산화막 패턴(204b) 및 제2 게이트 전극(206b)이 적층된 제2 게이트 구조물과, 제2 불순물 영역, 제3 및 제4 실리사이드 패턴들 및 제2 스페이서를 포함한다.
상기 PMOS 영역의 기판(200), 제2 스페이서(214b), 제3 및 제4 금속 실리사이드 패턴(218c, 218d)의 표면 프로파일에는 압축 스트레스막이 구비된다. 상기 압축 스트레스막은 압축 스트레스를 갖는 실리콘 질화물로 이루어질 수 있다. 도시된 것과 같이, 상기 압축 스트레스막은 단일막일 수 있다. 그러나, 이와는 다른 실시예로, 상기 압축 스트레스막은 서로 다른 압축 스트레스를 갖는 박막이 반복적으로 적층되는 구조를 갖는 복합막일 수도 있다. 상기 PMOS 트랜지스터에 압축 스트레스막이 구비됨으로써, 상기 PMOS 트랜지스터의 채널 영역에 압축 스트레스가 가해지게 된다. 따라서, 상기 PMOS 트랜지스터의 동작 특성이 더욱 양호하다.
본 실시예에 따른 CMOS 트랜지스터는 NMOS 트랜지스터의 채널 영역에는 인장 스트레스가 가해지고, 상기 PMOS 트랜지스터의 채널 영역에는 압축 스트레스가 가 해짐으로써, 우수한 동작 특성을 갖게된다.
도 16 및 도 17은 도 15에 도시된 CMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
본 실시예에 따른 CMOS 트랜지스터는, 실시예 3의 CMOS 트랜지스터 제조 공정을 동일하게 수행한 다음 추가적으로 압축 스트레스막을 형성하는 공정을 수행함으로써 제조될 수 있다.
먼저, 도 13 및 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 도 12에 도시된 구조를 형성한다.
다음에, 도 16을 참조하면, 상기 NMOS 영역의 기판을 모두 마스킹하고, 상기 PMOS 영역의 기판을 노출하는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여, 상기 PMOS 영역에 형성되어 있는 스트레스 구조물(232)을 선택적으로 제거한다. 상기 공정을 수행하면, 상기 NMOS 영역에 형성된 NMOS 트랜지스터에만 상기 스트레스 구조물이 남아있게 된다.
도 17을 참조하면, 상기 NMOS 영역에 남아있는 스트레스 구조물 및 상기 PMOS 영역의 기판(200), 제2 스페이서(214a, 214b), 제3 및 제4 금속 실리사이드 패턴(218a, 218b, 218c, 218d)의 표면을 따라 압축 스트레스막을 형성한다. 상기 압축 스트레스막은 압축 스트레스를 갖는 실리콘 질화물을 증착시켜 형성한다. 상기 압축 스트레스막은 단일의 실리콘 질화막을 증착시켜 형성할 수도 있다. 그러나, 이와 다른 실시예로, 상기 압축 스트레스막은 서로 다른 압축 스트레스를 갖는 실리콘 질화막을 교대로 적층시켜 형성할 수도 있다.
다음에, 상기 NMOS 영역을 선택적으로 노출하는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 NMOS 영역에 형성된 압축 스트레스막을 제거한다. 상기 공정을 수행하면, 도 15에 도시된 것과 같이, 상기 NMOS 트랜지스터에는 스트레스 구조물이 구비되고, 상기 PMOS 트랜지스터에는 압축 스트레스막을 갖는 CMOS 트랜지스터가 완성된다.
실시예 5
도 18은 본 발명의 실시예 5에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
실시예 5에 따른 CMOS 트랜지스터는 PMOS 트랜지스터 상에 스트레스 구조물이 구비되지 않는 것을 제외하고는 실시예 3의 CMOS 트랜지스터와 동일하다. 즉, 도 18에 도시된 것과 같이, NMOS 트랜지스터에는 스트레스 구조물이 구비되고, PMOS 트랜지스터에는 스트레스 구조물 또는 스트레스막이 구비되지 않는다.
본 실시예에 따른 CMOS 트랜지스터는 PMOS 트랜지스터의 채널 영역에 인장 스트레스가 가해지는 것이 억제됨으로써, 우수한 동작 특성을 갖게된다.
NMOS 트랜지스터를 포함하는 시스템
도 19는 본 발명의 NMOS 트랜지스터를 포함하는 시스템을 도시한 블록다이어그램이다.
도 19를 참조하면, 시스템(300)은 CPU(central processing unit, 302) 및 메모리(304)를 내장한다. 상기 메모리(304)는 DRAM 또는 플래시 메모리를 포함할 수 있다. 상기 메모리(304)의 페리 회로 또는 셀에는 본 실시예에서와 같이 스트레스 구조물을 포함하고 고성능을 갖는 NMOS 트랜지스터가 포함되어 있다. 상기 메모리(304)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다.
도 19에서, 각 요소들이 충분하게 도시되지 않았지만 본 실시예의 NMOS 트랜지스터는 전자기기 제품들이 디지털화됨에 따라 회로 내에 포함되는 기본적인 요소라 할 것이다.
증착 압력에 따른 실리콘 질화막의 인장 스트레스 실험
비교 샘플 1~4
벌크 단결정 실리콘 기판 표면 상에 서로 다른 압력 조건인 PE-CVD 공정을 통해 각각 실리콘 질화막을 형성하여 비교 샘플 1 내지 4를 각각 제작하였다. 각 비교 샘플에서 실리콘 질화막은 압력 조건 이외의 다른 증착 조건이 모두 동일하게 형성된 것이다. 각 비교 샘플에서 실리콘 질화막 증착 시의 압력 조건은 다음과 같다.
압력
비교샘플 1 2.0 Torr
비교샘플 2 3.0 Torr
비교샘플 3 6.0 Torr
비교샘플 4 9.0 Torr
상기 비교 샘플 1 내지 4에 형성되어 있는 실리콘 질화막에 대해 각각 스트 레스를 측정하였다.
도 20은 비교 샘플 1 내지 4의 실리콘 질화막에서 측정된 스트레스를 나타내는 것이다.
도 20에 도시된 것과 같이, PE-CVD공정 시의 압력이 높을수록 상기 실리콘 질화막에서 인장 스트레스가 높게 측정되는 것을 알 수 있었다. 그 결과, PE-CVD 공정 시의 압력을 변화시킴으로써 실리콘 질화막의 인장 스트레스를 조절할 수 있음을 알 수 있었다.
스트레스 구조물에 따른 NMOS 트랜지스터의 성능 실험
실시예
본 발명의 실시예 1에 따른 NMOS 트랜지스터를 형성하였다.
상기 NMOS 트랜지스터에 포함되는 스트레스 구조물은 다음과 같은 방법으로 형성하였다. 먼저, 6Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 제1 실리콘 질화막을 형성하고 난 후, 3Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 제2 실리콘 질화막을 형성하였다. 이 후, UV 베이크 공정을 수행하였다. 다음에, 상기 6Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 제3 실리콘 질화막을 형성하고 난 후, 3Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 제4 실리콘 질화막을 형성하였다. 이 후, UV 베이크 공정을 수행하였다. 이로써, 제1 내지 제4 실리콘 질화막이 형성된 스트레스 구조물을 완성하였다.
본 발명의 실시예와 비교하기 위하여 단일의 실리콘 질화막으로 이루어지는 스트레스 구조물을 포함하는 비교예 1 내지 4의 NMOS 트랜지스터들을 형성하였다. 상기 비교예 1 내지 4의 각 NMOS 트랜지스터들은 스트레스 구조물을 제외한 나머지는 상기 실시예의 구조와 동일하다.
비교예 1
비교예 1의 NMOS 트랜지스터에서 스트레스 구조물은 2Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 단일의 실리콘 질화물로 형성되었다. 상기 실리콘 질화물을 형성한 다음, UV 베이크 공정을 수행하였다.
비교예 2
비교예 2의 NMOS 트랜지스터에서 스트레스 구조물은 3Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 단일의 실리콘 질화물로 형성되었다. 상기 실리콘 질화물을 형성한 다음, UV 베이크 공정을 수행하였다.
비교예 3
비교예 1의 NMOS 트랜지스터에서 스트레스 구조물은 6Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 단일의 실리콘 질화물로 형성되었다. 상기 실리콘 질화물을 형성한 다음, UV 베이크 공정을 수행하였다.
비교예 4
비교예 1의 NMOS 트랜지스터에서 스트레스 구조물은 9Torr의 챔버 압력 하에서 PE-CVD 공정에 의해 단일의 실리콘 질화물로 형성되었다. 상기 실리콘 질화물을 형성한 다음, UV 베이크 공정을 수행하였다.
상기 실시예 및 비교예 1 내지 4의 NMOS 트랜지스터의 드레인 포화 전류를 각각 측정하였다.
도 21은 실시예 및 비교예 1 내지 4의 NMOS 트랜지스터의 드레인 포화 전류를 나타낸다.
도 21을 살펴보면, 6 및 9 Torr의 압력 조건에서 형성된 스트레스 구조물을 포함하는 비교예 3 및 4의 NMOS 트랜지스터에 비해 3 Torr의 압력 조건에서 형성된 스트레스 구조물을 포함하는 비교예 2 의 NMOS 트랜지스터에서 드레인 포화 전류가 더 크게 나타나는 것을 알 수 있었다.
즉, 1.6Gpa 이상의 인장 스트레스를 갖는 스트레스 구조물을 포함하는 NMOS 트랜지스터에 비해 1.3 내지 1.4GPa 정도의 인장 스트레스를 갖는 스트레스 구조물을 포함하는 NMOS 트랜지스터의 특성이 더 양호한 것을 알 수 있었다. 이는, 과도한 인장 스트레스를 갖는 스트레스 구조물을 형성하는 경우, 오히려 스트레스 완화 현상이 나타나게 되기 때문으로 판단된다.
또한, 도 21에서 보여지듯이, 본 발명에 따른 NMOS 트랜지스터의 경우 가장 높은 드레인 포화 전류가 측정되었다. 이와같이, 강한 인장 스트레스를 갖는 실리콘 질화막과 상대적으로 약한 인장 스트레스를 갖는 실리콘 질화막을 번갈아 적층함으로써, 상기 스트레스 완화 현상이 감소된다. 따라서, 본 발명에 따른 NMOS 트랜지스터의 동작 특성이 가장 양호하였다.
상기 설명한 것과 같이, 본 발명의 트랜지스터는 채널 영역으로 제공되는 기판에 강한 신장 스트레스가 가해짐으로써, 케리어의 이동도가 향상된다. 때문에, 높은 드레인 포화 전류를 갖고 우수한 동작 특성을 갖는다. 따라서, 고집적화되면서도 고성능을 요구하는 다양한 반도체 소자에 적용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 NMOS 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 6은 도 1에 도시된 NMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 7 및 도 8은 도 1에 도시된 NMOS 트랜지스터를 제조하기 위한 다른 방법을 나타내는 단면도들이다.
도 9는 본 발명의 실시예 2에 따른 NMOS 트랜지스터를 나타내는 단면도이다.
도 10 및 도 11은 도 10에 도시된 NMOS 트랜지스터를 제조하기 위한 다른 방법을 나타내는 단면도들이다.
도 12는 본 발명의 실시예 3에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
도 13 내지 도 14는 도 12에 도시된 CMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 실시예 4에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
도 16 및 도 17은 도 15에 도시된 CMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 18은 본 발명의 실시예 5에 따른 CMOS 트랜지스터를 나타내는 단면도이다.
도 19는 본 발명의 NMOS 트랜지스터를 포함하는 시스템을 도시한 블록다이어 그램이다.
도 20은 비교 샘플 1 내지 4의 실리콘 질화막에서 측정된 스트레스를 나타낸다.
도 21은 실시예 및 비교예 1 내지 4의 NMOS 트랜지스터의 드레인 포화 전류를 나타낸다.

Claims (24)

  1. 기판 상에 구비되고, 게이트 산화막 패턴 및 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물 측벽에 구비되는 스페이서;
    상기 게이트 구조물 양측의 기판 표면 아래에 N형 불순물이 주입된 불순물 영역들; 및
    상기 기판, 스페이서 및 게이트 전극의 표면 프로파일을 따라 구비되고, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물을 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서, 상기 제1 및 제2 절연 물질은 실리콘 질화물인 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 제1 절연 물질은 실리콘 질화물이고, 상기 제2 절연 물질은 실리콘 산화물 또는 실리콘인 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 제1 절연 물질은 상기 제2 절연 물질보다 낮은 치밀도를 갖는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 제1 절연 물질이 상기 기판, 스페이서 및 게이트 전극의 표면과 접하는 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 제2 절연 물질이 상기 기판, 스페이서 및 게이트 전극의 표면과 접하는 것을 특징으로 하는 트랜지스터.
  7. 제1항에 있어서,
    상기 스트레스 구조물을 덮는 층간 절연막; 및
    상기 층간 절연막 및 스트레스 구조물을 관통하여 상기 불순물 영역들과 접촉하는 콘택 플러그를 더 포함하는 것을 특징으로 하는 트랜지스터.
  8. 기판 상에 게이트 산화막 패턴 및 게이트 전극을 포함하는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 측벽에 스페이서를 형성하는 단계;
    상기 게이트 구조물 양측의 기판 표면 아래에 N형 불순물을 주입시켜 불순물 영역들을 형성하는 단계; 및
    상기 기판, 스페이서 및 게이트 전극의 표면 프로파일을 따라, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 적층된 형상의 스트레스 구조물을 형 성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  9. 제8항에 있어서, 제1 및 제2 절연 물질은 실리콘 질화물을 증착시켜 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
  10. 제9항에 있어서, 상기 스트레스 구조물을 형성하는 단계는,
    i)제1 압력 조건에서 플라즈마 강화 화학기상증착 공정을 수행하여 제1 절연 물질을 형성하는 단계; 및
    ii)상기 제1 압력 조건보다 낮은 제2 압력 조건에서 플라즈마 강화 화학기상증착 공정을 수행하여 제2 절연 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  11. 제10항에 있어서, 상기 제1 압력은 5 내지 10Torr이고, 상기 제2 압력은 2 내지 4Torr인 것을 특징으로 하는 트랜지스터 제조 방법.
  12. 제10항에 있어서, 상기 i) 및 ii) 단계를 적어도 1회 반복 수행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  13. 제10항에 있어서, 상기 i) 및 ii) 단계를 수행한 후, 상기 제1 및 제2 절연 물질에 대해 UV 베이크하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제 조 방법.
  14. 제10항에 있어서, 상기 i) 및 ii) 단계는 동일한 증착 설비에서 인시튜로 수행되는 것을 특징으로 하는 트랜지스터 제조 방법.
  15. 제9항에 있어서, 상기 스트레스 구조물을 형성하는 단계는,
    i)제1 압력 조건에서 플라즈마 강화 화학기상증착 공정을 수행하여 제1 절연 물질을 형성하는 단계; 및
    ii)상기 제1 절연 물질의 상부 표면을 질소 플라즈마 처리함으로써, 상기 제1 절연 물질 상부를 선택적으로 제2 절연 물질로 변화시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  16. 제15항에 있어서, 상기 i) 및 ii) 단계를 적어도 1회 반복 수행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  17. 제8항에 있어서, 상기 제1 절연 물질은 제1 밀도를 갖고, 상기 제2 절연 물질은 상기 제1 밀도보다 높은 제2 밀도를 갖도록 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
  18. 제8항에 있어서, 상기 스트레스 구조물을 형성하는 단계는,
    플라즈마 강화 화학기상증착 공정을 통해 실리콘 질화물을 증착하여 제1 절연 물질을 형성하는 단계; 및
    상기 제1 절연 물질 상에 화학기상증착 공정을 통해 실리콘 산화물 또는 실리콘을 증착하여 제2 절연 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  19. 제8항에 있어서, 상기 불순물 영역들 및 상기 게이트 전극 상부면에 금속 실리사이드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  20. 제8항에 있어서,
    상기 스트레스 구조물을 덮는 층간 절연막을 형성하는 단계; 및
    상기 스트레스 구조물을 식각 저지막으로 사용하여 상기 층간 절연막의 일부를 식각함으로써 상기 불순물 영역을 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에, 상기 불순물 영역들과 접촉하는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  21. NMOS 영역의 기판에 구비되고, 게이트 산화막 패턴, 제1 게이트 전극, 제1 스페이서 및 N형 불순물 영역을 포함하는 NMOS 트랜지스터 구조;
    PMOS 영역의 기판에 구비되고, 게이트 산화막 패턴, 제2 게이트 전극, 제2 스페이서 및 P형 불순물 영역을 포함하는 PMOS 트랜지스터 구조; 및
    상기 NMOS 및 PMOS 기판, 제1 및 제2 스페이서 및 제1 및 제2 게이트 전극의 표면 프로파일을 따라 구비되고, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물을 포함하는 것을 특징으로 하는 상보형 트랜지스터.
  22. NMOS 영역 상에 게이트 산화막 패턴 및 제1 게이트 전극과 PMOS 영역 상에 게이트 산화막 패턴 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 및 제2 게이트 전극 측벽에 스페이서를 형성하는 단계;
    상기 제1 게이트 전극 아래의 NMOS 영역의 기판에 N형 불순물을 주입시켜 불순물 영역들을 포함하는 NMOS 트랜지스터 구조를 형성하는 단계;
    상기 제2 게이트 전극 아래의 PMOS 영역의 기판에 P형 불순물을 주입시켜 불순물 영역들을 포함하는 PMOS 트랜지스터 구조를 형성하는 단계; 및
    상기 NMOS 및 PMOS 기판, 제1 및 제2 스페이서 및 제1 및 제2 게이트 전극의 표면 프로파일을 따라, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 상보형 트랜지스터의 제조 방법.
  23. NMOS 영역의 기판에 구비되고, 게이트 산화막 패턴, 제1 게이트 전극, 제1 스페이서 및 N형 불순물 영역을 포함하는 NMOS 트랜지스터 구조;
    PMOS 영역의 기판에 구비되고, 게이트 산화막 패턴, 제2 게이트 전극, 제2 스페이서 및 P형 불순물 영역을 포함하는 PMOS 트랜지스터 구조;
    상기 NMOS 영역의 기판, 제1 스페이서 및 제1 게이트 전극의 표면 프로파일을 따라 구비되고, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물; 및
    상기 PMOS 영역의 기판, 제2 스페이서 및 제2 게이트 전극의 표면 프로파일을 따라 구비되고, 압축 스트레스를 갖는 스트레스막을 포함하는 것을 특징으로 하는 상보형 트랜지스터.
  24. NMOS 영역 상에 게이트 산화막 패턴 및 제1 게이트 전극과 PMOS 영역 상에 게이트 산화막 패턴 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 및 제2 게이트 전극 측벽에 스페이서를 형성하는 단계;
    상기 제1 게이트 전극 아래의 NMOS 영역의 기판에 N형 불순물을 주입시켜 불순물 영역들을 포함하는 NMOS 트랜지스터 구조를 형성하는 단계;
    상기 제2 게이트 전극 아래의 PMOS 영역의 기판에 P형 불순물을 주입시켜 불순물 영역들을 포함하는 PMOS 트랜지스터 구조를 형성하는 단계;
    상기 NMOS 영역의 기판, 제1 스페이서 및 제1 게이트 전극의 표면 프로파일 을 따라, 제1 인장 스트레스를 갖는 제1 절연 물질 및 상기 제1 인장 스트레스보다 낮은 제2 인장 스트레스를 갖는 제2 절연 물질이 수직 방향으로 반복 적층된 형상의 스트레스 구조물을 형성하는 단계; 및
    상기 PMOS 영역의 기판, 제2 스페이서 및 제2 게이트 전극의 표면 프로파일을 따라, 압축 스트레스를 갖는 스트레스막을 형성하는 단계를 포함하는 것을 특징으로 하는 상보형 트랜지스터 제조 방법.
KR1020090067120A 2009-07-23 2009-07-23 트랜지스터 및 그 제조 방법 KR20110009762A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090067120A KR20110009762A (ko) 2009-07-23 2009-07-23 트랜지스터 및 그 제조 방법
US12/841,245 US8502286B2 (en) 2009-07-23 2010-07-22 Etch stop layers and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090067120A KR20110009762A (ko) 2009-07-23 2009-07-23 트랜지스터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110009762A true KR20110009762A (ko) 2011-01-31

Family

ID=43496512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090067120A KR20110009762A (ko) 2009-07-23 2009-07-23 트랜지스터 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8502286B2 (ko)
KR (1) KR20110009762A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8709551B2 (en) * 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US8445965B2 (en) * 2010-11-05 2013-05-21 International Business Machines Corporation Strained semiconductor devices and methods of fabricating strained semiconductor devices
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
CN102956698A (zh) * 2011-08-19 2013-03-06 中国科学院微电子研究所 压应变p-MOSFET器件结构及其制造方法
KR20140147086A (ko) * 2012-02-14 2014-12-29 노벨러스 시스템즈, 인코포레이티드 반도체 디바이스 애플리케이션들을 위한 실리콘 질화물 막들
US9165788B2 (en) 2012-04-06 2015-10-20 Novellus Systems, Inc. Post-deposition soft annealing
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
KR102443695B1 (ko) 2015-08-25 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
JP6540650B2 (ja) 2016-10-19 2019-07-10 株式会社村田製作所 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
KR100666933B1 (ko) 2005-06-09 2007-01-10 주식회사 하이닉스반도체 반도체 장치의 제조방법
US20080138983A1 (en) * 2006-12-06 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming tensile stress films for NFET performance enhancement
US20080173908A1 (en) * 2007-01-19 2008-07-24 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
US7678698B2 (en) * 2007-05-04 2010-03-16 Freescale Semiconductor, Inc. Method of forming a semiconductor device with multiple tensile stressor layers

Also Published As

Publication number Publication date
US20110018044A1 (en) 2011-01-27
US8502286B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
KR20110009762A (ko) 트랜지스터 및 그 제조 방법
US7843013B2 (en) Semiconductor device and method for fabricating the same
US7528442B2 (en) Semiconductor device and manufacturing method thereof
KR20100121437A (ko) 반도체 장치 및 그 제조 방법
KR20050030097A (ko) 반도체 집적회로장치 및 그 제조방법
US20090294807A1 (en) Methods of Fabricating Transistors and Structures Thereof
JP4872395B2 (ja) シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法
KR100701697B1 (ko) 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법
KR20100004948A (ko) 반도체 장치 및 그 제조 방법
KR101008277B1 (ko) 반도체 장치 및 그 제조 방법
KR20090020847A (ko) 스트레인드 채널을 갖는 모스 트랜지스터의 제조 방법 및그에 의해 제조된 모스 트랜지스터
JP5857225B2 (ja) 半導体装置
CN101752314B (zh) 具有自对准接触孔的表面沟道pmos器件及制作方法
US7416968B2 (en) Methods of forming field effect transistors having metal silicide gate electrodes
KR101088712B1 (ko) 반도체 소자의 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
JP3744438B2 (ja) 半導体装置
KR100499755B1 (ko) Ｍｄｄ 와 선택적 ｃｖｄ 실리사이드를 갖는 디프서브미크론 ｃｍｏｓ 소스/드레인 제조방법
KR100230821B1 (ko) 반도체소자의 듀얼게이트 제조방법
JP4685359B2 (ja) 半導体装置の製造方法
US11824099B2 (en) Source/drains in semiconductor devices and methods of forming thereof
JP2009277909A (ja) 半導体装置の製造方法
US8008216B2 (en) Nitrogen profile in high-K dielectrics using ultrathin disposable capping layers
KR20070002664A (ko) 반도체 소자의 듀얼게이트 제조방법
KR101133518B1 (ko) 반도체 소자 및 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application