KR20100102418A - Gate of semiconductor device and method of fabricating the same - Google Patents

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Abstract

PURPOSE: A gate of a semiconductor device and a forming method thereof are provided to reduce the fault of a landing plug contact by preventing a SAC(Self Aligned Contact) failure. CONSTITUTION: A gate poly silicon layer(32) is located on the lowermost side of a gate. A tungsten silicide(33) is located on the upper side of the poly silicon layer. The gate of a semiconductor device includes a carbon nano tube(35) formed on the upper side of the tungsten silicide.

Description

반도체 소자의 게이트 및 그 형성방법{GATE OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}GATE OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME

본 발명은 반도체 소자의 게이트 및 그 형성방법에 관한 것이다. 보다 상세하게는 반도체 소자에서 트랜지스터를 구성하는 게이트의 물질을 변경시키는 반도체 소자의 게이트 및 그 형성방법에 관한 것이다.The present invention relates to a gate of a semiconductor device and a method of forming the same. More particularly, the present invention relates to a gate of a semiconductor device for changing a material of a gate constituting a transistor in the semiconductor device, and a method of forming the same.

반도체 소자는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억장치를 들 수 있다. 반도체 기억 장치 중 DRAM은 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있고, 게이트로 입력되는 제어 신호(전기장)에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.The semiconductor device may be operated according to a predetermined purpose by injecting impurities into a predetermined region of a silicon wafer or depositing a new material. A representative example is a semiconductor memory device. Among semiconductor memory devices, DRAM includes a large number of unit cells composed of capacitors and transistors. Among them, capacitors are used for temporarily storing data, and transistors are used to control signals (using a property of a semiconductor whose electrical conductivity varies depending on the environment). Word lines) to transfer data between the bit lines and the capacitors. The transistor is composed of three regions: a gate, a source, and a drain. The transistor transfers charge between the source and the drain according to a control signal (electric field) input to the gate. The transfer of charge between the source and drain occurs through the channel region.

반도체 소자의 선폭이 점차 미세해 지면서 게이트의 선폭 또한 미세해 지게 되므로, 게이트 사이에 비트라인 콘택(Bit Line Contact) 및 저장전극 콘택(Storage Node Contact)을 직접 형성하지 않고 게이트 사이에 랜딩 플러그 콘택(Landing Plug Contact)을 형성한 뒤, 이 랜딩 플러그 콘택의 상부에 비트라인 콘택 및 저장전극 콘택을 형성하는 방법이 사용되고 있다. 이와 같이 게이트 사이에 랜딩 플러그를 식각하여 형성하는 공정을 게이트 SAC 공정(Self Aligned Contact)이라 하는데, 이 때에도 선폭이 작은 게이트 사이에 랜딩 플러그 콘택을 식각하는 과정에서 게이트 구조물도 함께 식각되는 게이트 SAC fail 문제가 발생하고 있다.As the line width of the semiconductor device becomes gradually finer, the line width of the gate becomes finer, so that the landing plug contact between the gates is not directly formed between the gates and the bit line contact and the storage electrode contact. After forming a landing plug contact, a method of forming a bit line contact and a storage electrode contact on the landing plug contact is used. As such, the process of etching the landing plugs between the gates is called a gate self-aligned contact. In this case, the gate SAC fail is also etched with the gate structure in the process of etching the landing plug contacts between the gates having a small line width. There is a problem.

도 1은 종래 반도체 소자의 게이트 구조를 도시한 단면도이며, 도 1을 참조하면 종래의 게이트 구조물(30)은 게이트 폴리실리콘층(32)과 텅스텐 실리사이드(WSi; 33), 텅스텐(W)으로 이루어진 게이트 메탈층(34) 및 질화막으로 이루어지는 게이트 하드마스크층(36)을 포함하여 구성된다.FIG. 1 is a cross-sectional view illustrating a gate structure of a conventional semiconductor device. Referring to FIG. 1, a conventional gate structure 30 includes a gate polysilicon layer 32, tungsten silicide (WSi) 33, and tungsten (W). And a gate hard mask layer 36 composed of a gate metal layer 34 and a nitride film.

이러한 게이트 구조에서 SAC 공정을 수행할 때 게이트 메탈층(34)과 텅스텐 실리사이드(33) 및 폴리실리콘층(32) 등을 보호하기 위하여 그 상부에는 게이트 하드마스크층(36)이 형성되어 있음에도 불구하고, 게이트 메탈층(34)의 폭은 게이트 폴리실리콘층(32)과 동일하여 SAC 공정에서 게이트 메탈층(34)도 함께 식각되는 SAC fail이 자주 발생하는 문제점 있다.Although the gate hard mask layer 36 is formed on the gate metal layer 34 to protect the gate metal layer 34, the tungsten silicide 33, the polysilicon layer 32, and the like when the SAC process is performed in the gate structure. The width of the gate metal layer 34 is the same as that of the gate polysilicon layer 32, so that the SAC fail in which the gate metal layer 34 is also etched in the SAC process is frequently generated.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트 구조물에서 주로 텅스텐으로 형성되던 게이트 메탈층을 폭이 좁은 탄소나노튜브로 변경함으로써, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 반도체 소자의 게이트 및 그 형성방법을 제공하는 것을 목적으로 한다.The present invention is to solve the conventional problems as described above, by changing the gate metal layer mainly formed of tungsten in the gate structure to a narrow carbon nanotube, to solve the SAC fail problem that occurs during the gate SAC process It is an object of the present invention to provide a gate of a semiconductor device and a method of forming the same.

상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자의 게이트는 반도체 기판에 형성되고 소스 및 드레인과 함께 트랜지스터를 구성하는 게이트에 있어서, 상기 게이트의 최하단에 위치하는 게이트 폴리실리콘층, 상기 폴리실리콘층의 상부에 위치하는 텅스텐 실리사이드 및 상기 텅스텐 실리사이드의 상부에 형성되는 탄소나노튜브를 포함하여, 종래 텅스텐으로 형성되던 게이트 메탈층을 탄소나노튜브로 대체하는 것을 특징으로 한다.In order to achieve the above object, a gate of a semiconductor device according to the present invention is formed in a semiconductor substrate and a gate constituting a transistor together with a source and a drain, the gate polysilicon layer located at the bottom of the gate, the polysilicon layer Tungsten silicide positioned on the upper portion and the carbon nanotube formed on the top of the tungsten silicide, characterized in that to replace the gate metal layer formed of conventional tungsten with carbon nanotubes.

또한 상기 텅스텐 실리사이드의 상부에 형성되고, 상기 탄소나노튜브를 형성하는 촉매가 되는 게이트 메탈층을 더 포함하며, 상기 게이트 메탈층은 니켈, 철 혹은 코발트 중 어느 하나 혹은 이들의 합금으로 이루어지는 것이 바람직하다.In addition, the gate metal layer is formed on the tungsten silicide, and serves as a catalyst for forming the carbon nanotube, the gate metal layer is preferably made of any one of nickel, iron or cobalt or alloys thereof. .

나아가 상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드에 비해 폭이 작아, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 것을 특징으로 한다.Further, the carbon nanotubes are smaller in width than the gate polysilicon layer and the tungsten silicide, and thus may solve the SAC fail problem generated during the gate SAC process.

나아가 상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나 노튜브를 포함하는 게이트 구조물 상에 증착되는 스페이서를 더 포함하여, 상기 게이트 구조물을 보호하는 것을 특징으로 한다.Furthermore, the gate polysilicon layer, the tungsten silicide and the spacer is deposited on the gate structure including the carbon nanotubes, characterized in that to further protect the gate structure.

한편, 본 발명에 따르는 반도체 소자의 게이트 형성방법은, 반도체 기판의 활성영역 상에 게이트 영역을 형성하는 단계, 상기 게이트 영역에 게이트 폴리실리콘층을 형성하는 단계, 상기 게이트 폴리실리콘층의 상부에 텅스텐 실리사이드를 형성하는 단계 및 상기 텅스텐 실리사이드 상부에 탄소나노튜브를 성장시키는 단계를 포함하여, 종래 텅스텐으로 형성되던 게이트 메탈층을 탄소나노튜브로 대체하는 것을 특징으로 한다.On the other hand, the gate forming method of a semiconductor device according to the present invention, forming a gate region on the active region of the semiconductor substrate, forming a gate polysilicon layer in the gate region, the tungsten on the gate polysilicon layer Forming a silicide and growing a carbon nanotube on the tungsten silicide, characterized in that for replacing the gate metal layer formed of conventional tungsten with carbon nanotubes.

나아가 상기 텅스텐 실리사이드의 상부에 상기 탄소나노튜브를 형성하는 촉매가 되는 니켈, 철 혹은 코발트로 이루어진 게이트 메탈층을 형성하는 단계를 더 포함하여, 탄소나노튜브의 성장이 용이한 것을 특징으로 한다.Furthermore, the method may further include forming a gate metal layer made of nickel, iron, or cobalt as a catalyst for forming the carbon nanotubes on the tungsten silicide, thereby easily growing carbon nanotubes.

또한 상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드에 비해 폭이 작게 형성되어, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 것을 특징으로 한다.In addition, the carbon nanotubes are formed to have a smaller width than the gate polysilicon layer and the tungsten silicide, so as to solve the SAC fail problem that occurs during the gate SAC process.

나아가 상기 탄소나노튜브를 성장시키는 단계는, 전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition), 열 화학기상증착법(Thermal Chemical Vapor Deposition), 기상합성법(Vapor Phase Growth), 전기분해법 혹은 Flame 합성법 중 어느 하나로 이루어지는 것이 바람직하다.Further, the growth of the carbon nanotubes may include: arc-discharge, laser vaporization, plasma enhanced chemical vapor deposition, thermal chemical vapor deposition, It is preferably made of one of a vapor phase growth method (Vapor Phase Growth), an electrolysis method or a flame synthesis method.

또한 상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나노 튜브를 포함하는 게이트 구조물 상에 스페이서를 증착하는 단계를 더 포함하여, 상기 게이트 구조물을 보호하는 것을 특징으로 한다.The method may further include depositing a spacer on a gate structure including the gate polysilicon layer, the tungsten silicide, and the carbon nanotube, thereby protecting the gate structure.

본 발명의 반도체 소자의 게이트 및 그 형성방법은 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있어 랜딩 플러그 콘택 형성공정의 불량을 감소시키는 효과를 제공한다.The gate and the method of forming the semiconductor device of the present invention can solve the SAC fail problem that occurs during the gate SAC process, thereby providing an effect of reducing the defect of the landing plug contact forming process.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다. 앞서 설명한 종래기술과 본 발명에서 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다.Hereinafter, an embodiment of a gate and a method of forming the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are assigned to the same components in the above-described prior art and the present invention.

도 2는 본 발명에 따르는 반도체 소자의 게이트 구조를 도시한 단면도이다. 도 2를 참조하면, 본 발명에 따르는 반도체 소자의 게이트는 반도체 기판(10) 상에 형성되고 게이트 폴리실리콘층(32)과 텅스텐 실리사이드(WSi; 33) 및 텅스텐 실리사이드(WSi; 33) 상부에 형성된 탄소나노튜브(35)를 포함한다.2 is a cross-sectional view showing a gate structure of a semiconductor device according to the present invention. 2, the gate of the semiconductor device according to the present invention is formed on the semiconductor substrate 10 and formed on the gate polysilicon layer 32, on the tungsten silicide (WSi; 33), and on the tungsten silicide (WSi; 33). Carbon nanotubes 35 are included.

이 탄소나노튜브(35)는 폴리실리콘층(32) 및 텅스텐 실리사이드(33)에 비하여 좁은 폭으로 형성되더라도 충분한 전기적 특성을 가지기 때문에 종래 텅스텐으로 구성된 게이트 메탈층(34; 도 1 참조)을 대체할 수 있게 된다. 이 때 탄소나노튜브(35)가 좁은 폭으로 형성될 수 있기 때문에, 게이트 구조물(30′) 사이를 식각하여 랜딩 플러그 콘택을 형성하는 SAC 공정에서 게이트 구조물(30′)이 함께 식각되는 게이트 SAC fail이 발생하는 위험이 방지될 수 있다.Since the carbon nanotubes 35 have sufficient electrical characteristics even though they are formed to have a narrow width compared to the polysilicon layer 32 and the tungsten silicide 33, the carbon nanotubes 35 may replace the gate metal layer 34 composed of tungsten (see FIG. 1). It becomes possible. In this case, since the carbon nanotubes 35 may be formed to have a narrow width, the gate SAC fail in which the gate structures 30 'are etched together in the SAC process of etching the gate structures 30' to form a landing plug contact. This risk of occurrence can be avoided.

이 탄소나노튜브(Carbon Nano tubes; 35)는 하나의 탄소 원자에 이웃하는 세 개의 탄소 원자가 결합되어 육각 환형을 이루고, 이러한 육각 환형이 벌집 형태로 반복된 평면이 말려 원통형 또는 튜브를 이룬 형태를 가진다. 탄소나노튜브는 최소 직경 0.4 nm, 길이는 수 nm 내지 수 mm 에 이르는 튜브 구조의 물질로서, 그 구조에 따라 금속적인 도전성 또는 반도체적인 도전성을 나타낼 수 있는 성질을 가지며, 일반적으로 강철보다 높은 강도, 구리보다 높은 전기 전도도 및 다이아몬드보다 높은 열전도도를 가지는 물질이다.The carbon nanotubes (35) form a hexagonal annulus by combining three carbon atoms adjacent to one carbon atom, and the hexagonal annulus has a cylindrical or tubular shape by curling a plane in a honeycomb form. . Carbon nanotubes are tubes having a minimum diameter of 0.4 nm and a length of several nm to several mm, and have a property of exhibiting metallic or semiconducting conductivity, depending on their structure. It is a material having higher electrical conductivity than copper and higher thermal conductivity than diamond.

그리고 게이트 외의 반도체 소자 구성을 살펴보면, 반도체 기판(10)에는 활성영역(11)과 소자분리막(13)이 형성되고, 반도체 기판(10)의 표면에는 산화막(14)과 질화막(15)이 형성되며, 소자분리막(13)은 SOD 산화막(13a)과 HDP 산화막(13b)이 적층된 구조로 형성된다.In the semiconductor device configuration other than the gate, an active region 11 and an isolation layer 13 are formed in the semiconductor substrate 10, and an oxide film 14 and a nitride film 15 are formed on the surface of the semiconductor substrate 10. In addition, the device isolation film 13 has a structure in which the SOD oxide film 13a and the HDP oxide film 13b are stacked.

활성영역(11) 상부에는 게이트 구조물(30)을 리세스(recess) 타입으로 형성하기 위한 리세스(20)가 형성되고, 이 리세스(20)는 도 2에 도시된 바와 같이 벌브(bulb)형으로 형성되는 것이 채널 길이를 확보하는데 효과적이다. 그리고 리세스(20)와 게이트의 폴리실리콘층(32) 사이에는 게이트 산화막(22)이 형성된다.A recess 20 is formed on the active region 11 to form the gate structure 30 in a recess type, and the recess 20 is bulbd as shown in FIG. 2. Forming the shape is effective to secure the channel length. A gate oxide film 22 is formed between the recess 20 and the polysilicon layer 32 of the gate.

본 발명에 따르는 반도체 소자의 게이트 형성방법을 순차적으로 도시한 단면도인 도 3a 내지 3e를 참조하여 본 발명에 따르는 반도체 소자의 게이트를 형성하는 방법을 살펴보면 다음과 같다.The method of forming the gate of the semiconductor device according to the present invention will now be described with reference to FIGS. 3A to 3E, which are cross-sectional views sequentially illustrating a method of forming a gate of the semiconductor device according to the present invention.

먼저 도 3a에 도시된 바와 같이 반도체 기판(10)의 소정 영역을 식각하여 소자분리용 트렌치(12)를 형성한다. 그리고 소자분리용 트렌치(12)가 형성된 반도체 기판(10)의 상부 전면에 산화막(14) 및 질화막(15)을 형성한다. 이 때 질화막(15)의 상부에 산화막(미도시)을 한 층 더 형성할 수도 있다.First, as shown in FIG. 3A, a predetermined region of the semiconductor substrate 10 is etched to form a device isolation trench 12. The oxide film 14 and the nitride film 15 are formed on the entire upper surface of the semiconductor substrate 10 on which the device isolation trench 12 is formed. In this case, an oxide film (not shown) may be further formed on the nitride film 15.

이후 도 3b를 참조하면 소자분리용 트렌치(12)에 소자분리막(13)을 CVD(Chemical Vapor Deposition)과 같은 방법으로 형성한다. 소자분리막(13)은 반도체 소자 내에서 활성영역(11)들을 정의하고 각 활성영역(11)들을 서로 분리시키는 역할을 한다. 그리고 소자분리막(13)은 산화막과 같이 하나의 물질로 형성될 수도 있으나, 도 3b에 도시된 바와 같이 SOD 산화막(13a) 및 HDP 산화막(13b)이 순차적으로 소정 높이를 가지고 적층된 구조가 더욱 바람직하다.3B, a device isolation film 13 is formed in the device isolation trench 12 in the same manner as CVD (Chemical Vapor Deposition). The device isolation layer 13 defines active regions 11 and separates the active regions 11 from each other in the semiconductor device. In addition, the device isolation layer 13 may be formed of a single material, such as an oxide layer, but as shown in FIG. 3B, a structure in which the SOD oxide layer 13a and the HDP oxide layer 13b are sequentially stacked with a predetermined height is more preferable. Do.

다음으로 도 3c에 도시된 바와 같이 활성영역(11)에 게이트가 형성될 두 개의 리세스(20)를 형성하고, 리세스(20)의 표면에는 게이트를 보호하는 게이트 산화막(22)을 형성한다. 리세스(20)는 도 3c에 도시된 바와 같이 벌브(bulb)형으로 형성되어 채널 길이를 확보하는 것이 유리하며, 벌브형 리세스를 형성하는 방법은 본 출원인의 공개특허 제2005-127736호, 제2005-132496호 등과 같은 방법들이 적용될 수 있다.Next, as shown in FIG. 3C, two recesses 20 to be gated are formed in the active region 11, and a gate oxide layer 22 is formed on the surface of the recess 20 to protect the gate. . Recess 20 is formed in a bulb (bulb) shape as shown in Figure 3c is advantageous to secure the channel length, the method of forming a bulb-type recess is disclosed in the applicant's Patent Publication No. 2005-127736, Methods such as 2005-132496 may be applied.

이후 도 3d를 참조하면 활성영역(11)에 형성된 리세스(20)에 게이트 물질인 폴리실리콘층(32)을 형성하고, 그 상부에 텅스텐 실리사이드(33) 및 게이트 메탈층(34b)을 형성한다. 상술한 바와 같이 게이트 메탈층(34b)은 탄소나노튜브를 성장시킬 때 촉매가 되는 금속으로 철(Fe)이나 코발트(Co), 니켈(Ni) 혹은 이들의 합금으로 이루어진다.3D, a polysilicon layer 32 as a gate material is formed in the recess 20 formed in the active region 11, and a tungsten silicide 33 and a gate metal layer 34b are formed thereon. . As described above, the gate metal layer 34b is a metal used as a catalyst for growing carbon nanotubes and is made of iron (Fe), cobalt (Co), nickel (Ni), or an alloy thereof.

마지막으로 도 3e에 도시된 바와 같이, 게이트 메탈층(34b)을 촉매로 탄소나 노튜브(35)를 성장시켜 폴리실리콘층(32)과 텅스텐 실리사이드(33) 및 탄소나노튜브(35)로 이루어지는 게이트 구조물(30′)을 완성한다. 이 때 탄소나노튜브(35)의 성장이 완료되면 도 2에 도시된 바와 같이 게이트 메탈층(34b)은 게이트 소자 내에 존재하지 않게 된다.Finally, as shown in FIG. 3E, a carbon nanotube 35 is grown using the gate metal layer 34b as a catalyst to form a polysilicon layer 32, a tungsten silicide 33, and a carbon nanotube 35. Complete the structure 30 '. At this time, when the growth of the carbon nanotubes 35 is completed, as shown in FIG. 2, the gate metal layer 34b does not exist in the gate device.

여기서 탄소나노튜브(35)를 성장시키는 방법으로는 전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition), 열 화학기상증착법(Thermal Chemical Vapor Deposition), 기상합성법(Vapor Phase Growth), 전기분해법 혹은 Flame 합성법 등이 사용될 수 있다.Herein, the carbon nanotubes 35 may be grown by an arc discharge, laser vapor deposition, plasma enhanced chemical vapor deposition, or thermal chemical vapor deposition. ), Vapor phase growth, electrolysis, or flame synthesis may be used.

이 탄소나노튜브(35)의 성장방법들을 간략히 살펴보면, 첫 번째 전기방전법은 두 개의 탄소막대를 음극과 양극에 배치하고, 헬륨 분위기하에서 두 전극 사이에 직류전원을 인가하면 전극사이에서 방전이 일어나고 방전에 의해 발생된 다량의 전자는 양극으로 이동하여 양극의 탄소막대에 충돌하게 되며, 이 때 전자의 충돌에 의해서 양극의 탄소막대에서 떨어져 나온 탄소 크러스트들은 낮은 온도로 냉각되어 있는 음극의 탄소막대 표면에 응축되는 방법이다.Looking briefly at the growth methods of the carbon nanotubes 35, the first electric discharge method is to place two carbon rods on the cathode and the anode, and when a DC power is applied between the two electrodes in a helium atmosphere, discharge occurs between the electrodes. The large amount of electrons generated by the discharge moves to the anode and collides with the carbon rod of the anode. At this time, the carbon crusts separated from the carbon rod of the anode by the collision of electrons are cooled to the surface of the carbon rod of the cathode which is cooled to a low temperature. To condense on.

그리고 두 번째로 레이저 증착법이란 1200 ℃의 오븐 안에 있는 그라파이트 타겟에 레이저를 조사하여 그라파이트를 기화시킨다. 이 때 반응 오븐은 헬륨이나 아르곤 가스를 채워 넣어 압력을 500 Torr 정도로 유지하고, 그라파이트 타겟에서 기화된 탄소 클러스터들은 저온으로 냉각되어 있는 Cu collector에서 흡착되어 응축된다. 이와 같이 얻어진 응축물질은 탄소나노튜브와 탄소나노입자 그리고 탄소파 티클이 함께 섞여있는 상태이며, 타겟이 순수한 그라파이트로 만들어진 경우에는 응축물질 내에 다중벽 탄소나노튜브가 합성되지만, 순수한 그라파이트 대신에 Co, Ni, Fe, Y 등을 적절한 비율로 혼합시킨 그라파이트를 타겟으로 사용하면 균일한 단일벽 탄소나노튜브를 합성시킬 수 있다.And secondly, the laser deposition method vaporizes graphite by irradiating a laser to a graphite target in an oven at 1200 ° C. At this time, the reaction oven is filled with helium or argon gas to maintain a pressure of about 500 Torr, and carbon clusters vaporized in the graphite target are adsorbed and condensed in a low temperature cooled Cu collector. The condensation material thus obtained is a mixture of carbon nanotubes, carbon nanoparticles and carbon wave particles. When the target is made of pure graphite, multi-walled carbon nanotubes are synthesized in the condensation material. By using graphite mixed with an appropriate ratio of Ni, Fe, Y, etc. as a target, uniform single-walled carbon nanotubes can be synthesized.

세 번째 플라즈마 CVD(PECVD)는 열 CVD에 비해서 저온에서 탄소나노튜브를 합성시킬 수 있는 장점이 있는데, 특히 디스플레이 제작에 주로 사용되고 있는 소다라임 글래스(soda lime glass)의 변형온도인 550 °C 이하에서 탄소나노튜브를 합성시킬 수 있다.The third plasma CVD (PECVD) has the advantage of synthesizing carbon nanotubes at low temperature, compared to thermal CVD, especially below 550 ° C, the deformation temperature of soda lime glass that is mainly used for display manufacturing Carbon nanotubes can be synthesized.

네 번째 열 화학기상증착이란 기판위에 먼저 촉매금속으로서 Fe, Ni, Co 또는 세 가지 촉매금속의 합금을 증착한 후, 이 촉매금속을 증착시킨 기판을 물에 희석시킨 HF로 식각처리를 한 다음, 이 시료를 석영보트에 장착시키고 이어서 석영보트를 CVD 장치의 반응로에 집어넣은 후, 750 내지 1050 ° C 온도에서 NH3 가스를 사용하여 이 촉매금속막을 추가적으로 식각하여 나노 크기의 미세한 촉매금속 파티클을 형성시키는 방법이다.The fourth thermal chemical vapor deposition is on the substrate first deposited Fe, Ni, Co or an alloy of three catalyst metals as a catalyst metal, and then the substrate on which the catalyst metal is deposited is etched with HF diluted in water. This sample was mounted on a quartz boat, and then the quartz boat was placed in a reactor of a CVD apparatus, followed by additional etching of the catalyst metal film using NH 3 gas at a temperature of 750 to 1050 ° C. to obtain nano-sized fine catalyst metal particles. It is a method of forming.

다섯 번째 기상합성이란 기판을 사용하지 않고 반응로 안에 반응가스와 촉매금속을 직접 공급하여 기상에서 탄소나노튜브를 합성하는 방법이고, 여섯 번째 전기분해법이란 흑연막대(음극)를 용융상태의 LiCI 전해질이 함유된 흑연 crucible(양극)에 담그고 전기회로를 구성하여 MWNT를 합성하는 방법이다. 마지막 Flame 합성법은 CH4 등의 탄화수소화합물이 미량의 산소분위기에서 연소되면서 발생 하는 연소열이 열원이 되고, 탄소나노튜브 합성을 위한 C2H2 등의 반응가스와 촉매전구체를 Diffusion Flame 분위기에 흘려줌으로써 합성조건에 따라 MWNT 및 SWNT가 합성되는 방법이다.The fifth gas phase synthesis is a method of synthesizing carbon nanotubes in the gas phase by directly supplying the reaction gas and catalyst metal into the reactor without using a substrate. It is a method of synthesizing MWNT by immersing in the contained graphite crucible (anode) and constructing an electric circuit. The final Flame synthesis is CH 4 Heat generated by combustion of hydrocarbon compounds such as hydrogen in trace oxygen atmosphere becomes heat source, and C 2 H 2 for carbon nanotube synthesis MWNT and SWNT are synthesized according to the synthesis conditions by flowing the reaction gas and the catalyst precursor such as Diffusion Flame atmosphere.

한편 도면에 도시하지는 않았으나 이후 탄소나노튜브(35)를 포함하는 게이트 구조물(30)에 질화막 재질의 스페이서(미도시)와 같이 게이트 구조물(30)을 보호하는 막을 증착하여 게이트를 완성하게 된다.Meanwhile, although not shown in the drawings, a gate is formed by depositing a film protecting the gate structure 30, such as a spacer (not shown) made of a nitride film, on the gate structure 30 including the carbon nanotubes 35.

상술한 바와 같은 구조를 가지며 상술한 방법에 의해 형성되는 본 발명에 따르는 반도체 소자의 게이트는, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있어 랜딩 플러그 콘택 형성공정의 불량을 감소시키는 효과를 제공할 수 있다.The gate of the semiconductor device according to the present invention having the structure as described above and formed by the method described above can solve the SAC fail problem that occurs during the gate SAC process, thereby reducing the defect of the landing plug contact forming process. Can provide.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.The present invention is not limited to the described embodiments, and various modifications and changes can be made to those skilled in the art without departing from the spirit and scope of the present invention. It belongs to the claims of the.

도 1은 종래 반도체 소자의 게이트 구조를 도시한 단면도;1 is a cross-sectional view showing a gate structure of a conventional semiconductor device;

도 2는 본 발명에 따르는 반도체 소자의 게이트 구조를 도시한 단면도; 그리고,2 is a cross-sectional view showing a gate structure of a semiconductor device according to the present invention; And,

도 3a 내지 3e는 본 발명에 따르는 반도체 소자의 게이트 형성방법을 순차적으로 도시한 단면도이다.3A to 3E are cross-sectional views sequentially illustrating a gate forming method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 반도체 기판 11 : 활성영역10 semiconductor substrate 11 active region

12 : 소자분리용 트렌치 13 : 소자분리막12: trench for device isolation 13: device isolation film

13a : SOD 산화막 13b : HDP 산화막13a: SOD oxide film 13b: HDP oxide film

14 : 산화막 15 : 질화막14 oxide film 15 nitride film

20 : 리세스 22 : 게이트 산화막20: recess 22: gate oxide film

30 : 게이트 구조물 32 : 게이트 폴리실리콘30 gate structure 32 gate polysilicon

33 : 텅스텐 실리사이드 34 : 게이트 메탈층33: tungsten silicide 34: gate metal layer

35 : 탄소나노튜브 36 : 게이트 하드마스크35: carbon nanotube 36: gate hard mask

Claims (10)

반도체 기판에 형성되고 소스 및 드레인과 함께 트랜지스터를 구성하는 게이트에 있어서:In a gate formed on a semiconductor substrate and constituting a transistor together with a source and a drain: 상기 게이트의 최하단에 위치하는 게이트 폴리실리콘층;A gate polysilicon layer positioned at the bottom of the gate; 상기 폴리실리콘층의 상부에 위치하는 텅스텐 실리사이드; 및Tungsten silicide positioned on the polysilicon layer; And 상기 텅스텐 실리사이드의 상부에 형성되는 탄소나노튜브를 포함하는 것을 특징으로 하는 반도체 소자의 게이트.And a carbon nanotube formed on the tungsten silicide. 청구항 1에 있어서,The method according to claim 1, 상기 텅스텐 실리사이드의 상부에 형성되고, 상기 탄소나노튜브를 형성하는 촉매가 되는 게이트 메탈층을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트.And a gate metal layer formed on the tungsten silicide and serving as a catalyst for forming the carbon nanotubes. 청구항 1에 있어서,The method according to claim 1, 상기 게이트 메탈층은 니켈, 철 혹은 코발트 중 어느 하나 혹은 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트.The gate metal layer is a gate of the semiconductor device, characterized in that made of any one of nickel, iron or cobalt or alloys thereof. 청구항 1에 있어서,The method according to claim 1, 상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드 에 비해 폭이 작은 것을 특징으로 하는 반도체 소자의 게이트.The carbon nanotubes have a smaller width than the gate polysilicon layer and the tungsten silicide. 청구항 1에 있어서,The method according to claim 1, 상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나노튜브를 포함하는 게이트 구조물 상에 증착되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트.And a spacer deposited on the gate structure including the gate polysilicon layer, the tungsten silicide and the carbon nanotubes. 반도체 기판의 활성영역 상에 게이트 영역을 형성하는 단계;Forming a gate region on an active region of the semiconductor substrate; 상기 게이트 영역에 게이트 폴리실리콘층을 형성하는 단계;Forming a gate polysilicon layer in the gate region; 상기 게이트 폴리실리콘층의 상부에 텅스텐 실리사이드를 형성하는 단계; 및Forming tungsten silicide on top of the gate polysilicon layer; And 상기 텅스텐 실리사이드 상부에 탄소나노튜브를 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And growing carbon nanotubes on the tungsten silicide. 청구항 6에 있어서,The method according to claim 6, 상기 텅스텐 실리사이드의 상부에 상기 탄소나노튜브를 형성하는 촉매가 되는 니켈, 철 혹은 코발트로 이루어진 게이트 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And forming a gate metal layer made of nickel, iron, or cobalt as a catalyst for forming the carbon nanotubes on the tungsten silicide. 청구항 6에 있어서,The method according to claim 6, 상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드 에 비해 폭이 작게 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The carbon nanotubes have a smaller width than the gate polysilicon layer and the tungsten silicide. 청구항 6에 있어서,The method according to claim 6, 상기 탄소나노튜브를 성장시키는 단계는,The step of growing the carbon nanotubes, 전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition), 열 화학기상증착법(Thermal Chemical Vapor Deposition), 기상합성법(Vapor Phase Growth), 전기분해법 혹은 Flame 합성법 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.Arc-discharge, Laser Vaporization, Plasma Enhanced Chemical Vapor Deposition, Thermal Chemical Vapor Deposition, Vapor Phase Growth, Electrolysis or A method of forming a gate of a semiconductor device, characterized in that made of any one of flame synthesis method. 청구항 6에 있어서,The method according to claim 6, 상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나노튜브를 포함하는 게이트 구조물 상에 스페이서를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And depositing a spacer on the gate structure including the gate polysilicon layer, the tungsten silicide, and the carbon nanotubes.
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