KR20100083218A

KR20100083218A - 전압 바이어싱 회로

Info

Publication number: KR20100083218A
Application number: KR1020090002494A
Authority: KR
Inventors: 유진혁
Original assignee: 삼성전자주식회사
Priority date: 2009-01-13
Filing date: 2009-01-13
Publication date: 2010-07-22
Also published as: US8373500B2; KR101568356B1; US20100177232A1

Abstract

적은 면적으로 바이어스 전압에 포함된 노이즈를 제거할 수 있는 전압 바이어싱 회로가 개시된다. 본 발명의 실시예에 따른 전압 바이어싱 회로는, 서브 스레스홀드 영역에서 동작하는 MOS 트랜지스터를 사용하여 매우 적은 면적으로도 큰 저항값을 얻을 수 있음으로써 바이어스 전압에 포함된 노이즈를 효율적으로 제거할 수 있다.

노이즈, 바이어스, MOS, 커패시터, 서브 스레스홀드

Description

전압 바이어싱 회로{Voltage biasing circuit}

본 발명에 따른 실시예는 바이어스 공급 회로에 관한 것으로서, 보다 구체적으로 적은 면적으로도 바이어스 전압에 포함된 노이즈를 효과적으로 제거할 수 있는 전압 바이어싱 회로에 관한 것이다.

특정 단자에 바이어스 전압 또는 바이어스 전류를 공급하는 경우에 있어서, 상기 바이어스 전압 또는 상기 바이어스 전류에 포함되어 있는 노이즈를 제거하기 위해 일반적으로 RC 필터링(RC filtering) 회로가 이용될 수 있다.

하지만, 저주파의 노이즈를 제거하기 위해서는 수백 킬로 내지 수 메가 옴의 저항이 필요하며, 이러한 특징은 저항이 차지하는 면적을 증가시켜서 회로의 소형화에 매우 불리할 수 있다.

따라서, 본 발명에 따른 실시예는 상기의 문제점을 해결하고자 안출된 것으로서, 본 발명에 따른 실시예의 목적은 적은 면적을 차지하면서도 바이어스 전압에 포함된 노이즈를 효과적으로 제거할 수 있는 전압 바이어싱 회로를 제공하는 것이다.

상기의 기술적 과제를 해결하기 위한 전압 바이어싱 회로는, MOS 트랜지스터; 상기 MOS 트랜지스터가 서브 스레스홀드(sub-threshold) 영역에 있도록 상기 MOS 트랜지스터의 게이트와 소스 사이의 전압을 제어하기 위한 전압 제어 회로; 및 상기 MOS 트랜지스터와 연결된 커패시터를 포함할 수 있다.

상기 전압 바이어싱 회로는, 상기 전압 제어 회로와 상기 MOS 트랜지스터 사이에 접속된 전압 버퍼를 더 포함할 수 있다.

상기 전압 제어 회로는,상기 전압 버퍼의 입력단과 상기 MOS 트랜지스터의 소스 사이에 접속된 저항; 및 상기 저항과 연결되고 상기 저항에 흐르는 전류를 생성하기 위한 전류 공급원을 포함할 수 있다.

상기 전류 공급원에 의해서 상기 저항의 양단 사이에 걸리는 전압의 크기는 상기 MOS 트랜지스터의 문턱 전압보다 작을 수 있다.

상기의 기술적 과제를 해결하기 위한 데이터 프로세싱 시스템은, 전압 바이어싱 회로; 및 상기 전압 바이어싱 회로에서 출력된 바이어스 전압을 이용하여 데 이터 프로세싱 회로를 포함하고, 상기 전압 바이어싱 회로는, MOS 트랜지스터; 상기 MOS 트랜지스터가 서브 스레스홀드(sub-threshold) 영역에 있도록 상기 MOS 트랜지스터의 게이트와 소스 사이의 전압을 제어하기 위한 전압 제어 회로; 및 상기 MOS 트랜지스터와 연결된 커패시터를 포함할 수 있다.

본 발명의 실시예에 따른 전압 바이어싱 회로는, 적은 면적으로 노이즈가 제거된 바이어스 전압을 생성하여 출력할 수 있다.

특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 전압 바이어싱 회로(1)의 개략적인 회로도이다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 전압 바이어싱 회로(voltage biasing circuit, 1)는 외부(미도시)로부터 제1 바이어스 전압(Vbias)을 수신하고 상기 제1 바이어스 전압(Vbias)에 포함된 노이즈(noise)를 제거하여 DC 성분만이 존재하는 제2 바이어스 전압(Vbias′)을 출력할 수 있다.

상기 제2 바이어스 전압(Vbias′)은 전류 공급 경로가 존재하지 아니하고 소정의 바이어스 전압을 필요로 하는 임의의 회로에 인가될 수 있다. 또는 상기 제2 바이어스 전압(Vbias′)은 임의의 바이어스 전압을 필요로 하는 모든 데이터 프로세싱 회로 또는 시스템에 인가될 수 있다.

또한, 실시예에 따라, 상기 전압 바이어싱 회로(10)는 저잡음 바이어싱 회로(low noise biasing circuit), 또는 RC 필터링 회로(RC filtering circuit) 등으 로 불릴 수도 있다.

또한, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 전압 바이어싱 회로(1)는 노이즈 제거 회로(noise eliminating circuit, 10), 및 전류 차단 회로(current blocking circuit, 20)를 포함할 수 있다.

상기 노이즈 제거 회로(10)는, 상기 제1 바이어스 전압(Vbias)에 포함된 노이즈를 제거하여 상기 제2 바이어스 전압(Vbias′)을 출력할 수 있다. 또한, 도 1에 도시된 바와 같이, 상기 노이즈 제거 회로(10)는 MOS 트랜지스터(MOS transistor, 11)와 상기 MOS 트랜지스터(11)와 연결된 커패시터(capacitor, 12)를 포함할 수 있다.

실시예에 따라, 상기 MOS 트랜지스터(11)는 서브 스레스홀드(sub-threshold) 영역에서 동작하도록 제어되며, 따라서 상기 MOS 트랜지스터(11)는 하나의 등가 저항으로 대체될 수 있다.

이 경우에, 상기 MOS 트랜지스터(11)는 적은 면적으로도 큰 저항값을 갖는 효과를 가질 수 있다. 예컨대, 5메가옴(5MΩ)의 저항값을 구현할 경우에 일반적인 저항 소자는 약 70㎛×50㎛의 크기를 필요로 하지만, 상기 MOS 트랜지스터(11)를 이용할 경우에 4㎛×6㎛의 크기만으로도 5 메가 옴의 저항 효과가 얻어질 수 있다. 따라서, 일반적인 회로 소자를 이용할 경우보다 약 150분의1(=(4*6)/(70*50))의 면적 감소 효과가 얻어질 수 있다.

상기한 바와 같이, 상기 MOS 트랜지스터(11)는 서브 스레스홀드 영역에서 동작하도록 제어되며, 이를 위해서 본 발명의 실시예에 따른 전압 바이어싱 회로(1) 는 전압 제어 회로(voltage controlling curciut, 30)를 더 포함할 수 있다.

상기 전압 제어 회로(30)는 상기 MOS 트랜지스터(11)가 서브 스레스홀드 영역에서의 동작 상태를 유지하도록 상기 MOS 트랜지스터(11)에 인가되는 전압을 제어할 수 있다.

보다 구체적으로, 상기 전압 제어 회로(30)는 상기 MOS 트랜지스터(11)의 소스와 게이트 사이에 접속된 저항(R1, 31) 및 상기 저항과 연결되어 상기 저항에 흐르는 전류를 생성하기 위한 전류 공급원(32)을 포함할 수 있다.

또한, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 전압 바이어싱 회로(1)는 상기 노이즈 제거 회로(10)로의 전류 공급을 차단시키기 위한 전류 차단 회로(20)를 포함할 수 있다. 실시예에 따라, 상기 전류 차단 회로(20)는 전압 버퍼(voltage buffer) 일 수 있다.

도 1에 도시된 바와 같이, 상기 노이즈 제거 회로(10)와 상기 전압 제어 회로(30) 사이에 전류 차단 회로(20)가 형성되고 상기 전류 차단 회로(20)의 입력 임피던스(input impedance)가 무한대(∞)이기 때문에, 상기 노이즈 제거 회로(10)로의 전류 공급이 효율적으로 차단될 수 있다.

상기 노이즈 제거 회로(10)로 전류가 공급되는 경우에는 상기 MOS 트랜지스터(11)의 유효 등가 저항의 크기에 비례하여 상기 MOS 트랜지스터(11)에서 전압 강하가 발생하고, 상기 MOS 트랜지스터(11)에서 전압 강하가 발생하게 되면 출력단에서 원하지 않는 바이어스 전압이 출력될 수 있기 때문에, 상기 노이즈 제거 회로(10)로의 전류 공급이 차단될 필요가 있다.

또한, 상기 전류 차단 회로(20)를 전압 버퍼로 구현함으로써 버퍼 출력 전압의 버퍼 입력 전압에 대한 추종 시간이 최소화될 수 있다.

또한, 상기한 바와 같이, 상기 전압 제어 회로(30)에 의해 상기 MOS 트랜지스터(11)가 항상 서브 스레스홀드 영역 상태에서 동작하도록 제어될 수 있다. 보다 구체적으로, 상기 MOS 트랜지스터(11)의 소스에는 상기 제1 바이어스 전압(Vbias)이 입력되고, 상기 트랜지스터(11)의 게이트에는 제3 바이어스 전압(= Vbias + Ibias * R1)이 입력될 수 있다.

따라서, 상기 MOS 트랜지스터(11)의 게이트와 소스 간 전압 차이는 'Ibias * R1'으로 유지될 수 있고, 상기 'Ibias * R1'의 값을 상기 MOS 트랜지스터(11)의 문턱 전압 이하로 설정함으로써 상기 MOS 트랜지스터(11)가 항상 서브 스레스홀드 영역에서 동작하도록 할 수 있다.

예컨대, 상기 MOS 트랜지스터(11)의 문턱 전압이 약 0.5V인 경우에 상기 'Ibias * R1'의 값을 약 0.2V로 설정함으로써 상기 MOS 트랜지스터(11)가 서브 스레스홀드 영역에서 동작할 수 있다.

도 2는 본 발명의 실시예에 따른 전압 바이어싱 회로(1)에서의 노이즈 필터링을 설명하기 위한 그래프이다.

도 1 및 도 2를 참조하면, 상기 제1 바이어스 전압(Vbias)은 다른 임의의 바이어스 회로에서 출력될 수 있으며, 도 2에 도시된 바와 같이 상기 제1 바이어스 전압(Vbias)은 노이즈 성분을 포함할 수 있다. 예컨대, 상기 제1 바이어스 전압(Vbias)이 PTAT(proportional to absolute temperature) 회로에서 출력된 전압인 경우에, 상기 PTAT 회로에 의해서 발생된 노이즈에 의해 상기 제1 바이어스 전압(Vbias)에 위상 노이즈 열화가 발생할 수 있다.

따라서, 이러한 노이즈 성분은 본 발명의 실시예에 따른 전압 바이어싱 회로(1)에 의해 효율적으로 제거될 수 있고, 도 2에서는 이러한 노이즈가 제거된 제2 바이어스 전압(Vbias′)을 그래프로 나타내었다. 도 2에 도시된 바와 같이, 상기 제2 바이어스 전압(Vbias′)은 노이즈가 제거되어 순수한 DC 성분만을 포함할 수 있다.

도 3은 본 발명의 실시예에 따른 전압 바이어싱 회로(1)에서 노이즈 필터링을 설명하기 위한 다른 그래프이다.

도 1 내지 도 3을 참조하면, 도 3은 바이어스 전압에서 노이즈를 제거하지 않은 경우와 제거한 경우 각각에서 상대 주파수(relative frequency)에 따른 주기성 잡음 응답(periodic noise response)의 크기를 측정한 그래프이다.

도 3에서 도시된 바와 같이, 본 발명의 실시예에 따른 전압 바이어싱 회로(1)를 이용할 경우에 바이어스 전압에서 발생하는 위상 노이즈 열화가 상당히 감소되는 것을 확인할 수 있다.

도 4는 본 발명의 실시예에 따른 전압 바이어싱 회로(1)가 사용될 수 있는 미세 튜닝 블록(40)의 개략적인 블록도이다.

도 1 내지 도 4를 참조하면, 상기한 바와 같이 상기 제2 바이어스 전압(Vbias′)은 전류 공급 경로가 존재하지 아니하고 소정의 바이어스 전압을 필요로 하는 임의의 회로에 모두 인가될 수 있다.

도 4에서는 노이즈가 제거된 제2 바이어스 전압(Vbias′)이 전압 제어 발진기(VCO; voltage controlled oscillator)에 포함된 미세 튜닝 블록(fine tuning block, 40)에 공급되는 것으로 예시하였지만, 이는 본 발명에 따른 실시예의 용이한 이해를 위한 것일 뿐이며 본 발명에 따른 실시예는 이에 한정되지 않는다.

상기 미세 튜닝 블록(40)은 상기 전압 바이어싱 회로(1)에서 출력된 제2 바이어스 전압(Vbias′)을 기준 전압(reference voltage)으로 이용할 수 있다.

상기 미세 튜닝 블록(40)은, 제1 버랙터(41), 제2 버랙터(42), 제1 커패시터(43), 제2 커패시터(44), 제1 저항(45), 및 제2 저항(46)을 포함할 수 있다. 상기 제1 버랙터(41) 및 상기 제2 버랙터(42)는 소스와 드레인이 연결된 MOS 트랜지스터로 구현된 누적 모드 MOSFET 버랙터(AMOS; accumulation mode MOSFET varactor)일 수 있으나, 본 발명에 따른 실시예는 이에 한정되지 않는다.

상기 제1 버랙터(41)는 상기 제1 저항(45)을 통하여 튜닝 전압 단자(Vtune)에 연결된 캐소드(cathode)와 상기 기준 전압 단자(Vbias′)에 접속된 애노드(anode)를 포함할 수 있다.

유사하게, 상기 제2 버랙터(42)는 상기 제2 저항(46)을 통하여 튜닝 전압 단자(Vtune)에 연결된 캐소드와 상기 기준 전압 단자(Vbias′)에 접속된 애노드를 포함할 수 있다.

상기 제1 버랙터(41)의 캐소드는 상기 제1 커패시터(43)를 통하여 양의 출력 단자(OUTp)에 접속될 수 있고, 상기 제2 버랙터(42)의 캐소드는 상기 제2 커패시터(44)를 통하여 음의 출력 단자(OUTn)에 접속될 수 있다.

도 5는 본 발명의 실시예에 따른 메모리 시스템(200)의 개략적인 블록도이다. 도 1 내지 도 5를 참조하면, 도 5에 도시된 메모리 장치(100)는 본 발명의 실시예에 따른 전압 바이어싱 회로(1)를 포함하여 바이어스 전압을 필요로 하는 임의의 단자에 바이어스 전압을 공급할 수 있다.

도 5을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(200)은 시스템 버스(system bus, 110)에 접속된 메모리 장치(100)와 프로세서(processor, 120)를 포함할 수 있다.

프로세서(120)는 상기 메모리 장치(100)의 프로그램 동작(또는 기입 동작), 독출 동작, 또는 검증 동작을 제어하기 위한 제어 신호들을 생성할 수 있다. 따라서, 메모리 장치(100)의 제어 블록(미도시)은 상기 프로세서(120)로부터 출력된 제어 신호에 응답하여 프로그램 동작(또는 기입 동작), 독출 동작, 또는 검증 동작 등을 수행할 수 있다.

본 발명의 실시예에 따른 전압 바이어싱 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.

컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매 체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), PRAM, RRAM, FRAM, 플래시(Flash) 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.

프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

실시예에 따라, 본 발명의 실시예에 따른 메모리 시스템(200)이 휴대용 어플리케이션(portalble application)으로 구현되는 경우에, 본 발명의 실시예에 따른 메모리 시스템(200)은 메모리 장치(100)와 프로세서(120)로 동작 전원을 공급하기 위한 배터리(battery, 150)를 더 포함할 수 있다.

상기 휴대용 어플리케이션은, 휴대용 컴퓨터(portable computer), 디지털 카메라(digital camera), PDA(personal digital assistance), 휴대 전화기(cellular telephone), MP3 플레이어, PMP(portable multimedia player), 차량자동항법장치(automotive navigation system), 메모리 카드(memory card), 시스템 카드(system card), 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disk)를 포함할 수 있다.

본 발명의 실시예에 따른 메모리 시스템(200)은 외부의 데이터 처리 장치와 데이터를 주고 받을 수 있도록 하는 인터페이스, 예컨대 입/출력 장치(130)를 더 포함할 수 있다.

본 발명의 실시예에 따른 메모리 시스템(200)이 무선 시스템인 경우, 본 발명의 실시예에 따른 메모리 시스템(200)은 무선 인터페이스(140)를 더 포함할 수 있다. 이 경우 무선 인터페이스(140)는 프로세서(120)에 접속되고 시스템 버스(110)를 통하여 무선으로 외부 무선 장치와 데이터를 송수신할 수 있다.

상기 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기, 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area Network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.

본 발명의 실시예에 따른 메모리 시스템(200)이 이미지 촬상 장치(image pick-up device)인 경우, 본 발명의 실시예에 따른 메모리 시스템(200)은 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(image sensor, 160)를 더 포함할 수 있다. 상기 이미지 센서(160)는 전자 결합 소자(CCD; charge-coupled device)를 이용한 이미지 센서일 수 있고, 또는 CMOS(complementary metal-oxide semiconductor) 이미지 센서일 수 있다. 이 경우 본 발명의 실시예에 따른 메모리 시스템(200)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 시스템(200)은 카메라가 부착된 인공 위성 시스템(satellite system)일 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 균형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 실시예에 따른 전압 바이어싱 회로의 개략적인 회로도.

도 2는 본 발명의 실시예에 따른 전압 바이어싱 회로에서의 노이즈 필터링을 설명하기 위한 그래프.

도 3은 본 발명의 실시예에 따른 전압 바이어싱 회로에서 노이즈 필터링을 설명하기 위한 다른 그래프.

도 4는 본 발명의 실시예에 따른 전압 바이어싱 회로가 사용될 수 있는 미세 튜닝 블록의 개략적인 블록도.

도 5는 본 발명의 실시예에 따른 메모리 시스템의 개략적인 블록도.

Claims

MOS 트랜지스터;

상기 MOS 트랜지스터가 서브 스레스홀드(sub-threshold) 영역에서 동작할 수 있도록 상기 MOS 트랜지스터의 게이트와 소스 사이의 전압을 제어하기 위한 전압 제어 회로; 및

상기 MOS 트랜지스터와 연결된 커패시터를 포함하는 전압 바이어싱 회로.
제1항에 있어서, 상기 전압 바이어싱 회로는,

상기 전압 제어 회로와 상기 MOS 트랜지스터 사이에 접속된 전압 버퍼를 더 포함하는 전압 바이어싱 회로.
제2항에 있어서, 상기 전압 제어 회로는,

상기 전압 버퍼의 입력단과 상기 MOS 트랜지스터의 소스 사이에 접속된 저항; 및

상기 저항과 연결되고 상기 저항에 흐르는 전류를 생성하기 위한 전류 공급원을 포함하는 전압 바이어싱 회로.
제3항에 있어서,

상기 전류 공급원에 의해서 상기 저항의 양단 사이에 걸리는 전압의 크기는 상기 MOS 트랜지스터의 문턱 전압보다 작은 전압 바이어싱 회로.
전압 바이어싱 회로; 및

상기 전압 바이어싱 회로에서 출력된 바이어스 전압을 이용하여 데이터 프로세싱 회로를 포함하고,

상기 전압 바이어싱 회로는,

MOS 트랜지스터;

상기 MOS 트랜지스터가 서브 스레스홀드(sub-threshold) 영역에 있도록 상기 MOS 트랜지스터의 게이트와 소스 사이의 전압을 제어하기 위한 전압 제어 회로; 및

상기 MOS 트랜지스터와 연결된 커패시터를 포함하는 데이터 프로세싱 시스템.
제5항에 있어서, 상기 전압 바이어싱 회로는,

상기 전압 제어 회로와 상기 MOS 트랜지스터 사이에 접속된 전압 버퍼를 더 포함하는 데이터 프로세싱 시스템.