KR20100074772A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극의 상부 및 측벽에 도전층을 형성함으로써 게이트 너비가 감소하더라도 저항의 증가를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 반도체 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 전체 표면상에 도전층을 형성하는 단계 및 상기 도전층을 식각하여 상기 게이트 전극의 상부 및 양 측벽이 상기 도전층으로 둘러싸인 게이트 패턴을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)는 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴리실리콘막, 게이트 금속 및 게이트 하드마스크를 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다. 이때, 반도체 소자가 고집적화됨에 따라 셀 영역에서 MOSFET이 차지하는 평면적은 점점 감소하여 채널의 길이도 짧아지고 있다. 이러한 채널 길이로 인하여 문턱 전압의 변동, 펀치-스루(Punch-through) 누설 전류 등과 같이 단 채널(Short channel)에 따른 문제점이 야기되고 있다. 따라서, 최근 반도체 소자가 더욱 고집적화됨에 따라 종래의 구조로는 상기한 문제점을 해결하는데 한계가 있으며, 고집적화에 대응하여 소자를 구현하기 위한 레이아웃 및 면적 확보에 많은 어려움이 있다.
한편, 종래의 MOSFET은 게이트를 통해 전달되는 신호에 의해 소스/드레인 간에 신호를 전달하는 동작을 수행하였다. 한정된 기능을 수행하는 트랜지스터는 소스/드레인 및 게이트로 이루어진 비교적 단순한 구성을 가지며, 레이아웃 면적을 줄이는 경우에는 게이트 폭을 축소하는 것이 대표적인 방법이었다. 게이트 형성 후에는 이온 주입, 열처리 등의 후속 공정을 통해 트랜지스터를 완성하는데 게이트 선폭이 줄어들면서 후속 공정을 통해 게이트 선폭에 의존하는 MOSFET의 채널 길이는 더욱 줄어들 수 있다. 이러한 결과로 인하여, 펀치-스루 현상, DIBL(Drain-Induced Barrier Lowering), GIDL(Gate-Induced Drain Leakage) 등과 같은 여러 역효과가 나타난다.
또한, 반도체 소자가 미세화됨에 따라 게이트 크기가 작아짐에 따라 게이트 간의 공간도 감소하고 있다. 이러한 게이트 사이의 공간이 작아짐에 따라 게이트 폴리실리콘층 위에 금속층과 같은 종류의 저항이 증가하게 된다. 이러한 저항의 증가는 반도체 소자의 속도에 악영향을 끼치는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 게이트 전극의 상부 및 측벽에 도전층을 형성함으로써 게이트 너비가 감소하더라도 저항의 증가를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 전체 표면상에 도전층을 형성하는 단계 및 상기 도전층을 식각하여 상기 게이트 전극의 상부 및 양 측벽이 상기 도전층으로 둘러싸인 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계는 상기 도전층 상에 하드마스크층을 형성하는 단계, 상기 하드마스크층을 노광 공정으로 패터닝하는 단계 및 패터닝된 상기 하드마스크층을 식각 마스크로 사용하여 상기 도전층을 식각하는 것을 포함한다.
바람직하게는, 상기 반도체 기판상에 게이트 산화막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 전극은 폴리실리콘층인 것을 특징으로 한다.
바람직하게는, 도전층은 티타늄, 텅스텐, 알루미늄 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴의 측벽에 스페이서를 더 형성하는 것을 특 징으로 한다.
바람직하게는, 상기 스페이서를 형성한 후, 이온 주입을 실시하는 단계를 더 포함한다.
아울러, 반도체 기판상에 형성된 게이트 전극, 상기 게이트 전극의 상부와 측벽을 감싸는 도전층, 상기 도전층 양측에 형성된 스페이서 및 상기 반도체 기판에 형성된 소스/드레인을 포함하는 반도체 소자를 제공한다.
본 발명은 게이트 전극의 상부 및 측벽에 도전층을 형성함으로써 게이트 너비가 감소하더라도 저항의 증가를 방지할 수 있는 장점을 가진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100)상에 게이트 산화막(110)을 형성한다. 게이트 산화막(110) 상에 게이트 전극(120)을 형성한다. 이때, 게이트 전극(120)은 폴리실리콘층으로 형성하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 게이트 전극(120) 상에 감광막을 형성한 후, 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(130)을 형성한다. 감광막 패턴(130)을 마스크로 게이트 전극(120)을 식각하여 게이트 전극 패턴(125)을 형성한다.
도 1e를 참조하면, 감광막 패턴(130)을 제거한 후, 게이트 전극 패턴(125)을 포함한 전체 표면상에 도전층(140)을 형성한다. 이때, 도전층(140)은 티타늄(Ti), 텅스텐(W) 및 알루미늄(Al) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
도 1f 및 도 1g를 참조하면, 도전층(140) 상에 하드마스크 질화막(150)을 형성한다. 이후, 하드마스크 질화막(150)을 노광 공정으로 패터닝한 후, 패터닝된 하드마스크 질화막(150)을 식각 마스크로 반도체 기판(100)이 노출될 때까지 도전층(140) 및 게이트 산화막(110)을 식각하여 게이트 패턴(160)을 형성한다. 이때, 게이트 전극 패턴(125)의 상부 및 양 측벽이 도전층(140)으로 둘러싸인 형태를 가진다.
도 1h를 참조하면, 반도체 기판(100)에 불순물 이온 주입 공정을 수행하여 게이트 패턴(160)의 에지(Edge) 영역의 반도체 기판(100) 내에 저농도의 소스/드레 인 영역(180)을 형성한다. 이를 LDD(Lightly Doped Drain)라 칭한다.
이후, 게이트 패턴(160)을 포함한 전면에 절연막을 형성한 후, 절연막을 에치백하여 게이트 패턴(160) 측벽에 스페이서(170)를 형성한다. 이때, 절연막은 산화막 또는 질화막으로 형성하는 것이 바람직하다. 반도체 기판(100)에 정션(Junction)을 형성하기 위한 불순물 이온 주입 공정을 수행하여 소스/드레인 영역(190)을 형성한다.
본 발명은 반도체 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 전체 표면상에 도전층을 형성하는 단계 및 상기 도전층을 식각하여 상기 게이트 전극의 상부 및 양 측벽이 상기 도전층으로 둘러싸인 게이트 패턴을 형성하는 단계를 포함한다. 즉, 게이트 도전층의 상부 및 측벽에 금속층을 형성함으로써 게이트 너비가 감소하더라도 저항의 증가를 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
Claims (8)
- 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 전체 표면상에 도전층을 형성하는 단계; 및상기 도전층을 식각하여 상기 게이트 전극의 상부 및 양 측벽이 상기 도전층으로 둘러싸인 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 도전층 상에 하드마스크층을 형성하는 단계;상기 하드마스크층을 노광 공정으로 패터닝하는 단계; 및패터닝된 상기 하드마스크층을 식각 마스크로 사용하여 상기 도전층을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판상에 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 폴리실리콘층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 도전층은 티타늄, 텅스텐, 알루미늄 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴의 측벽에 스페이서를 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 스페이서를 형성한 후, 이온 주입을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 반도체 기판상에 형성된 게이트 전극;상기 게이트 전극의 상부와 측벽을 감싸는 도전층;상기 도전층 양측에 형성된 스페이서; 및상기 반도체 기판에 형성된 소스/드레인을 포함하는 반도체 소자.
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