KR20060072959A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 소자분리막을 구비한 반도체 기판을 제공하는 단계; 상기 기판의 소정 부분을 리세스하는 단계; 상기 리세스 된 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 제1폴리실리콘막을 형성하는 단계; 상기 게이트 산화막의 양측벽에 제1폴리실리콘막이 잔류되도록 제1폴리실리콘막을 식각하는 단계; 상기 게이트 산화막 및 제1폴리실리콘막을 포함한 기판 결과물 상에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상에 텅스텐 실리사이드막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 텅스텐 실리사이드막, 제2폴리실리콘막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 소자분리막
13 : 게이트 산화막 14 : 제1폴리실리콘막
15 : 제2폴리실리콘막 16 : 텅스텐 실리사이드막
17 : 하드마스크막 18 : 게이트
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 70nm급 레벨로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체 기판의 도핑 농도 증가로 인한 전계(Electric field) 증가에 따른 접합 누설 전류 증가 현상으로 인해 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 리프레쉬 특성을 향상시키는 데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(2)이 형성된 반도체 기판(1)을 제공한다. 그 다음, 상기 기판(1)의 소정 부분을 리세스하여 단차가 형성된 기판을 형성한다. 이어서, 상기 단차가 형성된 기판 상에 게이트 산화막(3)을 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트 산화막(3) 상에 도핑된 폴리실리콘막(4)과 텅스텐 실리사이드막(5) 및 하드마스크막(6)을 차례로 형성한다.
도 1c에 도시된 바와 같이, 상기 하드마스크막(6)과 텅스텐 실리사이드막(5) 및 도핑된 폴리실리콘막(4)을 차례로 식각하여 게이트(7)를 형성한다.
그러나, 도 1b에서와 같이, 리세스 채널 구조를 갖는 게이트를 형성하게 되면, 채널 도핑 농도를 줄일 수 있어 데이터 유지 시간을 증가시킬 수 있으며, 채널 길이가 증가되어 소자의 특성을 향상시킬 수 있다. 그러나, 게이트와 오버랩 되는 드레인 영역이 증가하면서 게이트와 드레인 사이에 발생되는 누설전류가 증가하게 되면서 데이터 유지 시간에 영향을 주게 되어 소자의 리프레쉬 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 소자분리막을 구비한 반도체 기판을 제공하는 단계; 상기 기판의 소정 부분을 리세스하는 단계; 상기 리세스 된 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 제1폴리실리콘막을 형성하는 단계; 상기 게이트 산화막의 양측벽에 제1폴리실리콘막이 잔류되도록 제1폴리실리콘막을 식각하는 단계; 상기 게이트 산화막 및 제1폴리실리콘막을 포함한 기판 결과물 상에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상에 텅스텐 실리사이드막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 텅스텐 실리사이드막, 제2폴리실리콘막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계;를 포함한다.
여기에서, 상기 제1폴리실리콘막은 1E18 atoms/㎠ 이하로 도핑되며, 상기 제2폴리실리콘막은 1E20 atoms/㎠ 로 도핑된다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(12)을 구비한 반도체 기판(11)을 제공한다. 상기 기판의 소정 부분을 리세스하여 단차가 형성된 기판을 형성한다. 이어서, 상기 기판 상에 게이트 산화막(13)을 형성한 다음, 상기 게이트 산화막(13) 상에 제1폴리실리콘막(14)을 형성한다. 이때, 제1폴리실리콘막(14)은 후속의 게이트 폴리실리콘막보다 낮은 도핑 농도를 갖도록 형성한다.
도 2b에 도시된 바와 같이, 상기 게이트 산화막(13)의 양측벽에 제1폴리실리콘막(14)이 잔류되도록 제1폴리실리콘막을 식각한다.
도 2c에 도시된 바와 같이, 상기 게이트 산화막(13) 및 제1폴리실리콘막(14)을 포함한 기판 결과물 상에 제2폴리실리콘막(15)을 형성한다. 이때, 제2폴리실리콘막(15)은 제1폴리실리콘막(14)보다 높은 도핑 농도를 갖도록 형성한다. 그 다음, 상기 제2폴리실리콘막(15) 상에 텅스텐 실리사이드막(16) 및 하드마스크막(17)을 차례로 형성한다.
도 2d에 도시된 바와 같이, 상기 하드마스크막(17), 텅스텐 실리사이드막(16), 제2폴리실리콘막(15) 및 게이트 산화막(13)을 식각하여 게이트를 형성한다.
전술한 바와 같이, 본 발명은 게이트 산화막 측벽에 낮은 도핑 농도를 갖는 폴리실리콘막을 형성한 후에 높은 도핑 농도를 갖는 폴리실리콘막을 형성함으로써 리세스 된 기판의 가장자리 부분에서 게이트와 드레인 사이에 발생되는 누설전류를 감소시킬 수 있다. 이에 따라, 누설전류를 감소시킴으로 인해 데이터 유지 시간을 증가시켜 소자의 리프레쉬 특성을 향상시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 게이트 산화막 측벽에 낮은 도핑 농도를 갖는 폴리실리콘막을 형성한 후에 높은 도핑 농도를 갖는 폴리실리콘막을 형성함으로써 리세스 된 기판의 가장자리 부분에서 발생되는 누설전류를 감소시킬 수 있다. 이에 따라, 누설전류를 감소시킴으로 인해 데이터 유지 시간을 증가시켜 소자의 리프레쉬 특성을 향상시킬 수 있다. 따라서, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (3)
- 소자분리막을 구비한 반도체 기판을 제공하는 단계;상기 기판의 소정 부분을 리세스하는 단계;상기 리세스 된 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 제1폴리실리콘막을 형성하는 단계;상기 게이트 산화막의 양측벽에 제1폴리실리콘막이 잔류되도록 제1폴리실리콘막을 식각하는 단계;상기 게이트 산화막 및 제1폴리실리콘막을 포함한 기판 결과물 상에 제2폴리실리콘막을 형성하는 단계;상기 제2폴리실리콘막 상에 텅스텐 실리사이드막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 텅스텐 실리사이드막, 제2폴리실리콘막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘막은 1E18 atoms/㎠ 이하로 도핑된 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제2폴리실리콘막은 1E20 atoms/㎠ 로 도핑된 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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| KR100772108B1 (ko) * | 2006-06-30 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| CN103035502A (zh) * | 2012-08-01 | 2013-04-10 | 上海华虹Nec电子有限公司 | Igbt栅极沟槽多晶硅的填充方法 |
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2004
- 2004-12-24 KR KR1020040111768A patent/KR20060072959A/ko not_active Application Discontinuation
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