KR20100074638A - 반도체 소자의 게이트 패턴 및 그 형성방법 - Google Patents

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KR20100074638A
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Abstract

본 발명은 금속 실리사이드막을 균일하게 형성하여 과도한 금속 실리사이드막 형성으로 인한 절연막의 손상을 억제할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴은 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며 산소 또는 질소가 도핑된 제1 폴리 실리콘막, 및 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함한다.
금속 실리사이드, 유전체막, 산소 도핑, 질소 도핑, 폴리 실리콘막 계면

Description

반도체 소자의 게이트 패턴 및 그 형성방법{Gate pattern of semiconductor device and forming method of the same}
본 발명은 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것으로서, 특히 금속 실리사이드막을 균일하게 형성하여 과도한 금속 실리사이드막 형성으로 인한 절연막의 손상을 억제할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
반도체 소자는 게이트 패턴들을 포함한다. 플래시 소자를 예를 들어 설명하면, 플래시 소자는 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막이 적층된 게이트 패턴들을 포함한다. 다수의 데이터가 저장되는 메모리 셀에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막을 사이에 두고 형성되며, 구동 전압을 전달하는 셀렉트 트랜지스터에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막에 형성된 콘택홀을 통해 서로 연결된다. 또한 콘트롤 게이트용 도전막은 라인 형태로 형성되어 다수의 메모리 셀 또 는 셀렉트 트랜지스터를 전기적으로 연결한다. 이러한 게이트 패턴을 포함하는 플래시 소자는 FN(Fowler Nordheim) 터널링을 이용하여 전기적인 프로그래밍(Programing) 및 소거(Erase)를 할 수 있다.
상술한 바와 같은 게이트 패턴은 반도체 소자의 고집적화에 따라 미세하게 형성되고 있는 실정이다. 이에 따라 게이트 패턴의 저항을 낮추기 위해 게이트 패턴에 저항이 낮은 물질을 적용하는 방안이 도입되고 있다. 그 예로서 코발트 실리사이드막과 같은 금속 실리사이드막을 게이트 패턴에 도입하는 방안이 제시되고 있다. 코발트 실리사이드막은 콘트롤 게이트용 도전막으로 이용되는 폴리 실리콘막 상부에 코발트막을 증착한 후 어닐링 공정을 실시하여 코발트가 폴리 실리콘막에 확산되면서 형성된다. 즉, 코발트 실리사이드막은 폴리 실리콘막의 두께를 감소시키면서 형성된다. 코발트가 확산될 때, 각 셀 마다 코발트의 확산이 균일하게 이루어지지 않아 코발트 실리사이드막의 두께가 불균일해진다. 특히, 코발트 실리사이드막이 과도하게 형성된 부분에서는 코발트 실리사이드가 유전체막에 손상을 가하여 반도체 소자의 신뢰성을 저하시킨다. 이에 따라 각 셀마다 저항값도 달라지게 되어 반도체 소자의 특성이 저하된다.
본 발명은 금속 실리사이드막을 균일하게 형성하여 과도한 금속 실리사이드막 형성으로 인한 절연막의 손상을 억제할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴은 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며 산소 또는 질소가 도핑된 제1 폴리 실리콘막, 및 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막이 적층된 반도체 기판이 제공되는 단계, 게이트 절연막 상에 산소 또는 질소가 도핑된 제1 폴리 실리콘막을 형성하는 단계, 제1 폴리 실리콘막 상에 상기 제1 폴리 실리콘보다 큰 그레인을 포함하는 제2 폴리 실리콘막을 형성하는 단계, 및 제2 폴리 실리콘막을 금속과 반응시켜 제1 폴리 실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함한다.
게이트 절연막 및 제1 폴리 실리콘막 사이에는 전하 저장막 및 유전체막이 더 적층될 수 있다.
제1 폴리 실리콘막 및 상기 제2 폴리 실리콘막에는 n형 불순물이 도핑된다.
제1 폴리 실리콘막에는 제2 폴리 실리콘막보다 높은 농도의 n형 불순물이 도 핑된다.
n형 불순물은 인을 포함한다.
제1 폴리 실리콘막을 형성하는 단계는 SiH4가스 및 N2O가스를 함께 주입하여 실시한다.
제1 폴리 실리콘막을 형성하는 단계는 SiH4가스 및 NH3가스를 함께 주입하여 실시한다.
금속 실리사이드막은 코발트 실리사이드(CoSi2)를 포함한다.
본 발명은 절연막과 접하는 폴리 실리콘막을 다층으로 형성하여 폴리 실리콘막에 계면을 형성함으로써 금속 실리사이드막 형성 시 폴리 실리콘막의 계면이 그 하부의 폴리 실리콘과 금속의 반응을 방지하는 베리어 역할을 하여 폴리 실리콘막 계면 하부로 금속 실리사이드막이 형성되는 것을 방지할 수 있다. 이에 따라 본 발명에서 금속 실리사이드막의 형성은 폴리 실리콘막의 계면 상부로 제한되므로 과도한 금속 실리사이드막 형성 때문에 폴리 실리콘막 하부에 형성된 절연막이 손상되는 것을 억제할 수 있다.
또한 본 발명은 금속 실리사이드막의 형성을 폴리 실리콘막의 계면 상부로 제한할 수 있으므로 금속 실리사이드막의 두께를 균일하게 형성할 수 있어서, 금속 실리사이드막의 표면 저항(Rs)을 균일하게 확보하여 반도체 소자의 동작특성을 개 선할 수 있다.
또한 본 발명은 그레인 사이즈가 작은 폴리 실리콘막에 도핑되는 반도체 불순물 이온의 도핑 농도를 높여서 그레인 사이즈를 줄이기 위해 도핑된 질소 또는 산소에 의해 폴리 실리콘막의 저항이 저하되는 것을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 게이트 절연막(103), 전하 저장막(105), 유전체막(107)이 적층된 반도체 기판(101)을 제공한다.
반도체 기판(101)은 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온 주입 공정이 실시된 것일 수 있다. 또한, 도면의 단면에는 도시되지 않았지만 반도체 기판(101)의 소자 분리영역에는 소자 분리구조(미도시)가 형성된 상태일 수 있다. 소자 분리구조(미도시)는 반도체 기판(101)을 식각하여 트렌치(trench)를 형성하고, 트렌치의 내부에 산화막을 채워서 형성할 수 있다. 트렌치는 반도체 기 판(101) 상에 게이트 절연막(103) 및 전하 저장막(105)을 적층한 후, 게이트 절연막(103) 및 전하 저장막(105)이 반도체 기판(101)의 활성영역 상에만 남도록 식각한 후, 노출된 반도체 기판(101)을 식각함으로써 형성할 수 있다. 전하 저장막(105)은 플로팅 게이트용 도전막으로서 폴리실리콘을 이용하여 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 유전체막(107)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 도면에 도시하진 않았으나, 유전체막(107)을 형성한 이후에는, 셀렉트 라인(select line) 및 주변회로 영역의 트랜지스터 영역 상에 유전체막 콘택홀(미도시)을 형성할 수 있다. 유전체막 콘택홀(미도시)은 후속 공정에서 형성되는 폴리 실리콘막과 전하 저장막(105)을 전기적으로 연결시는 홀(hole)이 될 수 있다.
도 1b를 참조하면, 유전체막(107) 상에 제1 폴리 실리콘막(109) 및 제2 폴리 실리콘막(111)을 형성한다.
제1 폴리 실리콘막(109) 및 제2 폴리 실리콘막(111)에 포함된 각각의 그레인(grain)은 서로 다른 크기로 형성되는 것이 바람직하다. 더욱 바람직하게는 유전체막(107)에 접하는 제1 폴리 실리콘막(109)의 그레인의 크기가 제2 폴리 실리콘막(111)의 그레인의 크기보다 작게 형성되는 것이 바람직하다. 이러한 제1 폴리 실리콘막(109) 및 제2 폴리 실리콘막(111)은 인-시츄(in-situ) 방법 또는 엑스-시츄(ex-situ) 방법으로 형성할 수 있다.
유전체막(107)에 접하는 제1 폴리 실리콘막(109)의 그레인의 크기를 그 상부 에 형성되는 제2 폴리 실리콘막(111)의 그레인 크기보다 작게 형성하기 위해서 제1 폴리 실리콘막(109) 증착시, 산소(O) 또는 질소(N)를 포함하는 가스를 주입한다. 이러한 제1 폴리 실리콘막(109)의 그레인의 크기는 산소(O) 또는 질소(N)의 농도를 조절함으로써 30Å 내지 150Å까지 조절이 가능하다. 산소 또는 질소를 포함하는 가스로는 N2O 또는 NH3가스를 이용할 수 있다. 보다 상세히 설명하면, 제1 폴리 실리콘막(109)은 SiH4소스 가스 및 NH3가스를 동시에 주입하거나, SiH4소스 가스 및 N2O가스를 동시에 주입하여 형성할 수 있다. 이 때, 제1 폴리 실리콘막(109)은 0.1torr 내지 500torr의 압력 범위 내에서 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 증착될 수 있다. 또한, 제1 폴리 실리콘막(109) 형성시 SiH4소스 가스 및 N2O가스는 0.1sccm 내지 200sccm으로 주입될 수 있다. SiH4소스 가스 및 NH3가스 또한 0.1sccm 내지 200sccm으로 주입될 수 있다.
이와 같이 N2O 또는 NH3가스를 SiH4소스 가스와 함께 주입한 결과, 제1 폴리 실리콘막(109)에는 산소 또는 질소가 도핑되어 그 그레인의 크기가 30Å 내지 150Å로 작게 형성될 수 있다.
또한 제1 폴리 실리콘막(109)에 전기적인 특성을 부여하기 위해 제1 폴리 실리콘막(109) 증착시 주입되는 가스에 인(P)등과 같이 n형 불순물을 포함하는 가스를 포함시킬 수 있다. n형 불순물을 포함하는 가스로는 PH3가스를 이용할 수 있다. 이와 같이 n형 불순물을 포함하는 가스를 함께 주입한 결과, 제1 폴리 실리콘 막(109)에는 n형 불순물이 도핑된다. 이 때 제1 폴리 실리콘막(109)에 도핑된 n형 불순물의 농도는 후속 공정에서 형성될 제2 폴리 실리콘막(111)에 도핑된 n형 불순물의 농도보다 높은 것이 바람직하다. 이와 같이 제1 폴리 실리콘막(109)에 도핑된 n형 불순물의 농도가 높으면, 제1 폴리 실리콘막(109)에 도핑된 산소 또는 질소에 의해 저하될 수 있는 제1 폴리 실리콘막(109)의 저항을 개선할 수 있다.
제2 폴리 실리콘막(111)은 SiH4소스 가스 n형 불순물을 포함하는 가스를 함께 주입함으로써 형성할 수 있다. 이때, n형 불순물을 포함하는 가스는 제1 폴리 실리콘막(109)을 형성할 때 주입한 것과 동일한 것을 이용할 수 있다. 또한 제1 폴리 실리콘막(109)을 형성하는 공정에서 상술했듯이 제2 폴라 실리콘막(111)에 주입되는 n형 불순물의 농도는 제1 폴리 실리콘막(109)에 주입되는 n형 불순물의 농도보다 낮은 것이 바람직하다. 이로써 제2 폴리 실리콘막(111)에는 제1 폴리 실리콘막(109)보다 낮은 농도로 n형 불순물이 도핑된다. 또한 제2 폴리 실리콘막(111)에는 질소 또는 산소가 도핑되지 않으므로 제2 폴리 실리콘막(111)의 그레인의 크기는 제1 폴리 실리콘막(109)의 그레인의 크기보다 크게 형성된다.
도 1c를 참조하면, 제2 폴리 실리콘막(도 1b의 111)을 금속과 반응시켜 제1 폴리 실리콘막(109)의 상부에 금속 실리사이드막(113)을 형성한다. 이하, 금속 실리사이드막(113)의 형성방법에 대해 상세히 한다.
도면에 도시하진 않았으나, 제2 폴리 실리콘막(도 1b의 111) 형성 후, 게이트 절연막(103)이 노출되는 시점까지 제2 폴리 실리콘막(도 1b의 111), 제1 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)을 식각하여 패턴별로 분리된 적층 패턴을 형성한다. 적층 패턴 형성 후에는 적층 패턴 양측의 반도체 기판(101)에 접합영역(미도시)을 형성하기 위한 불순물 이온 주입 공정이 실시될 수 있다. 이 후, 적층 패턴 사이의 공간을 채우는 절연막(미도시)을 형성한다. 이어서 리세스(recess) 공정을 실시하여 절연막의 높이를 적층 패턴의 표면보다 낮춘다. 이로써 제2 폴리 실리콘막(도 1b의 111)의 표면이 외부로 노출된다. 노출된 제2 폴리 실리콘막(도 1b의 111)의 표면 및 절연막의 표면상에 금속막(미도시)을 형성한다. 여기서, 금속막은 코발트(Co)로 형성할 수 있다. 이 후, 금속막에 포함된 금속이 제2 폴리 실리콘막(도 1b의 111)으로 확산되어 코발트와 실리콘이 반응하여 CoSi상이 형성될 수 있도록 제1 어닐링 공정을 실시한다. 이 후, 반응하지 않고 남은 코발트막을 제거하고 CoSi보다 안정된 CoSi2로 상변화되도록 제1 어닐링 공정시 보다 높은 온도로 제2 어닐링 공정을 실시한다. 이로써, CoSi2상의 금속 실리사이드막(113)이 형성된다.
이와 같이 금속 실리사이드막(113)은 금속의 확산으로 제2 폴리 실리콘막(도 1b의 111)과 금속이 반응하여 형성되는 것이다. 이때, 금속의 확산은 제2 폴리 실리콘막(도 1b의 111) 및 제1 폴리 실리콘막(109)의 그레인 크기가 다르기 때문에 제1 폴리 실리콘막(109)과 제2 폴리 실리콘막(도 1b의 111) 계면에서 제어된다. 즉, 제1 폴리 실리콘막(109)과 제2 폴리 실리콘막(도 1b의 111)의 계면은 확산 방지막 역할을 한다. 이와 같이 제1 폴리 실리콘막(109)과 제2 폴리 실리콘막(도 1b 의 111)의 계면은 금속이 제1 폴리 실리콘막(109)과 반응하지 못하도록 제어할 수 있으므로 금속 실리사이드막(113)이 제1 폴리 실리콘막(109) 하부의 유전체막(107)을 손상시킬 수 없도록 제어할 수 있다.
상술한 바와 같이 본 발명은 유전체막등의 절연막과 접하는 폴리 실리콘막을 다층으로 형성하여 폴리 실리콘막에 계면을 형성함으로써 금속 실리사이드막 형성 시 폴리 실리콘막의 계면이 폴리 실리콘의 반응을 방지하는 베리어 역할을 할 수 있게 한다. 그 결과 금속 실리사이드막 형성시 폴리 실리콘막 계면이 그 하부의 폴리 실리콘막과 금속이 반응하는 것을 방지할 수 있다. 이에 따라 본 발명에서 금속 실리사이드막의 형성은 폴리 실리콘막의 계면 상부로 제한되므로 과도한 금속 실리사이드막 형성 때문에 폴리 실리콘막 하부에 형성된 절연막이 손상되는 것을 억제할 수 있다.
또한 본 발명은 금속 실리사이드막의 형성을 폴리 실리콘막의 계면 상부로 제한할 수 있으므로 금속 실리사이드막의 두께를 균일하게 형성할 수 있어서, 금속 실리사이드막의 표면 저항을 균일하게 확보하여 반도체 소자의 동작특성을 개선할 수 있다.
상술한 본 발명의 상세한 설명에서는 콘트롤 게이트막 형성시 금속 실리사이드막을 도입하는 경우를 예로 들어 설명하였으나, 본 발명은 콘트롤 게이트막 형성에 제한되는 것이 아니라, 금속 실리사이드막이 도입된 공지의 어떠한 반도체 소자의 도전막(예를 들어, 플로팅 게이트막)에도 적용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 전하 저장막 107 : 유전체막
109 : 제1 폴리 실리콘막 111 : 제2 폴리 실리콘막
113 : 금속 실리사이드막

Claims (13)

  1. 반도체 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되며, 산소 또는 질소가 도핑된 제1 폴리 실리콘막; 및
    상기 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴.
  2. 반도체 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 전하 저장막;
    상기 전하 저장막 상에 형성된 유전체막;
    상기 유전체막 상에 형성되며, 산소 또는 질소가 도핑된 제1 폴리 실리콘막; 및
    상기 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴.
  3. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,
    상기 제1 폴리 실리콘막에는 n형 불순물이 도핑된 반도체 소자의 게이트 패턴.
  4. 제 3 항에 있어서, 상기 n형 불순물은 인을 포함하는 반도체 소자의 게이트 패턴.
  5. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,
    상기 금속 실리사이드막은 CoSi2막을 포함하는 반도체 소자의 게이트 패턴.
  6. 게이트 절연막이 적층된 반도체 기판이 제공되는 단계;
    상기 게이트 절연막 상에 산소 또는 질소가 도핑된 제1 폴리 실리콘막을 형성하는 단계;
    상기 제1 폴리 실리콘막 상에 상기 제1 폴리 실리콘보다 큰 그레인을 포함하는 제2 폴리 실리콘막을 형성하는 단계; 및
    상기 제2 폴리 실리콘막을 금속과 반응시켜 상기 제1 폴리 실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  7. 게이트 절연막, 전하 저장막 및 유전체막이 적층된 반도체 기판이 제공되는 단계;
    유전체막 상에 산소 또는 질소가 도핑된 제1 폴리 실리콘막을 형성하는 단계;
    상기 제1 폴리 실리콘막 상에 상기 제1 폴리 실리콘보다 큰 그레인을 포함하는 제2 폴리 실리콘막을 형성하는 단계; 및
    상기 제2 폴리 실리콘막을 금속과 반응시켜 상기 제1 폴리 실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
  8. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제1 폴리 실리콘막 및 상기 제2 폴리 실리콘막에는 n형 불순물이 도핑된 반도체 소자의 게이트 패턴 형성방법.
  9. 제 8 항에 있어서,
    상기 제1 폴리 실리콘막에는 상기 제2 폴리 실리콘막보다 높은 농도의 n형 불순물이 도핑되는 반도체 소자의 게이트 패턴 형성방법.
  10. 제 8 항에 있어서,
    상기 n형 불순물은 인을 포함하는 반도체 소자의 게이트 패턴 형성방법.
  11. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제1 폴리 실리콘막을 형성하는 단계는
    SiH4가스 및 N2O가스를 함께 주입하여 실시하는 반도체 소자의 게이트 패턴 형성방법.
  12. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제1 폴리 실리콘막을 형성하는 단계는
    SiH4가스 및 NH3가스를 함께 주입하여 실시하는 반도체 소자의 게이트 패턴 형성방법.
  13. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 금속 실리사이드막은 코발트 실리사이드(CoSi2)를 포함하는 반도체 소자의 게이트 패턴 형성방법.
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