KR20100074638A - Gate pattern of semiconductor device and forming method of the same - Google Patents

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Abstract

PURPOSE: A gate pattern of a semiconductor device and a forming method thereof are provided to prevent an insulation layer from being damaged due to an excessive metal silicide layer by uniformly forming the metal silicide layer. CONSTITUTION: A gate insulation layer(103) is formed on a semiconductor substrate(101). A first poly silicon layer(109) is formed on the gate insulation layer and the oxygen or nitrogen is injected into the first poly silicon layer. A metal silicide layer is formed on the first poly silicon layer.

Description

반도체 소자의 게이트 패턴 및 그 형성방법{Gate pattern of semiconductor device and forming method of the same}Gate pattern of semiconductor device and forming method of the same

본 발명은 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것으로서, 특히 금속 실리사이드막을 균일하게 형성하여 과도한 금속 실리사이드막 형성으로 인한 절연막의 손상을 억제할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate pattern of a semiconductor device and a method of forming the same, and more particularly, to a gate pattern and a method of forming the semiconductor device capable of uniformly forming a metal silicide film to suppress damage to an insulating film due to excessive metal silicide film formation. will be.

반도체 소자는 게이트 패턴들을 포함한다. 플래시 소자를 예를 들어 설명하면, 플래시 소자는 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막이 적층된 게이트 패턴들을 포함한다. 다수의 데이터가 저장되는 메모리 셀에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막을 사이에 두고 형성되며, 구동 전압을 전달하는 셀렉트 트랜지스터에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막에 형성된 콘택홀을 통해 서로 연결된다. 또한 콘트롤 게이트용 도전막은 라인 형태로 형성되어 다수의 메모리 셀 또 는 셀렉트 트랜지스터를 전기적으로 연결한다. 이러한 게이트 패턴을 포함하는 플래시 소자는 FN(Fowler Nordheim) 터널링을 이용하여 전기적인 프로그래밍(Programing) 및 소거(Erase)를 할 수 있다.The semiconductor device includes gate patterns. Referring to the flash device as an example, the flash device includes gate patterns in which a conductive film for a floating gate, a dielectric film, and a conductive film for a control gate are stacked. The floating gate conductive film and the control gate conductive film included in the memory cell storing a plurality of data are formed with a dielectric film interposed therebetween, and the floating gate conductive film and the control gate conductive film included in the select transistor transferring the driving voltage. The films are connected to each other through contact holes formed in the dielectric film. In addition, the control gate conductive film is formed in a line shape to electrically connect a plurality of memory cells or select transistors. The flash device including the gate pattern may be electrically programmed and erased using Fowler Nordheim (FN) tunneling.

상술한 바와 같은 게이트 패턴은 반도체 소자의 고집적화에 따라 미세하게 형성되고 있는 실정이다. 이에 따라 게이트 패턴의 저항을 낮추기 위해 게이트 패턴에 저항이 낮은 물질을 적용하는 방안이 도입되고 있다. 그 예로서 코발트 실리사이드막과 같은 금속 실리사이드막을 게이트 패턴에 도입하는 방안이 제시되고 있다. 코발트 실리사이드막은 콘트롤 게이트용 도전막으로 이용되는 폴리 실리콘막 상부에 코발트막을 증착한 후 어닐링 공정을 실시하여 코발트가 폴리 실리콘막에 확산되면서 형성된다. 즉, 코발트 실리사이드막은 폴리 실리콘막의 두께를 감소시키면서 형성된다. 코발트가 확산될 때, 각 셀 마다 코발트의 확산이 균일하게 이루어지지 않아 코발트 실리사이드막의 두께가 불균일해진다. 특히, 코발트 실리사이드막이 과도하게 형성된 부분에서는 코발트 실리사이드가 유전체막에 손상을 가하여 반도체 소자의 신뢰성을 저하시킨다. 이에 따라 각 셀마다 저항값도 달라지게 되어 반도체 소자의 특성이 저하된다.As described above, the gate pattern is minutely formed according to high integration of the semiconductor device. Accordingly, in order to lower the resistance of the gate pattern, a method of applying a material having a low resistance to the gate pattern has been introduced. As an example, a method of introducing a metal silicide film such as a cobalt silicide film into a gate pattern has been proposed. The cobalt silicide film is formed by depositing a cobalt film on the polysilicon film used as the conductive film for the control gate and then performing an annealing process to diffuse the cobalt into the polysilicon film. That is, the cobalt silicide film is formed while reducing the thickness of the polysilicon film. When the cobalt is diffused, cobalt is not uniformly spread in each cell, so that the thickness of the cobalt silicide film becomes uneven. In particular, in a portion where the cobalt silicide film is excessively formed, cobalt silicide damages the dielectric film, thereby lowering the reliability of the semiconductor device. As a result, the resistance value of each cell is also changed, thereby deteriorating the characteristics of the semiconductor device.

본 발명은 금속 실리사이드막을 균일하게 형성하여 과도한 금속 실리사이드막 형성으로 인한 절연막의 손상을 억제할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법을 제공한다.The present invention provides a gate pattern of a semiconductor device capable of uniformly forming a metal silicide film and suppressing damage of the insulating film due to excessive metal silicide film formation, and a method of forming the same.

본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴은 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며 산소 또는 질소가 도핑된 제1 폴리 실리콘막, 및 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함한다.A gate pattern of a semiconductor device according to an embodiment of the present invention is a gate insulating film formed on a semiconductor substrate, a first polysilicon film doped with oxygen or nitrogen doped on the gate insulating film, and a metal silicide formed on the first polysilicon film It contains a membrane.

본 발명의 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막이 적층된 반도체 기판이 제공되는 단계, 게이트 절연막 상에 산소 또는 질소가 도핑된 제1 폴리 실리콘막을 형성하는 단계, 제1 폴리 실리콘막 상에 상기 제1 폴리 실리콘보다 큰 그레인을 포함하는 제2 폴리 실리콘막을 형성하는 단계, 및 제2 폴리 실리콘막을 금속과 반응시켜 제1 폴리 실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of forming a gate pattern of a semiconductor device may include providing a semiconductor substrate on which a gate insulating layer is stacked, forming a first polysilicon layer doped with oxygen or nitrogen on the gate insulating layer, and first polysilicon. Forming a second polysilicon film comprising grains larger than the first polysilicon on the film, and reacting the second polysilicon film with a metal to form a metal silicide film on the first polysilicon film.

게이트 절연막 및 제1 폴리 실리콘막 사이에는 전하 저장막 및 유전체막이 더 적층될 수 있다.A charge storage film and a dielectric film may be further stacked between the gate insulating film and the first polysilicon film.

제1 폴리 실리콘막 및 상기 제2 폴리 실리콘막에는 n형 불순물이 도핑된다.The first polysilicon film and the second polysilicon film are doped with n-type impurities.

제1 폴리 실리콘막에는 제2 폴리 실리콘막보다 높은 농도의 n형 불순물이 도 핑된다.The first polysilicon film is doped with n-type impurities having a higher concentration than the second polysilicon film.

n형 불순물은 인을 포함한다.n-type impurities include phosphorus.

제1 폴리 실리콘막을 형성하는 단계는 SiH4가스 및 N2O가스를 함께 주입하여 실시한다.The forming of the first polysilicon film is performed by injecting SiH 4 gas and N 2 O gas together.

제1 폴리 실리콘막을 형성하는 단계는 SiH4가스 및 NH3가스를 함께 주입하여 실시한다.The forming of the first polysilicon film is performed by injecting SiH 4 gas and NH 3 gas together.

금속 실리사이드막은 코발트 실리사이드(CoSi2)를 포함한다.The metal silicide film includes cobalt silicide (CoSi 2 ).

본 발명은 절연막과 접하는 폴리 실리콘막을 다층으로 형성하여 폴리 실리콘막에 계면을 형성함으로써 금속 실리사이드막 형성 시 폴리 실리콘막의 계면이 그 하부의 폴리 실리콘과 금속의 반응을 방지하는 베리어 역할을 하여 폴리 실리콘막 계면 하부로 금속 실리사이드막이 형성되는 것을 방지할 수 있다. 이에 따라 본 발명에서 금속 실리사이드막의 형성은 폴리 실리콘막의 계면 상부로 제한되므로 과도한 금속 실리사이드막 형성 때문에 폴리 실리콘막 하부에 형성된 절연막이 손상되는 것을 억제할 수 있다.According to the present invention, a polysilicon film in contact with an insulating film is formed in multiple layers to form an interface in the polysilicon film. Thus, when the metal silicide film is formed, the interface of the polysilicon film acts as a barrier to prevent the reaction between the polysilicon and the metal below the polysilicon film. It is possible to prevent the metal silicide film from being formed below the interface. Accordingly, in the present invention, since the formation of the metal silicide film is limited to the upper portion of the interface of the polysilicon film, damage to the insulating film formed under the polysilicon film due to excessive metal silicide film formation can be suppressed.

또한 본 발명은 금속 실리사이드막의 형성을 폴리 실리콘막의 계면 상부로 제한할 수 있으므로 금속 실리사이드막의 두께를 균일하게 형성할 수 있어서, 금속 실리사이드막의 표면 저항(Rs)을 균일하게 확보하여 반도체 소자의 동작특성을 개 선할 수 있다.In addition, the present invention can limit the formation of the metal silicide film to the upper part of the interface of the polysilicon film, so that the thickness of the metal silicide film can be formed uniformly, thereby ensuring the surface resistance (Rs) of the metal silicide film uniformly to improve the operation characteristics of the semiconductor device. It can be improved.

또한 본 발명은 그레인 사이즈가 작은 폴리 실리콘막에 도핑되는 반도체 불순물 이온의 도핑 농도를 높여서 그레인 사이즈를 줄이기 위해 도핑된 질소 또는 산소에 의해 폴리 실리콘막의 저항이 저하되는 것을 개선할 수 있다. In addition, the present invention can improve the resistance of the polysilicon film is lowered by the doped nitrogen or oxygen to reduce the grain size by increasing the doping concentration of the semiconductor impurity ions doped in the polysilicon film having a small grain size.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a gate pattern of a semiconductor device according to the present invention.

도 1a를 참조하면, 게이트 절연막(103), 전하 저장막(105), 유전체막(107)이 적층된 반도체 기판(101)을 제공한다.Referring to FIG. 1A, a semiconductor substrate 101 in which a gate insulating film 103, a charge storage film 105, and a dielectric film 107 are stacked is provided.

반도체 기판(101)은 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온 주입 공정이 실시된 것일 수 있다. 또한, 도면의 단면에는 도시되지 않았지만 반도체 기판(101)의 소자 분리영역에는 소자 분리구조(미도시)가 형성된 상태일 수 있다. 소자 분리구조(미도시)는 반도체 기판(101)을 식각하여 트렌치(trench)를 형성하고, 트렌치의 내부에 산화막을 채워서 형성할 수 있다. 트렌치는 반도체 기 판(101) 상에 게이트 절연막(103) 및 전하 저장막(105)을 적층한 후, 게이트 절연막(103) 및 전하 저장막(105)이 반도체 기판(101)의 활성영역 상에만 남도록 식각한 후, 노출된 반도체 기판(101)을 식각함으로써 형성할 수 있다. 전하 저장막(105)은 플로팅 게이트용 도전막으로서 폴리실리콘을 이용하여 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 유전체막(107)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 도면에 도시하진 않았으나, 유전체막(107)을 형성한 이후에는, 셀렉트 라인(select line) 및 주변회로 영역의 트랜지스터 영역 상에 유전체막 콘택홀(미도시)을 형성할 수 있다. 유전체막 콘택홀(미도시)은 후속 공정에서 형성되는 폴리 실리콘막과 전하 저장막(105)을 전기적으로 연결시는 홀(hole)이 될 수 있다.The semiconductor substrate 101 may be formed with a well (not shown) and an ion implantation process for adjusting a threshold voltage. In addition, although not shown in the cross section of the drawing, the device isolation structure (not shown) may be formed in the device isolation region of the semiconductor substrate 101. A device isolation structure (not shown) may be formed by etching the semiconductor substrate 101 to form a trench, and filling an oxide film in the trench. The trench is laminated with the gate insulating film 103 and the charge storage film 105 on the semiconductor substrate 101, and then the gate insulating film 103 and the charge storage film 105 are formed only on the active region of the semiconductor substrate 101. After etching to remain, it can be formed by etching the exposed semiconductor substrate 101. The charge storage film 105 may be formed using polysilicon as the conductive film for the floating gate. For example, it may be formed of a doped polysilicon film, or may be formed by laminating a doped polysilicon film and an undoped polysilicon film. The dielectric film 107 can be formed by stacking an oxide film, a nitride film and an oxide film. Although not shown in the drawings, after the dielectric film 107 is formed, a dielectric film contact hole (not shown) may be formed on the select line and the transistor region of the peripheral circuit region. The dielectric film contact hole (not shown) may be a hole for electrically connecting the polysilicon film formed in a subsequent process and the charge storage film 105.

도 1b를 참조하면, 유전체막(107) 상에 제1 폴리 실리콘막(109) 및 제2 폴리 실리콘막(111)을 형성한다.Referring to FIG. 1B, a first polysilicon film 109 and a second polysilicon film 111 are formed on the dielectric film 107.

제1 폴리 실리콘막(109) 및 제2 폴리 실리콘막(111)에 포함된 각각의 그레인(grain)은 서로 다른 크기로 형성되는 것이 바람직하다. 더욱 바람직하게는 유전체막(107)에 접하는 제1 폴리 실리콘막(109)의 그레인의 크기가 제2 폴리 실리콘막(111)의 그레인의 크기보다 작게 형성되는 것이 바람직하다. 이러한 제1 폴리 실리콘막(109) 및 제2 폴리 실리콘막(111)은 인-시츄(in-situ) 방법 또는 엑스-시츄(ex-situ) 방법으로 형성할 수 있다.Each grain included in the first polysilicon film 109 and the second polysilicon film 111 may be formed to have a different size. More preferably, the grain size of the first polysilicon film 109 in contact with the dielectric film 107 is smaller than the grain size of the second polysilicon film 111. The first polysilicon layer 109 and the second polysilicon layer 111 may be formed by an in-situ method or an ex-situ method.

유전체막(107)에 접하는 제1 폴리 실리콘막(109)의 그레인의 크기를 그 상부 에 형성되는 제2 폴리 실리콘막(111)의 그레인 크기보다 작게 형성하기 위해서 제1 폴리 실리콘막(109) 증착시, 산소(O) 또는 질소(N)를 포함하는 가스를 주입한다. 이러한 제1 폴리 실리콘막(109)의 그레인의 크기는 산소(O) 또는 질소(N)의 농도를 조절함으로써 30Å 내지 150Å까지 조절이 가능하다. 산소 또는 질소를 포함하는 가스로는 N2O 또는 NH3가스를 이용할 수 있다. 보다 상세히 설명하면, 제1 폴리 실리콘막(109)은 SiH4소스 가스 및 NH3가스를 동시에 주입하거나, SiH4소스 가스 및 N2O가스를 동시에 주입하여 형성할 수 있다. 이 때, 제1 폴리 실리콘막(109)은 0.1torr 내지 500torr의 압력 범위 내에서 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 증착될 수 있다. 또한, 제1 폴리 실리콘막(109) 형성시 SiH4소스 가스 및 N2O가스는 0.1sccm 내지 200sccm으로 주입될 수 있다. SiH4소스 가스 및 NH3가스 또한 0.1sccm 내지 200sccm으로 주입될 수 있다. Deposition of the first polysilicon film 109 to form a grain size of the first polysilicon film 109 in contact with the dielectric film 107 smaller than the grain size of the second polysilicon film 111 formed thereon At the time, a gas containing oxygen (O) or nitrogen (N) is injected. The size of the grains of the first polysilicon film 109 can be adjusted to 30 kPa to 150 kPa by adjusting the concentration of oxygen (O) or nitrogen (N). As a gas containing oxygen or nitrogen, N 2 O or NH 3 gas may be used. In more detail, the first polysilicon layer 109 may be formed by simultaneously injecting a SiH 4 source gas and an NH 3 gas or simultaneously injecting a SiH 4 source gas and an N 2 O gas. In this case, the first polysilicon layer 109 may be deposited by a low pressure-chemical vapor deposition (LP-CVD) method within a pressure range of 0.1 tortor to 500torr. In addition, when the first polysilicon layer 109 is formed, SiH 4 source gas and N 2 O gas may be injected at 0.1 sccm to 200 sccm. SiH 4 source gas and NH 3 gas may also be injected at 0.1 sccm to 200 sccm.

이와 같이 N2O 또는 NH3가스를 SiH4소스 가스와 함께 주입한 결과, 제1 폴리 실리콘막(109)에는 산소 또는 질소가 도핑되어 그 그레인의 크기가 30Å 내지 150Å로 작게 형성될 수 있다. As a result of injecting the N 2 O or NH 3 gas together with the SiH 4 source gas, oxygen or nitrogen may be doped into the first polysilicon layer 109 so that the grain size may be reduced to 30 μs to 150 μs.

또한 제1 폴리 실리콘막(109)에 전기적인 특성을 부여하기 위해 제1 폴리 실리콘막(109) 증착시 주입되는 가스에 인(P)등과 같이 n형 불순물을 포함하는 가스를 포함시킬 수 있다. n형 불순물을 포함하는 가스로는 PH3가스를 이용할 수 있다. 이와 같이 n형 불순물을 포함하는 가스를 함께 주입한 결과, 제1 폴리 실리콘 막(109)에는 n형 불순물이 도핑된다. 이 때 제1 폴리 실리콘막(109)에 도핑된 n형 불순물의 농도는 후속 공정에서 형성될 제2 폴리 실리콘막(111)에 도핑된 n형 불순물의 농도보다 높은 것이 바람직하다. 이와 같이 제1 폴리 실리콘막(109)에 도핑된 n형 불순물의 농도가 높으면, 제1 폴리 실리콘막(109)에 도핑된 산소 또는 질소에 의해 저하될 수 있는 제1 폴리 실리콘막(109)의 저항을 개선할 수 있다.In addition, in order to impart electrical characteristics to the first polysilicon layer 109, a gas including n-type impurities such as phosphorus (P) may be included in the gas injected when the first polysilicon layer 109 is deposited. PH 3 gas may be used as the gas containing the n-type impurity. As a result of injecting the gas including the n-type impurity as described above, the first polysilicon film 109 is doped with the n-type impurity. In this case, the concentration of the n-type impurity doped in the first polysilicon film 109 is preferably higher than the concentration of the n-type impurity doped in the second polysilicon film 111 to be formed in a subsequent process. As such, when the concentration of the n-type impurity doped in the first polysilicon film 109 is high, the concentration of the first polysilicon film 109 may be reduced by oxygen or nitrogen doped in the first polysilicon film 109. Resistance can be improved.

제2 폴리 실리콘막(111)은 SiH4소스 가스 n형 불순물을 포함하는 가스를 함께 주입함으로써 형성할 수 있다. 이때, n형 불순물을 포함하는 가스는 제1 폴리 실리콘막(109)을 형성할 때 주입한 것과 동일한 것을 이용할 수 있다. 또한 제1 폴리 실리콘막(109)을 형성하는 공정에서 상술했듯이 제2 폴라 실리콘막(111)에 주입되는 n형 불순물의 농도는 제1 폴리 실리콘막(109)에 주입되는 n형 불순물의 농도보다 낮은 것이 바람직하다. 이로써 제2 폴리 실리콘막(111)에는 제1 폴리 실리콘막(109)보다 낮은 농도로 n형 불순물이 도핑된다. 또한 제2 폴리 실리콘막(111)에는 질소 또는 산소가 도핑되지 않으므로 제2 폴리 실리콘막(111)의 그레인의 크기는 제1 폴리 실리콘막(109)의 그레인의 크기보다 크게 형성된다.The second polysilicon film 111 may be formed by injecting a gas containing SiH 4 source gas n-type impurities together. In this case, the gas containing the n-type impurity may be the same as that injected during the formation of the first polysilicon film 109. In addition, as described above in the process of forming the first polysilicon film 109, the concentration of the n-type impurity injected into the second polar silicon film 111 is greater than the concentration of the n-type impurity injected into the first polysilicon film 109. Low is desirable. As a result, the n-type impurity is doped into the second polysilicon film 111 at a concentration lower than that of the first polysilicon film 109. In addition, since nitrogen or oxygen is not doped in the second polysilicon layer 111, the grain size of the second polysilicon layer 111 is larger than the grain size of the first polysilicon layer 109.

도 1c를 참조하면, 제2 폴리 실리콘막(도 1b의 111)을 금속과 반응시켜 제1 폴리 실리콘막(109)의 상부에 금속 실리사이드막(113)을 형성한다. 이하, 금속 실리사이드막(113)의 형성방법에 대해 상세히 한다.Referring to FIG. 1C, a metal silicide layer 113 is formed on the first polysilicon layer 109 by reacting the second polysilicon layer (111 of FIG. 1B) with a metal. Hereinafter, the formation method of the metal silicide film 113 is explained in full detail.

도면에 도시하진 않았으나, 제2 폴리 실리콘막(도 1b의 111) 형성 후, 게이트 절연막(103)이 노출되는 시점까지 제2 폴리 실리콘막(도 1b의 111), 제1 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)을 식각하여 패턴별로 분리된 적층 패턴을 형성한다. 적층 패턴 형성 후에는 적층 패턴 양측의 반도체 기판(101)에 접합영역(미도시)을 형성하기 위한 불순물 이온 주입 공정이 실시될 수 있다. 이 후, 적층 패턴 사이의 공간을 채우는 절연막(미도시)을 형성한다. 이어서 리세스(recess) 공정을 실시하여 절연막의 높이를 적층 패턴의 표면보다 낮춘다. 이로써 제2 폴리 실리콘막(도 1b의 111)의 표면이 외부로 노출된다. 노출된 제2 폴리 실리콘막(도 1b의 111)의 표면 및 절연막의 표면상에 금속막(미도시)을 형성한다. 여기서, 금속막은 코발트(Co)로 형성할 수 있다. 이 후, 금속막에 포함된 금속이 제2 폴리 실리콘막(도 1b의 111)으로 확산되어 코발트와 실리콘이 반응하여 CoSi상이 형성될 수 있도록 제1 어닐링 공정을 실시한다. 이 후, 반응하지 않고 남은 코발트막을 제거하고 CoSi보다 안정된 CoSi2로 상변화되도록 제1 어닐링 공정시 보다 높은 온도로 제2 어닐링 공정을 실시한다. 이로써, CoSi2상의 금속 실리사이드막(113)이 형성된다. Although not shown in the drawing, after forming the second polysilicon film (111 in FIG. 1B), the second polysilicon film (111 in FIG. 1B) and the first polysilicon film 109 until the gate insulating layer 103 is exposed. The dielectric film 107 and the charge storage film 105 are etched to form a stacked pattern separated by patterns. After the stack pattern is formed, an impurity ion implantation process may be performed to form a junction region (not shown) in the semiconductor substrate 101 on both sides of the stack pattern. Thereafter, an insulating film (not shown) is formed to fill the space between the stacked patterns. A recess process is then performed to lower the height of the insulating film than the surface of the stacked pattern. As a result, the surface of the second polysilicon film (111 in FIG. 1B) is exposed to the outside. A metal film (not shown) is formed on the surface of the exposed second polysilicon film (111 in FIG. 1B) and the surface of the insulating film. Here, the metal film may be formed of cobalt (Co). Thereafter, a first annealing process is performed so that the metal contained in the metal film is diffused into the second polysilicon film (111 in FIG. 1B) so that cobalt and silicon react to form a CoSi phase. Thereafter, the second annealing process is performed at a higher temperature during the first annealing process so as to remove the cobalt film remaining without reaction and phase change to CoSi 2 which is more stable than CoSi. As a result, a metal silicide film 113 on CoSi 2 is formed.

이와 같이 금속 실리사이드막(113)은 금속의 확산으로 제2 폴리 실리콘막(도 1b의 111)과 금속이 반응하여 형성되는 것이다. 이때, 금속의 확산은 제2 폴리 실리콘막(도 1b의 111) 및 제1 폴리 실리콘막(109)의 그레인 크기가 다르기 때문에 제1 폴리 실리콘막(109)과 제2 폴리 실리콘막(도 1b의 111) 계면에서 제어된다. 즉, 제1 폴리 실리콘막(109)과 제2 폴리 실리콘막(도 1b의 111)의 계면은 확산 방지막 역할을 한다. 이와 같이 제1 폴리 실리콘막(109)과 제2 폴리 실리콘막(도 1b 의 111)의 계면은 금속이 제1 폴리 실리콘막(109)과 반응하지 못하도록 제어할 수 있으므로 금속 실리사이드막(113)이 제1 폴리 실리콘막(109) 하부의 유전체막(107)을 손상시킬 수 없도록 제어할 수 있다.As described above, the metal silicide film 113 is formed by the reaction of the second polysilicon film (111 in FIG. 1B) with the metal by diffusion of the metal. At this time, since the grain sizes of the second polysilicon film (111 of FIG. 1B) and the first polysilicon film 109 are different from each other, the diffusion of the metal is different from that of the first polysilicon film 109 and the second polysilicon film (FIG. 1B). 111) controlled at the interface. That is, the interface between the first polysilicon film 109 and the second polysilicon film (111 in FIG. 1B) serves as a diffusion barrier. As such, the interface between the first polysilicon film 109 and the second polysilicon film (111 in FIG. 1B) may be controlled to prevent the metal from reacting with the first polysilicon film 109. The dielectric film 107 under the first polysilicon film 109 may be controlled so as not to be damaged.

상술한 바와 같이 본 발명은 유전체막등의 절연막과 접하는 폴리 실리콘막을 다층으로 형성하여 폴리 실리콘막에 계면을 형성함으로써 금속 실리사이드막 형성 시 폴리 실리콘막의 계면이 폴리 실리콘의 반응을 방지하는 베리어 역할을 할 수 있게 한다. 그 결과 금속 실리사이드막 형성시 폴리 실리콘막 계면이 그 하부의 폴리 실리콘막과 금속이 반응하는 것을 방지할 수 있다. 이에 따라 본 발명에서 금속 실리사이드막의 형성은 폴리 실리콘막의 계면 상부로 제한되므로 과도한 금속 실리사이드막 형성 때문에 폴리 실리콘막 하부에 형성된 절연막이 손상되는 것을 억제할 수 있다.As described above, the present invention forms a polysilicon film in contact with an insulating film such as a dielectric film in multiple layers to form an interface in the polysilicon film, so that the interface of the polysilicon film may act as a barrier to prevent the reaction of the polysilicon when the metal silicide film is formed. To be able. As a result, when forming the metal silicide film, the polysilicon film interface can prevent the polysilicon film below the metal from reacting with it. Accordingly, in the present invention, since the formation of the metal silicide film is limited to the upper portion of the interface of the polysilicon film, damage to the insulating film formed under the polysilicon film due to excessive metal silicide film formation can be suppressed.

또한 본 발명은 금속 실리사이드막의 형성을 폴리 실리콘막의 계면 상부로 제한할 수 있으므로 금속 실리사이드막의 두께를 균일하게 형성할 수 있어서, 금속 실리사이드막의 표면 저항을 균일하게 확보하여 반도체 소자의 동작특성을 개선할 수 있다.In addition, since the present invention can limit the formation of the metal silicide film to the upper portion of the interface of the polysilicon film, the thickness of the metal silicide film can be formed uniformly, thereby ensuring the surface resistance of the metal silicide film uniformly, thereby improving operating characteristics of the semiconductor device. have.

상술한 본 발명의 상세한 설명에서는 콘트롤 게이트막 형성시 금속 실리사이드막을 도입하는 경우를 예로 들어 설명하였으나, 본 발명은 콘트롤 게이트막 형성에 제한되는 것이 아니라, 금속 실리사이드막이 도입된 공지의 어떠한 반도체 소자의 도전막(예를 들어, 플로팅 게이트막)에도 적용될 수 있다.In the above detailed description of the present invention, a case where a metal silicide film is introduced when forming a control gate film is described as an example. However, the present invention is not limited to forming the control gate film. It can also be applied to a film (eg, a floating gate film).

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들.1A to 1C are cross-sectional views illustrating a gate pattern forming method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 게이트 절연막101 semiconductor substrate 103 gate insulating film

105 : 전하 저장막 107 : 유전체막105: charge storage film 107: dielectric film

109 : 제1 폴리 실리콘막 111 : 제2 폴리 실리콘막109: first polysilicon film 111: second polysilicon film

113 : 금속 실리사이드막113: metal silicide film

Claims (13)

반도체 기판상에 형성된 게이트 절연막;A gate insulating film formed on the semiconductor substrate; 상기 게이트 절연막 상에 형성되며, 산소 또는 질소가 도핑된 제1 폴리 실리콘막; 및A first polysilicon film formed on the gate insulating film and doped with oxygen or nitrogen; And 상기 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴.A gate pattern of a semiconductor device comprising a metal silicide film formed on the first polysilicon film. 반도체 기판상에 형성된 게이트 절연막;A gate insulating film formed on the semiconductor substrate; 상기 게이트 절연막 상에 형성된 전하 저장막;A charge storage layer formed on the gate insulating layer; 상기 전하 저장막 상에 형성된 유전체막;A dielectric film formed on the charge storage film; 상기 유전체막 상에 형성되며, 산소 또는 질소가 도핑된 제1 폴리 실리콘막; 및 A first polysilicon film formed on the dielectric film and doped with oxygen or nitrogen; And 상기 제1 폴리 실리콘막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴. A gate pattern of a semiconductor device comprising a metal silicide film formed on the first polysilicon film. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,The method according to any one of claims 1 and 2, 상기 제1 폴리 실리콘막에는 n형 불순물이 도핑된 반도체 소자의 게이트 패턴.A gate pattern of a semiconductor device doped with n-type impurities in the first polysilicon layer. 제 3 항에 있어서, 상기 n형 불순물은 인을 포함하는 반도체 소자의 게이트 패턴.The gate pattern of claim 3, wherein the n-type impurity comprises phosphorus. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,The method according to any one of claims 1 and 2, 상기 금속 실리사이드막은 CoSi2막을 포함하는 반도체 소자의 게이트 패턴.The metal silicide layer includes a CoSi 2 layer. 게이트 절연막이 적층된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate on which a gate insulating film is stacked; 상기 게이트 절연막 상에 산소 또는 질소가 도핑된 제1 폴리 실리콘막을 형성하는 단계;Forming a first polysilicon film doped with oxygen or nitrogen on the gate insulating film; 상기 제1 폴리 실리콘막 상에 상기 제1 폴리 실리콘보다 큰 그레인을 포함하는 제2 폴리 실리콘막을 형성하는 단계; 및Forming a second polysilicon film on the first polysilicon film, the second polysilicon film including grains larger than the first polysilicon film; And 상기 제2 폴리 실리콘막을 금속과 반응시켜 상기 제1 폴리 실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.And forming a metal silicide film on the first polysilicon film by reacting the second polysilicon film with a metal. 게이트 절연막, 전하 저장막 및 유전체막이 적층된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate on which a gate insulating film, a charge storage film, and a dielectric film are stacked; 유전체막 상에 산소 또는 질소가 도핑된 제1 폴리 실리콘막을 형성하는 단계;Forming a first polysilicon film doped with oxygen or nitrogen on the dielectric film; 상기 제1 폴리 실리콘막 상에 상기 제1 폴리 실리콘보다 큰 그레인을 포함하는 제2 폴리 실리콘막을 형성하는 단계; 및Forming a second polysilicon film on the first polysilicon film, the second polysilicon film including grains larger than the first polysilicon film; And 상기 제2 폴리 실리콘막을 금속과 반응시켜 상기 제1 폴리 실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.And forming a metal silicide film on the first polysilicon film by reacting the second polysilicon film with a metal. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 7, 상기 제1 폴리 실리콘막 및 상기 제2 폴리 실리콘막에는 n형 불순물이 도핑된 반도체 소자의 게이트 패턴 형성방법.The method of forming a gate pattern of a semiconductor device doped with n-type impurities in the first polysilicon film and the second polysilicon film. 제 8 항에 있어서,The method of claim 8, 상기 제1 폴리 실리콘막에는 상기 제2 폴리 실리콘막보다 높은 농도의 n형 불순물이 도핑되는 반도체 소자의 게이트 패턴 형성방법.The method of forming a gate pattern of a semiconductor device in which the first polysilicon layer is doped with n-type impurities having a higher concentration than the second polysilicon layer. 제 8 항에 있어서,The method of claim 8, 상기 n형 불순물은 인을 포함하는 반도체 소자의 게이트 패턴 형성방법.And the n-type impurity comprises phosphorus. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 7, 상기 제1 폴리 실리콘막을 형성하는 단계는Forming the first polysilicon film SiH4가스 및 N2O가스를 함께 주입하여 실시하는 반도체 소자의 게이트 패턴 형성방법.A method of forming a gate pattern of a semiconductor device, which is performed by injecting SiH 4 gas and N 2 O gas together. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 7, 상기 제1 폴리 실리콘막을 형성하는 단계는Forming the first polysilicon film SiH4가스 및 NH3가스를 함께 주입하여 실시하는 반도체 소자의 게이트 패턴 형성방법.A method of forming a gate pattern of a semiconductor device by injecting SiH 4 gas and NH 3 gas together. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 7, 상기 금속 실리사이드막은 코발트 실리사이드(CoSi2)를 포함하는 반도체 소자의 게이트 패턴 형성방법.The metal silicide layer includes cobalt silicide (CoSi 2 ).
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