KR20100071447A - 이미지 센서의 제조 방법 - Google Patents

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KR20100071447A
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Abstract

실시예에 따른 이미지 센서의 제조 방법은 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계; 상기 층간절연층 상에 제1 도핑층 및 제2 도핑층이 적층된 이미지 감지부를 형성하는 단계; 상기 이미지 감지부 및 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀이 형성된 상기 반도체 기판에 제1세정공정 및 제2세정공정을 진행하는 단계; 및 상기 비아홀 내부에 제1배리어 패턴, 제2배리어 패턴 및 컨택 플러그를 형성하는 단계를 포함한다.
이미지 센서

Description

이미지 센서의 제조 방법{Method for Manufacturing of Image Sensor}
실시예는 이미지 센서의 제조 방법에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD) 이미지 센서와 씨모스 이미지 센서(CMOS Image Sensor: CIS)로 구분된다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다.
상기와 같은 수평형 이미지 센서는 포토다이오드 영역과 트랜지스터 영역이 반도체 기판에 수평으로 배치되어 제한된 면적 하에서 광감지 부분(이를 통상 "Fill Factor"라고 한다)을 확장시키는데에 한계가 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 회로영역(Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미 지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 회로영역은 배선(Metal line)을 통해 연결된다.
이때, 포토다이오드는 단위 픽셀 별로 분리될 수 있으며, 포토다이오드를 단위 픽셀 별로 분리하는 식각 공정시, 포토다이오드에 형성된 비아홀 표면의 프로파일이 균일하지 않아 이미지 센서의 결함 요인(defect source)으로 작용하게 된다.
실시예는 이미지 감지부의 손상을 방지하여 암전류(dark current)의 발생을 최소화할 수 있는 이미지 센서의 제조 방법을 제공한다.
또한, 실시예는 필팩터를 높이면서 전하공유(Charge Sharing)현상이 발생하지 않을 수 있는 이미지 센서의 제조 방법을 제공하고자 한다.
또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지 센서의 제조 방법을 제공하고자 한다.
실시예에 따른 이미지 센서의 제조 방법은 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계; 상기 층간절연층 상에 제1 도핑층 및 제2 도핑층이 적층된 이미지 감지부를 형성하는 단계; 상기 이미지 감지부 및 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀이 형성된 상기 반도체 기판에 제1세정공정 및 제2세정공정을 진행하는 단계; 및 상기 비아홀 내부에 제1배리어 패턴, 제2배리어 패턴 및 컨택 플러그를 형성하는 단계를 포함한다.
실시예에 따른 이미지 센서의 제조 방법은 비아홀의 측벽의 프로파일을 균일 하게 함으로써, 상기 이미지 감지부의 손상을 최소화하여 암전류(dark current)의 발생을 최소화할 수 있다.
또한, 실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
실시예에 따른 이미지센서의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
이하, 도 1 내지 도 9를 참조하여, 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 1을 참조하여, 리드아웃 회로(120)를 포함하는 반도체 기판(100) 상에 배선(150) 및 층간절연층(160)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131) 및 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr 또는 5Tr 구조에도 적용가능하다.
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 1과 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 반도체 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 상기 리드아웃 회로(120)가 형성된 상기 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 1 및 도 2를 참조하여 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 2에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.
따라서 일반적인 이미지센서의 기술에서 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃 회로(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact) 을 위한 제1 도전형 연결영역(147)으로서 N+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다.
이를 위해, 실시예는 제2 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
도 3은 리드아웃 회로에 대한 다른 구조를 도시한 것이다. 도 3에 도시된 바와 같이, 상기 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성될 수 있다.
도 3을 참조하여, P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지 소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지 소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.
즉, P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택 플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
그러면 상기 반도체 기판(100) 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
다시 도 1을 참조하여, 상기 반도체 기판(100) 상에 층간절연층(160) 및 배선(150)을 형성할 수 있다. 상기 배선(150)은 제2 메탈컨택(151a), 제1 메탈(M1)(151), 제2 메탈(M2)(152), 제3 메탈(M3)(153)을 포함할 수 있으나 이에 한정되는 것은 아니다. 실시예에서는 상기 제3 메탈(153)을 형성한 후 상기 제3 메탈(153)이 노출되지 않도록 절연막을 증착한 후 평탄화 공정을 진행하여 층간절연층(160)을 형성할 수 있다. 따라서, 상기 반도체 기판(100) 상에는 균일한 표면 프로파일을 가지는 층간절연층(160)의 표면이 노출될 수 있다.
도 4를 참조하여, 상기 층간절연층(160) 상에 이미지 감지부(200)가 형성된다. 상기 이미지 감지부(200)는 제1 도핑층(N-)(210) 및 제2 도핑층(P+)(220)으로 이루어져 PN접합의 포토다이오드 구조를 가질 수 있다. 또한, 상기 이미지 감지 부(200)는 상기 제1 도핑층(210)의 하부에 오믹컨택층(N+)(230)이 형성될 수 있다.
참고로, 도 4에 도시된 배선(150)의 제3 메탈(153) 및 층간절연층(160)은 도 1에 도시된 배선(150) 및 층간절연층(160)의 일부를 나타내는 것으로 설명의 편의를 위하여 리드아웃 회로(120)와 배선(150)의 일부는 생략되었다.
예를 들어, 상기 이미지 감지부(200)는 결정형 구조의 p형 캐리어 기판(미도시) 내부에 N형 불순물(N-) 및 P형 불순물(P+)을 차례로 이온주입하여 제1 도핑층(210) 및 제2 도핑층(220)이 적층된 구조로 형성될 수 있다. 추가적으로 상기 제1 도핑층(210)의 하부로 고농도의 N형 불순물(N+)을 이온주입하여 오믹컨택층(230)을 형성할 수 있다. 상기 오믹컨택층(230)은 상기 이미지 감지부(200)와 배선(150)의 접촉저항을 낮출 수 있다.
실시예에서 상기 제1 도핑층(210)은 상기 제2 도핑층(220)보다 넓은 영역을 가지도록 형성될 수 있다. 그러면 공핍영역이 확장되어 광전자의 생성을 증가시킬 수 있다.
다음으로, 상기 층간절연층(160)의 상부로 상기 캐리어 기판(미도시)의 오믹컨택층(230)을 위치시킨 후 본딩공정을 진행하여 상기 반도체 기판(100)과 상기 캐리어 기판을 결합시킨다. 이후, 상기 층간절연층(160) 상에 본딩된 상기 이미지 감지부(200)가 노출되도록 수소층이 형성된 캐리어 기판을 클리빙 공정에 의하여 제거하여 상기 제2 도핑층(220)의 표면을 노출시킨다. 예를 들어, 상기 이미지 감지부(200)의 높이는 약 1.0~1.5㎛ 일 수 있다.
즉, 상기 리드아웃 회로(120)가 형성된 반도체 기판(100)과 이미지 감지 부(200)는 웨이퍼 대 웨이퍼 본딩에 의하여 형성되므로 디펙트의 발생을 방지할 수 있다.
또한, 상기 이미지 감지부(200)가 리드아웃 회로(120) 상측에 형성되어 필팩터를 높일 수 있다. 또한, 균일한 표면 프로파일을 가지는 상기 층간절연층(160) 상에 상기 이미지 감지부(200)가 본딩되므로 물리적으로 본딩력이 향상될 수 있다.
한편, 실시예에서는 상기 이미지 감지부가 PN접합을 가지도록 형성되었지만, 상기 이미지 감지부는 PIN접합을 가지도록 형성될 수도 있다.
도 5를 참조하여, 상기 이미지 감지부(200) 및 층간절연층(160)을 관통하는 비아홀(240)이 형성된다. 상기 비아홀(240)은 딥비아홀로서 상기 층간절연층(160) 내부의 제3 메탈(153)의 표면을 노출시킬 수 있다.
도시되지는 않았지만, 상기 비아홀(240)은 상기 이미지 감지부(200) 상에 하드마스크(미도시) 및 포토레지스트 패턴(미도시)을 형성한 후 상기 이미지 감지부(200) 및 층간절연층(160)을 선택적으로 식각하여 형성될 수 있다. 이때, 상기 하드마스크 및 포토레지스트 패턴의 개구부는 상기 제3 메탈(153)에 대응하는 상기 이미지 감지부(200)의 표면을 노출시킬 수 있다. 이후 상기 포토레지스트 패턴은 애싱공정에 의하여 제거될 수 있고, 상기 하드 마스크는 상기 이미지 감지부(200) 상에 그대로 남아 있을 수도 있다. 실시예에서는 상기 하드 마스크가 제거된 것을 예로 한다.
상기 비아홀(240)은 식각공정으로 형성될 수 있으며, 이때 상기 식각공정으로 상기 비아홀(240)의 측벽은 결정방향이 달라지는 손상이 발생하여 이미지 센서 의 암전류(dark current)를 증가시킬 수 있다.
따라서, 실시예에서는 상기 비아홀(240)을 형성한 후, 제1세정공정 및 제2세정공정을 진행하여, 상기 비아홀(240) 측벽의 프로파일을 균일하게 만들어준다.
우선, 상기 제1세정공정은 TMAH(Tetra Methly Ammonium Hydroxide) 및 HNO3 케미컬을 이용하여 진행된다.
상기 TMAH 케미컬을 이용한 상기 제1세정공정은 10%~60%의 농도로, 20초~30분 동안 공정이 진행되고, 상기 HNO3 케미컬을 이용한 상기 제1세정공정은 5초~60초 동안 진행될 수 있다.
상기 이미지 감지부(200)에 상기 비아홀(240)을 형성하기 위한 식각공정시, 에피텍셜 성장(epitaxial growth)으로 형성된 결정형 구조의 p형 캐리어 기판은 기판 표면을 변환시켜, 표면에 또 다른 방향(direction)이 발생하여 거칠기(roughness)가 증가하게 된다.
특히, 상기 비아홀(240) 내부는 포토다이오드가 형성된 영역이므로 플라즈마 처리(plasma treatment)를 진행하기는 어렵다.
이때, 상기 이미지 감지부(200)를 형성한 결정형 구조의 p형 캐리어 기판이 [100]의 방향을 가진다고 하면, 상기 비아홀(240) 형성을 위한 식각공정으로 [111] 방향이 상기 비아홀(240) 측벽에 형성된다.
따라서, 상기 TMAH 케미컬을 이용하여 방향이 다른 [111] 방향의 실리콘(Si)을 선택적으로 제거할 수 있다.
이때, 상기 TMAH 케미컬을 이용하면, 상기 비아홀(240) 측벽에 형성된 [111] 방향의 실리콘 표면이 [100] 방향의 실리콘 표면보다 식각율이 높아 [111] 방향의 실리콘 표면의 선택 식각(selective etch)이 가능하게 된다.
그리고, 상기 이미지 감지부(200)에 상기 비아홀(240)을 형성하기 위한 식각공정시, 에피텍셜 실리콘(epitaxial Si)이 아닌 폴리실리콘(polysilicon)도 형성되는데, 이는 상기 HNO3 케미컬을 이용하여 제거할 수 있다.
상기 TMAH 및 HNO3 케미컬은 25~40℃의 온도에서 스핀(spin) 방식으로 200~800 rpm으로 회전시키면서 케미컬을 분사시켜 사용할 수 있으며, 상기 TMAH 및 HNO3 케미컬을 사용하는 방법은 이에 한정되지 않고, QDR(Quick Dump Drain) 등의 방법으로도 진행한 후, N2 건조(dry) 등의 방식으로 건조시킬 수 있다.
그리고, 상기 제2세정공정은 HF(hydrogen fluoride)을 포함하는 케미컬을 이용하여 진행된다.
상기 HF를 포함하는 케미컬을 이용한 제2세정공정은 상기 비아홀(240) 형성을 위한 포토공정시 발생된 폴리머 잔류물(polymer residue)을 제거하기 위해 사용되며, DHF(Diluted hydrogen fluoride), BHF(Buffered hydrogen fluoride), H2SO4 및 H2O2 등의 케미컬들이 포함될 수 있다.
도 6을 참조하여, 상기 비아홀(240)이 형성된 이미지 감지부(200) 상에 제1, 제2 배리어층(260) 및 금속층(270)이 형성된다. 예를 들어, 상기 제1 배리어 층(250)은 Ti층이고, 상기 제2 배리어층(260)은 TiN층일 수 있다. 또한, 상기 금속층(270)은 텅스텐(W), 구리(Cu), 알루미늄(Al)과 같은 금속으로 형성될 수 있다. 실시예에서 상기 금속층(270)은 텅스텐일 수 있다.
상기 제1 및 제2 배리어층(250,260)은 상기 비아홀(240)에 의하여 노출된 상기 제3 메탈(153)의 산화를 방지하고 상기 층간절연층(160)을 보호하기 위한 것으로 상기 이미지 감지부(200) 및 비아홀(240)의 단차를 따라 얇은 막 형태로 형성될 수 있다.
그리고, 상기 금속층(270)은 상기 제1 및 제2 배리어층(250,260)이 형성된 상기 비아홀(240)이 갭필되도록 금속물질을 증착하여 형성될 수 있다.
도 7을 참조하여, 1차 식각공정에 의해 상기 금속층(270)을 식각하여 상기 비아홀(240) 내부에 컨택 플러그(275)를 형성한다. 상기 1차 식각공정은 상기 금속층(270) 대한 에치-백(etch back) 공정으로서 텅스텐만을 선택적으로 제거할 수 있다.
예를 들어, 상기 컨택 플러그(275)는 SFx 가스(1<x<6)와 Ar 가스를 식각가스로 사용한 식각공정에 의하여 형성될 수 있다. 이때, 상기 SFx 가스는 상기 Ti층 및 TiN층을 식각하지 못하고 표면의 변형만을 형성하기 때문에 플라즈마 데미지에 의한 디펙트 소스가 될 수 있으므로 상기 제1 및 제2 배리어층(250,260)을 제거하기 위한 별도의 공정이 요구된다.
상기 1차 식각공정에 의하여 형성된 상기 컨택 플러그(275)는 제1 도핑층(210)의 높이에 대응하는 높이를 가질 수 있다. 즉, 상기 컨택 플러그(275)는 상 기 제2 도핑층(220)에 대응하는 상기 비아홀(240) 내부의 상기 제2 배리어층(260)을 노출시킬 수 있다.
상기 컨택 플러그(275)는 상기 비아홀(240)의 측벽을 기준으로 상기 제2 도핑층(220)과 상기 제2 도핑층(220)과 접하는 제1 도핑층(210)의 상부 영역에 대응하는 상기 제2 배리어층(260)을 노출시킬 수 있다. 예를 들어, 상기 컨택 플러그(275)는 상기 제3 메탈(153)을 기준으로 제1 높이(H)를 가지도록 형성될 수 있다.
도 8을 참조하여, 상기 제2 배리어층(260)에 대한 2차 식각공정을 진행하여 제2 배리어 패턴(255)을 형성하고, 상기 제1 배리어층(250)에 대한 3차 식각공정을 진행하여 제1 배리어 패턴(265)을 형성한다.
상기 제1 배리어 패턴(265), 제2 배리어 패턴(255) 및 컨택 플러그(275)는 동일한 제1 높이(H)를 가지도록 형성되고, 상기 비아홀(240)의 측벽은 노출될 수 있다.
즉, 상기 제1, 제2 배리어 패턴(255) 및 컨택 플러그(275)가 상기 비아홀(240) 내부의 제1 도핑층(210) 및 제3 메탈(153)에만 전기적으로 연결되어 상기 이미지 감지부(200)에서 생성된 광전하는 상기 리드아웃 회로(120)로 전달될 수 있다. 또한, 상기 제1, 제2 배리어 패턴(255) 및 컨택 플러그(275)가 상기 비아홀(240) 내부의 제1 도핑층(210)에만 전기적으로 연결되어 있으므로 상기 제1 도핑층(210) 및 제2 도핑층(220)을 전기적으로 분리시켜 소자가 오작동되는 것을 방지할 수 있다.
도시되지는 않았지만, 상기 이미지 감지부(200) 상에 상부전극, 컬러필터, 및 마이크로 렌즈가 추가적으로 형성될 수 있다.
이상에서 설명한 실시예에 따른 이미지 센서의 제조 방법은 비아홀의 측벽의 프로파일을 균일하게 함으로써, 이미지 감지부의 손상을 최소화하여 암전류(dark current)의 발생을 최소화할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 8은 실시예에 따른 이미지 센서의 제조 공정을 도시한 측단면도이다.

Claims (10)

  1. 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계;
    상기 층간절연층 상에 제1 도핑층 및 제2 도핑층이 적층된 이미지 감지부를 형성하는 단계;
    상기 이미지 감지부 및 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 상기 반도체 기판에 제1세정공정 및 제2세정공정을 진행하는 단계; 및
    상기 비아홀 내부에 제1배리어 패턴, 제2배리어 패턴 및 컨택 플러그를 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  2. 제 1항에 있어서,
    상기 비아홀 내부에 제1배리어 패턴, 제2배리어 패턴 및 컨택 플러그를 형성하는 단계는,
    상기 비아홀의 측벽 및 바닥면에 제1 배리어층 및 제2 배리어층을 형성하는 단계;
    상기 비아홀 내부에서 상기 제2 도핑층에 대응하는 제2 배리어층은 노출시키고 상기 제1 도핑층의 높이인 제1 높이를 가지도록 상기 비아홀 내부에 컨택 플러그를 형성하는 단계;
    노출된 상기 제2 배리어층에 제1식각 공정을 진행하여 상기 컨택 플러그와 동일한 높이를 가지는 제2 배리어 패턴을 형성하는 단계; 및
    상기 비아홀 내부의 상기 제2 도핑층이 노출되도록 상기 제1 배리어층에 대한 제2식각 공정을 진행하여 제1 배리어 패턴을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  3. 제 1항에 있어서,
    상기 컨택 플러그를 형성하는 단계는,
    상기 제1 및 제2 배리어층이 형성된 상기 비아홀 내부가 갭필되도록 금속층을 형성하는 단계; 및
    상기 제1도핑층의 높이에 대응하는 제1높이를 가지도록 상기 금속층에 에치-백(etch back) 공정을 진행하여 상기 금속층을 선택적으로 제거하는 단계를 포함하는 이미지 센서의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1세정공정은 TMAH(Tetra Methly Ammonium Hydroxide) 및 HNO3 케미컬을 이용하여 진행되는 것을 포함하는 이미지 센서의 제조 방법.
  5. 제 4항에 있어서,
    상기 TMAH 케미컬을 이용한 상기 제1세정공정은 20초~30분 동안 공정이 진행 되는 것을 포함하는 이미지 센서의 제조 방법.
  6. 제 4항에 있어서,
    상기 TMAH 케미컬은 10~60%의 농도로 사용하는 것을 포함하는 이미지 센서의 제조 방법.
  7. 제 4항에 있어서,
    상기 HNO3 케미컬을 이용한 상기 제1세정공정은 5초~60초 동안 진행되는 것을 포함하는 이미지 센서의 제조 방법.
  8. 제 1항에 있어서,
    상기 제2세정공정은 HF(hydrogen fluoride)를 포함하는 케미컬을 이용하여 진행되는 것을 포함하는 이미지 센서의 제조 방법.
  9. 제 8항에 있어서,
    상기 HF를 포함하는 케미컬은 DHF(Diluted hydrogen fluoride), BHF(Buffered hydrogen fluoride), H2SO4 및 H2O2를 포함하는 이미지 센서의 제조 방법.
  10. 제 1항에 있어서,
    상기 컨택 플러그는 텅스텐으로 형성되고, 상기 제1배리어층은 Ti층으로 형성되고, 상기 제2배리어층은 TiN으로 형성되는 것을 포함하는 이미지 센서의 제조 방법.
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