KR20100067434A - 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법. - Google Patents

상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법. Download PDF

Info

Publication number
KR20100067434A
KR20100067434A KR1020080126005A KR20080126005A KR20100067434A KR 20100067434 A KR20100067434 A KR 20100067434A KR 1020080126005 A KR1020080126005 A KR 1020080126005A KR 20080126005 A KR20080126005 A KR 20080126005A KR 20100067434 A KR20100067434 A KR 20100067434A
Authority
KR
South Korea
Prior art keywords
layer
lower layer
partition
stacking
cavity
Prior art date
Application number
KR1020080126005A
Other languages
English (en)
Inventor
신동윤
이택민
김동수
Original Assignee
한국기계연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국기계연구원 filed Critical 한국기계연구원
Priority to KR1020080126005A priority Critical patent/KR20100067434A/ko
Priority to GB0906956A priority patent/GB2466083B/en
Priority to US12/453,071 priority patent/US20100151636A1/en
Priority to DE102009025799A priority patent/DE102009025799B4/de
Publication of KR20100067434A publication Critical patent/KR20100067434A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41C—PROCESSES FOR THE MANUFACTURE OR REPRODUCTION OF PRINTING SURFACES
    • B41C1/00—Forme preparation
    • B41C1/10—Forme preparation for lithographic printing; Master sheets for transferring a lithographic image to the forme
    • B41C1/1008—Forme preparation for lithographic printing; Master sheets for transferring a lithographic image to the forme by removal or destruction of lithographic material on the lithographic support, e.g. by laser or spark ablation; by the use of materials rendered soluble or insoluble by heat exposure, e.g. by heat produced from a light to heat transforming system; by on-the-press exposure or on-the-press development, e.g. by the fountain of photolithographic materials
    • B41C1/1033—Forme preparation for lithographic printing; Master sheets for transferring a lithographic image to the forme by removal or destruction of lithographic material on the lithographic support, e.g. by laser or spark ablation; by the use of materials rendered soluble or insoluble by heat exposure, e.g. by heat produced from a light to heat transforming system; by on-the-press exposure or on-the-press development, e.g. by the fountain of photolithographic materials by laser or spark ablation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/162—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using laser ablation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thermal Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Weting (AREA)

Abstract

본 발명은 미세 패턴 형성 방법 및 이를 이용한 TFT 형성 방법에 관한 것으로서 특히 상이한 레이저 제거 최소 임계값을 갖는 복수개의 층을 적층한 후 레이저를 조사하여 레이저 제거 최소 임계값이 작은 층을 선택적으로 제거하여 미세 패턴을 정밀하게 수행하는 한편 이를 이용하여 게이트 전극의 캐비티를 정밀하고도 용이하게 형성할 수 있는 미세 패턴 형성 방법 및 이를 이용한 TFT 형성 방법에 관한 것이다.
레이저 제거 최소 임계값, 레이저 조사, 미세 패턴, 캐비티

Description

상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ＴＦＴ의 형성 방법.{Methods to make fine patterns by exploiting the difference of threshold laser fluence of materials and TFT fabrication methods using the same}
본 발명은 미세 패턴 형성 방법 및 이를 이용한 TFT 형성 방법에 관한 것으로서 특히 상이한 레이저 제거 최소 임계값을 갖는 복수개의 층을 적층한 후 레이저를 조사하여 레이저 제거 최소 임계값이 작은 층을 선택적으로 제거하여 미세 패턴을 정밀하게 수행하는 한편 이를 이용하여 게이트 전극의 캐비티를 정밀하고도 용이하게 형성할 수 있는 미세 패턴 형성 방법 및 이를 이용한 TFT 형성 방법에 관한 것이다.
일반적으로 TFT 즉 박막 트랜지스터(Thin Film Transistor, TFT)는 전계효과 트랜지스터 (Field Effect Transistor, FET)의 한 종류로 박막의 형태로 되어 있는 것을 말하며, 기본적으로 게이트 전극과 소스 전극 그리고 드레인 전극 등 삼 단자 소자로 되어 있다
도 1에 나타난 바와 같이 상기 TFT는 기판(T)상에 소스 전극(S)과 드레인 전 극(D)이 이격되어 형성되고, 그 상부측에 게이트 전극(G)이 형성된다.
이때 상기 소스 전극(S)과 드레인 전극(D)의 상호 이격된 부분은 반도체 물질과 유전체가 충진되는 게이트 캐비티(gate cavity)로 이용된다.
이때 상기 소스 전극(S) 또는 드레인 전극(D)과 상기 게이트 전극(G)에 겹치는 부분(A)이 발생하는 경우 기생 용량이 유발되어 상기 TFT의 전기적 특성이 저하된다.
따라서 상기 게이트 전극(G)이 상기 소스 전극(S)과 드레인 전극(D)과 겹치지 않도록 정밀하게 형성해야할 필요성이 있다.
이를 위해 종래에는 표면 자유 에너지 패터닝(surface energy patterning) 기법과 자기 정렬 임프린트 식각(self aligned imprint lithography)기법이 이용되어 왔다.
그러나, 상기 표면 자유 에너지 패터닝 기법의 경우 소스 전극과 드레인 전극의 형성 후 게이트 전극이 위치되는 영역의 표면 자유 에너지를 다르게 하는 추가적인 프리 패터닝 기법에 의존하여 공정이 복잡한 문제점이 있었다.
또한 상기 자기 정렬 임프린트 식각 기법의 경우 고가의 물질들이 에칭에 의해 제거되어 재료의 낭비가 심한 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서 상이한 레이저 제거 최소 임계값을 가지는 재료들을 적층한 후 레이저의 조사에 의해 상대적으로 낮은 레이저 제거 최소 임계값을 갖는 영역만을 선택적으로 제거하여 미세 패턴을 정밀하게 형성하는 한편 이를 이용하여 게이트 전극의 캐비티를 정밀하고도 용이하게 형성할 수 있는 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 기판상에 하부층을 적층하는 단계와,
상기 하부층상에 상기 하부층의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층을 적층하는 단계와,
상기 하부층측으로 레이저를 조사하여 상기 하부층 및 상기 하부층상에 적층된 상부층을 선택적으로 제거하여 캐비티를 형성하는 단계를 포함하는 상이한 레이저 제거 최소 임계값을 이용하여 특정 영역만 선택적으로 제거한 후, 제거된 영역에 잉크를 충진시키고, 충진된 잉크의 자기정렬화를 통해 미세 패턴을 수행하는 것을 특징으로 한다
또한, 기판상에 하부층을 적층하는 단계와, 상기 하부층의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션을 형성하는 단계와, 상기 파티션상에 상기 하부층의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층을 적층하는 단계와, 상기 파티션측으로 레이저를 조사하여 상기 파티션 및 상기 파티션상에 적층된 상부층만을 선택적으로 제거하여 캐비티를 형성하는 단계와, 상이한 레이저 제거 최소 임계값을 가지는 재료들 간의 선택적 레이저 제거를 이용하여 형성된 캐비티에 잉크를 충진하는 단계와, 잉크의 자기정렬화를 이용하는 단계를 포함하는 미세 패턴 방법을 특징으로 한다.
또한, 기판상에 이후 적층될 재료들보다 낮은 레이저 최소 제거 임계값을 가지는 하부층을 적층하는 단계와, 상기 하부층의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션을 형성하는 단계와, 상기 파티션사이에 TFT의 소스 전극 및 드레인 전극으로 사용하는 전도성 잉크를 충진하는 단계와, 상기 전도성 잉크 및 파티션 상에 소수성 절연층을 적층하는 단계와, 상기 파티션측으로 레이저를 조사하여 상기 파티션 및 상기 파티션상에 적층된 소수성 절연층만을 선택적으로 제거하여 게이트 전극의 캐비티를 형성하는 단계와, 상기 캐비티에 반도체 물질, 유전체 그리고 게이트 전극으로 사용되는 전도성 잉크를 각각 충진하는 단계를 포함하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법에 또 다른 특징이 있다.
이상 설명한 바와 같이 상이한 레이저 제거 최소 임계값을 갖는 영역만을 선택적으로 제거하는 본 발명에 의해 미세패턴 영역에 잉크를 충진할 영역을 확보하고, 충진된 잉크의 자기 정렬을 도모할 수 있는 효과가 있다.
또한, 잉크의 자기정렬을 통해 소스와 드레인 전극 사이의 게이트 영역에 반도체 및 유전체 물질을 충진시킴으로써 단순하고도 효율적으로 TFT 제작을 수행하 여 제작 원가를 절감할 수 있는 효과가 있다.
본 발명은 상술한 바와 같이 미세 패턴 형성 방법과 이를 이용한 TFT 형성 방법으로서 우선 미세 패턴 형성 방법에 대해 설명한다.
실시예1
본 발명의 미세 패턴 형성 방법(S100)은 기판(T)상에 하부층(110)을 적층하는 단계(S110)와, 상기 하부층(110)상에 상기 하부층(110)의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층(120)을 적층하는 단계(S120)와, 상기 하부층(110)측으로 레이저를 조사하여 상기 하부층(110) 및 상기 하부층(110)상에 적층된 상부층(120)을 선택적으로 제거하여 캐비티(C)를 형성하는 단계(S130)를 포함한다.
상기 레이저 제거 최소 임계값이라고 하는 것은 레이저를 흡수하여 분해되거나 증발되어 제거되는 임계값을 일컫는다.
일반적으로 물질마다 레이저를 흡수하여 분해되는 임계값이 상이한데, 본 발명에서는 이러한 성질을 이용하여 상기 레이저 제거 최소 임계값이 상이한 복수개의 층을 적층한 후 레이저를 조사하면 레이저 제거 최소 임계값이 낮은 층이 먼저 분해되는 성질을 이용하여 미세 패턴을 행하는 것이다.
이때 상기 임계값은 여러가지 측면에서 평가될 수 있다.
예를 들어 상기 레이저의 조사에 의해 복수개의 층에 흡수되는 에너지의 측면에서 볼 때 상대적으로 적은 흡수 에너지로도 분해되는 층이 있을 수 있는데 이때 상기 층의 레이저 제거 최소 임계값이 낮다고 평가할 수 있다.
또한 복수개의 층 마다 흡수하는 레이저의 특정 파장대가 상이할 수 있는데, 상기 특정 파장대를 잘 흡수하여 먼저 분해되는 층의 레이저 제거 최소 임계값이 다른 층에 비해 낮다고 평가할 수 있다.
다시 말해서 레이저의 에너지 측면이나 흡수하는 특정 파장대의 측면이나 레이저의 조사에 의해 먼저 분해되는 층의 레이저 제거 임계값이 다른 층의 임계값보다 낮다고 본 발명에서 표현하는 것이다.
이하 도 2a 내지 도 2d와 실시예를 참고하여 본 발명을 보다 상세하게 설명한다.
본 실시예에서는 도 2a에 나타난 바와 같이 기판(T)에 하부층(110)을 적층하는 단계(S110)을 수행한 후 상기 하부층(110) 상부 및 좌우측면을 모두 상부층(120)이 덮는 단계(S120)를 수행한다.(도 2a 참조)
이때, 상기 상부층(120)의 레이저 제거 최소 임계값은 상기 하부층(110)보다 높아야 함은 언급한 바와 같다.
이때, 상기 하부층(110)을 적층하는 방법은 스핀 코팅법, Phtolithography법, 재료를 분출하여 적층하는 잉크젯 방법, 스텐실 마스크(혹은 스크린이라 호칭) 및 스퀴지를 이용하여 기판 상에 패턴을 적층하는 스크린 프린팅법, 정전하를 가지고 있는 재료를 이용하여 적층하는 정전기 프린팅법, 상기 재료를 블랭킷이라고 부 르는 고무시트에 한 번 옮기고 다시 그 블랭킷 위의 기능성 재료를 기판에 전사하는 방식의 오프셋 프린팅법, 그라비어 제판으로 판을 만든 다음, 오프셋인쇄처럼 블랭킷에 상기 기능성 재료를 일단 전이하여 간접적으로 기판에 인쇄하는 그라비어 프린팅법, 볼록판인쇄의 일종으로 유연한 수지 또는 고무볼록판을 사용하는 플렉소 프린팅법, 소프트 몰드를 사용한 프린팅법, 슬릿 코터를 이용하여 기능성 재료를 적층하는 슬릿코팅법등의 방법이 가능하다.
또한, 필요한 영역에만 잉크를 토출하는 방식인 드랍-온-디맨드 (drop-on-demand)법도 가능하다. 상기 드랍-온-디맨드법은 잉크 토출의 구동원이 열에 의한 히터 가열인 thermal 방식과, 피에조(piezo) 소자에 의한 압력으로 잉크를 밀어내는 압전 방식이 있다.
이에 비해 항상 잉크를 토출시켜 필요한 시간에 잉크의 방향을 편향시켜 적층하는 방식인 연속 잉크젯(continuous ink jet)법도 가능하다.
이상과 같은 방법으로 상기 하부층(110)을 적층한 후 상부층(120)을 상기 하부층(110)상에 적층하는 단계(S120)를 수행한다.
물론 이때 상술한 여러 방법에 의해 상기 상부층(120)을 적층하는 것도 가능하다.
이때, 상부층(120)을 적층함에 있어 상기 하부층(110)상에 적층되는 영역의 두께는 얇을수록 바람직하다. 이에 대해서는 후술한다.
이와 같은 단계를 수행한 후 하부층(110)측으로 레이저를 조사하여 상기 하부층 및 상기 하부층상에 적층된 상부층을 선택적으로 제거하여 캐비티(C)를 형성 하는 단계(S130)를 수행한다.(도 2b 내지 2c참조)
앞서 설명된 바와 같이 상기 하부층(110)의 레이저 제거 최소 임계값이 상기 상부층(120)의 임계값보다 낮다.
따라서 상기 조사되는 레이저에 의해 상기 하부층(110)이 먼저 제거되며 이때 상기 하부층(110)상에 덮여져 있는 상부층(120) 영역도 상기 하부층(110)이 제거됨에 따라 같이 제거된다.
이때, 상기 하부층(110)상에 덮여져 있는 상부층(120)이 같이 제거되기 위해서는 상기 하부층(110)상에 덮여져 있는 상부층(120)의 두께가 얇은 것이 바람직하다.
한편 상기 하부층(110) 및 상기 하부층(110)을 덮는 상부층(120)이 제거됨에 따라 캐비티(C)가 형성된다.(도 2c참조)
다시 말해서 상기 하부층(110)상에 레이저를 조사하면 상술한 바와 같이 캐비티(C)가 형성되므로 상기 캐비티(C)의 폭보다 넓은 직경을 가지는 레이저 빔을 사용해도 요구되는 선 폭을 가지는 미세 패턴을 형성할 수 있어 상기 미세 패턴을 정밀하게 형성할 수 있다.
이때, 상기 형성된 캐비티(C)에 잉크를 충진하되, 상기 상부층(120)은 소수성 성질을 갖도록 하고, 상기 잉크가 충진되는 영역의 기판(T)은 친수성 성질을 갖도록 하여, 상기 충진되는 잉크가 자기 정렬이 되도록 하는 것도 바람직하다. 이에 대해서는 아래 실시예2에서 다시 설명한다.
이때 상기 하부층(110)은 상온에서 고체 또는 겔상태이며, 집속 에너지빔의 조사에 의해 기화 또는 분해되는 물질이면 특별히 제한되지 않는데, 예를 들어, 레이저 등의 조사에 의해 분해되는 고분자 물질로는 폴리프로필렌 카보네이트, 폴리(알파메틸스티렌), 폴리메틸메타크릴레이트, 폴리부틸메타크릴레이트, 셀룰로즈아세테이트, 니트로 셀룰로즈, 폴리비닐클로라이드, 폴리(염화비닐 클로라이드), 폴리아세탈, 폴리비닐리덴 클로라이드, 폴리우레탄, 폴리에스테르, 폴리오르쏘에스테르, 폴리아크릴로니트릴, 변성 아크릴로니트릴 수지, 말레산 수지, 이들의 공중합체 및 상기 고분자의 혼합물로 이루어진 군에서 선택된 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 레이저 등의 조사에 의해 자체적으로 기화/증발되거나, 특정영역의 파장을 흡수하는 첨가제의 도움으로 기화/증발되는 물질로는 아세트아미드, 2-아미노 피리딘, 2-아미노-3-메틸피리딘, 2-아미노-6-메틸피리딘, 2-클로로 피리딘, 3-브로모 피리딘, 3-시아노 피리딘, 4-시아노 피리딘, 1,3-디-(4-피페리딜)프로판, 디에탄올아민, 디이소프로파놀아민, 2-에탄올피레리틴, 에틸렌 디아민 테트라 아세트산, 이소부탄올아민, N-메틸 아세트아미드, p-톨루이딘, 트리이소프로파놀아민, N-비닐-2-카프로락탐, 말레산, 피발산, 트리클로로아세트산, 비헤닐알콜, 2,3-부타네디올, 부티네디올, 시클로헥사놀, 2,2-디메틸프로파놀, 1,6-헥사네디올, 1-헵타놀, 보르닐 아세테이트, 세틸아세테이트, 에틸렌 카보네이트, 메틸 비헤네이트, 디페닐에테르, n-헥실 에테르, 1,3,4-트리옥산, 3-에톡시-1-프로파놀, 벤조페논, p-메틸아세토페논, 페닐아세톤, 카테콜, p-크레졸, 히드로퀴논, 4-에틸 페놀, 2-메톡시페놀, 페놀, 티몰, 2,3-크실레놀 및 2,5-크실레놀로 이루어진 군에서 선택된 어느 하나일 수 있으며, 본 발명의 취지를 벗어나지 않는 범위내에서 조사되는 레이저에 의해 용이하게 제거될 수 있는 유기물 또는 무기물들을 포함한다.
한편 상기 하부층(110)은 단일 재료 혹은 복수개의 재료들로 이루어진 단일층으로 구성되거나 혹은 복수개의 층으로 구성될 수도 있다.
상기 상부층(120)의 경우도 상술한 물질을 사용할 수 있으며 앞서 설명한 바와 같이 상기 하부층(110)보다 레이저 제거 최소 임계값이 높으면 어느 것이나 사용 가능하다.
한편 도 2d에 나타나 바와 같이 보호층(130)을 상부측에 부가하는 것도 바람직하다.
실시예2
본 실시예서 설명하고자 하는 미세 패턴 방법(S200)은 도 3a 내지 도 3e에 나타난 바와 같이 기판(T)상에 하부층(110)을 적층하는 단계(S210)와, 상기 하부층(110)의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션(P)을 형성하는 단계(S220)와, 상기 파티션(P)상에 상기 하부층(110)의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층(120)을 적층하는 단계(S230)와, 상기 파티션(P)측으로 레이저를 조사하여 상기 파티션(P) 및 상기 파티션(P)상에 적층된 상부층(120)만을 선택적으로 제거하여 캐비티(C)를 형성하는 단계(S240)를 포함한다.
본 실시예에서는 앞서 설명한 실시예1의 하부층 및 상부층과 동일한 도면 부호를 사용하였으며, 이는 앞서 설명한 바와 같은 물질 및 방법에 의해 상부층 및 하부층을 적층할 수 있음을 의미한다.
즉, 상기 하부층(110)을 적층하는 단계(S210)는 실시예1의 경우와 동일하다.
상기 단계(S210)를 수행한 후 상기 하부층(110)의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션(P)을 형성하는 단계(S220)를 수행한다.(도 3b 참조)
상기 단계(S220)는 상기 하부층(110)에 레이저를 일 영역에 조사하여 제거한 후 이동하여 상기 제거된 영역 일측의 또 다른 영역을 조사하여 상기 하부층(110)을 제거하는 방법을 사용할 수 있다.
물론 상기 하부층(110)을 패터닝하기 위해 다른 방법 예를 들어 Photolithogray기법을 사용할 수 있고, 상기 하부층(110) 적층시 처음부터 상기 파티션(P) 및 분리된 하부층(110)만을 적층하는 방법을 사용할 수 있다.
다만, 상기 파티션(P)은 후술되는 게이트 캐비티(C)로 사용될 영역이므로 상술한 바와 같이 레이저를 이용하여 제거하는 것이 정밀도 향상을 위해 바람직하여 본 실시예에서 상술한 레이저 조사 방법을 사용하였다.
상기 단계(S220)에 의해 파티션(P)을 형성한 후 상기 파티션(P)상에 상기 하부층(110)의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층(120)을 적층하는 단계(S230)를 수행한다.(도 3c참조)
이후, 상기 파티션(P)측으로 레이저를 조사하여 상기 파티션(P) 및 상기 파 티션(P)상에 적층된 상부층(120)만을 선택적으로 제거하여 캐비티(C)를 형성하는 단계(S240)를 수행한다,(도 3d 참조)
즉, 상기 파티션(P)은 상기 하부층(110)의 일 영역이므로 상기 상부층(120)보다 레이저 제거 최소 임계값이 낮다.
그러므로 레이저가 상기 파티션(P)측으로 조사되면 상부층(120)보다 먼저 제거되며 이에 의해 상기 파티션(P)상에 적층되어 있는 상부층(120) 부분이 제거된다.
이를 위해 상기 파티션(P)상에 적층되어 있는 상부층(120)을 얇게 적층하는 것이 바람직하다.
결국 이러한 작용에 의해 캐비티(C)를 형성할 수 있게 되어 미세한 패턴도 정밀하게 형성할 수 있게 된다.
이때, 상기 캐비티(C) 영역에 잉크 특히 전도성 잉크를 충진하여 후술하는 TFT를 형성할 수 있는데, 상기 상부층(120)은 소수성 성질을 갖도록 하고, 상기 잉크가 충진되는 영역의 기판 즉 상기 캐비티(C) 영역의 기판(T)상면은 친수성 성질을 갖도록 하여, 상기 충진되는 잉크가 자기 정렬이 되도록 하는 것이 바람직하다.
다시 말해서 상기 상부층(120)이 소수성을 가지면 잉크가 상기 상부층(120)측으로 유동하지 않고 상기 잉크가 충진되는 영역의 기판(T)이 친수성을 가지면 상기 기판(T)측면으로 상기 잉크가 유동할 것이므로 이른바 자기 정렬(self aligning)에 의해 상기 캐비티(C)에 정밀하게 충진될 것이다.
이때, 상기 상부층(120)은 소수성 물질을 사용하거나 또는 소수화 코팅층을 부가하거나 또는 CF4 플라즈마 처리등을 통하여 소수화하거나 또는 소수화 물질을 첨가하여 상기 상부층이 소수성 성질을 갖도록 하는 것도 가능하다.
이때, 상기 잉크를 충진한 이후 상기 상부층(120)에 보호층(130)을 적층하여 상기 미세 패턴 후 공정 결과물을 보호하는 것도 바람직하다.(도 3e 참조)
한편 상기 레이저는 기판(T) 상부측 즉 상부층(120)의 상부으로부터 조사되는 것도 가능하고, 상기 기판(T)이 투명한 경우 상기 기판(T)의 저면측으로부터 조사되는 것도 가능하다.
실시예3
본 실시예에서 설명하고자 하는 미세 패턴 형성 방법(S300)은 도 4a 내지 도 4b에 나타난 바와 같이 기판상에 복수개의 층을 적층하되, 최상층과 최하층사이에 있는 하나의 층 중 일 영역을 상기 복수개의 층의 레이저 제거 최소 임계값보다 낮은 임계값을 갖도록 적층하는 단계(S310)와, 상기 일 영역측으로 레이저를 조사하여 상기 일 영역 및 상기 일 영역상에 적층되어 있는 영역만을 선택적으로 제거하여 캐비티를 형성하는 단계(S320)를 포함한다.
본 실시예에서는 도 4a에 나타난 바와 같이 3개의 층(140,150,160)을 적층한 경우를 예시하고 있다.
이때, 최상층인(160)과 최하층(140)의 중간에 위치한 층(150)의 일 영역(150a)의 레이저 제거 최소 임계값이 주위의 층의 임계값보다 낮도록 적층하였다.
이는 최하층(140)을 적층한 후 상기 중간에 위치한 층(150)을 적층하기 전 상기 임계값이 낮은 일 영역(150a)을 먼저 적층하고 그 좌우측에 상기 중간에 위치한 층(150)을 적층한 후 최상층(160)을 적층하는 방법을 사용할 수 있다.
또한 상기 중간에 위치한 층(150)을 상기 최하층(140)상의 전 영역에 적층한 후 레이저 조사에 의해 상기 일 영역(150a)에 해당하는 부분을 제거한 후 상술한 바와 같이 상기 임계값이 낮은 물질을 적층하고 최상층(160)을 적층하는 방법을 사용할 수 있다.
이러한 단계(S310)를 수행한 후 상기 일 영역(150a)측으로 레이저를 조사하면 상기 일 영역(150a)에 해당하는 부분과 상기 일 영역(150a)상에 적층되어 있는 영역만이 제거되어 도 4b에 나타난 바와 같이 캐비티(C)를 형성할 수 있다.
이상 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법에 대해 설명하였으며, 이하 이를 이용한 TFT형성 방법에 대해 실시예를 참조하여 설명한다.
실시예4
본 실시예에서 설명하고자 하는 TFT형성 방법(S400)은 도 5a 내지 도 5e에 나타난 바와 같이 기판(T)상에 하부층(110)을 적층하는 단계(S410)와, 상기 하부층(110)의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션(P)을 형성하는 단계(S420)와, 상기 파티션(P)사이에 TFT의 소스 전극(S) 및 드레인 전극(D)으로 사용하는 전도성 잉크(I)를 충진하는 단계(S430)와, 상기 전 도성 잉크 및 파티션(P) 상에 상기 파티션(P)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층(170)을 적층하는 단계(S440)와, 상기 파티션(P)측으로 레이저를 조사하여 상기 파티션(P) 및 상기 파티션(P)상에 적층된 소수성 절연층(170)만을 선택적으로 제거하여 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S450)와, 상기 캐비티(C)에 반도체 물질(M), 유전체(U) 그리고 게이트 전극(G)으로 사용되는 전도성 잉크(I)를 각각 충진하는 단계(S460)를 포함한다.
도 5a 및 도 5b에 나타난 바와 같이 기판(T)상에 하부층(110)을 형성하는 단계(S410)와 파티션(P)을 형성하는 단계(S420)는 앞서 설명한 바와 같으므로 자세한 설명은 생략한다.
이 후, 도 5c에 나타난 바와 같이 상기 파티션(P)으로 나뉜 영역에 전도성 잉크(I)를 충진하는 단계(S430)를 수행한다.
상기 전도성 잉크(I)는 TFT의 소스 전극(S) 및 드레인 전극(D)으로 사용된다.
한편 상기 도 5c에서는 상기 소스 전극 영역과 드레인 전극 영역에 각각 도면 부호 S,I 그리고 D,I를 각각 병기하였는데, 이는 상기 전도성 잉크가 소스 전극 그리고 드레인 전극으로 사용됨을 나타낸 것이다.
상기 단계(S430)를 수행한 후 상기 전도성 잉크(I) 및 파티션(P) 상에 상기 파티션(P)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층(170)을 적층하는 단계(S440)를 수행한다.(도 5d 참조)
상기 단계(S430)를 수행한 후 파티션(P)측으로 레이저를 조사하여 상기 파티 션(P) 및 상기 파티션(P)상에 적층된 소수성 절연층(170)만을 선택적으로 제거하여 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S450)를 수행한다.(도 5e참조)
이때, 상기 캐비티(C)가 형성되는 것은 레이저가 조사될 때, 상기 파티션(P)의 레이저 제거 최소 임계값이 상기 소수성 절연층(170)의 임계값보다 낮아 먼저 제거되며 이때 상기 제거되는 파티션(P)상에 적층된 소수성 절연층(170) 부분이 따라서 제거됨은 이미 설명한 바와 같다.
물론 상기 전도성 잉크(I)의 경우 상기 파티션(P)보다 레이저 제거 최소 임계값이 높아서 상기 파티션(P)이 제거될 때 같이 제거되지 않아야 함은 당연하다.
상기 단계(S450)수행 후, 상기 캐비티(C)에 반도체 물질(M), 유전체(U) 그리고 게이트 전극(G)으로 사용되는 전도성 잉크(I)를 각각 충진하는 단계(S460)를 수행하여 TFT를 형성하게 된다.
이때, 상기 캐비티(C)로 양분된 소스 전극(S) 및 드레인 전극(D)이 소수성 성질을 갖도록 하여 상기 캐비티(C)에 충진되는 반도체 물질(M), 유전체(U) 그리고 게이트 전극(G)으로 사용되는 전도성 잉크(I)가 자기 정렬되어 충진되도록 하는 것이 바람직하다.
즉, 상기 소스 전극(S)과 드레인 전극(D)이 소수성을 가지게 되면 상기 게이트 전극(G)으로 사용되는 전도성 잉크(I)가 상기 소스 전극(S) 및 드레인 전극(D)측으로 유동하지 않고 상기 캐비티(C)측으로 유동하게 된다.
이와 같은 소수성을 부여하기 위해 전도성 잉크에 소수성을 가지는 첨가제를 첨가하거나, 혹은 CF4+플라즈마 처리 등을 통하여 소스 전극(S) 및 드레인 전극(D)의 표면에 소수성을 부여할 수 있다. 이와 같이 소스 전극(S) 및 드레인 전극(D) 상에 소수성을 부여하는 경우 소수성 절연층(170)의 적층이 반드시 요구되지는 않는다.
결국 표면에너지의 차이에 의해 상기 캐비티(C)내에 반도체, 유전체 및 게이트 전극(G)을 형성할 잉크들이 정밀하게 적층되므로 종래와 달리 기생 용량의 발생을 방지할 수 있게 된다.
상기 전도성 잉크(I)는 PEDOT(폴리(3,4-에틸렌 디옥시티오펜))-PSS(폴리(4-스티렌설포네이트))와 같은 전도성 유기물, 또는 구리나 알루미늄등의 나도입자등의 전도성 무기물, 또는 유기 금속 화합물과 같은 전도성 물질의 전구체(precursor), 또는 전계발광소자에 사용되는 유/무기 형광체 혹은 인광체, 전기적 절연체 혹은 유전체가 사용되거나, 또는 유/무기 반도체 물질 내지 그러한 물질의 전구체로 이루어진 군에서 선택된 어느 하나 또는 그 둘 이상의 기능성 물질로 이루어진 물질을 포함할 수 있고, 유기 실버(organic silver)를 포함할 수 있다.
실시예5
본 실시예에서 설명하고자 하는 TFT형성 방법(S500)은 도 6a 내지 도 6g에 나타난 바와 같이 기판(T)상에 반도체 물질(M)을 적층하는 단계(S510)와, 상기 기판(T) 및 반도체(M) 물질상에 하부층(110)을 적층하는 단계(S520)와, 상기 하부층(110)의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파 티션(P)을 형성하되 상기 파티션(P)이 상기 반도체 물질(M)상에 형성되도록 하는 단계(S530)와, 상기 파티션(P)사이에 TFT의 소스 전극(S) 및 드레인 전극(D)으로 사용하는 전도성 잉크(I)를 충진하는 단계(S540)와, 상기 전도성 잉크(I) 및 파티션(P) 상에 상기 파티션(P)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층(170)을 적층하는 단계(S550)와, 상기 반도체 물질(M)상의 파티션(P)측으로 레이저를 조사하여 상기 파티션(P) 및 상기 파티션(P)상에 적층된 소수성 절연층(170)만을 선택적으로 제거하여 상기 반도체 물질(M)을 노출시키는 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S560)와, 상기 캐비티(C)에 노출된 반도체 물질(M)상에 유전체(U) 및 게이트 전극(G)으로 사용되는 전도성 잉크(I)를 각각 충진하는 단계(S570)를 포함한다.
즉, 앞서 설명한 실시예4와 유사하나 본 실시예에서는 반도체 물질(M)을 먼저 적층하는 점이 상이하다.
먼저 도 6a에 나타난 바와 같이 반도체 물질(M)을 기판(T)상에 적층하는 단계(S510)를 수행한다.
이후 도 6b에 나타난 바와 같이 상기 기판(T) 및 반도체(M) 물질상에 하부층(110)을 적층하는 단계(S520)를 수행한다.
이후, 도 6c에 나타난 바와 같이 상기 하부층(110)의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션(P)을 형성하되 상기 파티션(P)이 상기 반도체 물질(M)상에 형성되도록 하는 단계(S530)를 거치게 된다.
즉 앞서 설명한 실시예4와 유사하나 본 실시예에서는 상기 파티션(P)이 상기 반도체 물질(M)상에 형성되는 점이 상이하다.
상기 단계(S530)을 수행한 후, 도 6d 및 도 6e에 나타난 바와 같이 상기 파티션(P)사이에 TFT의 소스 전극(S) 및 드레인 전극(D)으로 사용하는 전도성 잉크(I)를 충진하는 단계(S540)와, 상기 전도성 잉크(I) 및 파티션(P) 상에 상기 파티션(P)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층(170)을 적층하는 단계(S550)를 거치게 되는데, 이는 앞서 설명한 실시예4와 동일하다.
한편 상기 단계(S550)를 수행한 후 도 6f에 나타난 바와 같이 상기 반도체 물질(M)상의 파티션(P)측으로 레이저를 조사하여 상기 파티션(P) 및 상기 파티션(P)상에 적층된 소수성 절연층(170)만을 선택적으로 제거하여 상기 반도체 물질(M)을 노출시키는 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S560)를 수행한다.
이때, 상기 반도체 물질(M)이 상기 레이저에 의해 분해되지 않도록 상기 파티션(P)보다 레이저 제거 최소 임계값이 높아야 함은 당연하다.
상기 단계(S560)를 수행한 후 도 6g에 나타난 바와 같이 상기 캐비티(C)에 노출된 반도체 물질(M)상에 유전체(U) 및 게이트 전극(G)으로 사용되는 전도성 잉크(I)를 각각 충진하는 단계(S570)를 수행하며, 이는 앞서 설명한 실시예4와 유사하다.
한편 즉, 상기 소스 전극(S)과 드레인 전극(D)이 소수성을 가지도록 하여 자기 정렬을 통한 정밀한 TFT의 형성은 앞서 설명한 바와 같으므로 자세한 설명은 생략한다.
실시예6
본 실시예에서 설명하고자 하는 TFT형성 방법(S600)은 도 7a내지 도 7g에 나타난 바와 같이 기판(T)상에 반도체 물질(M) 및 상기 반도체 물질(M)상에 유전체(U)를 적층하는 단계(S610)와, 상기 기판(T) 및 유전체(U)상에 하부층(110)을 적층하는 단계(S620)와, 상기 하부층(110)의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션(P)을 형성하되 상기 파티션(P)이 상기 유전체(U)상에 형성되도록 하는 단계(S630)와, 상기 파티션(P)사이에 TFT의 소스 전극(S) 및 드레인 전극(D)으로 사용하는 전도성 잉크(I)를 충진하는 단계(S640)와, 상기 전도성 잉크(I) 및 파티션(P) 상에 상기 파티션(P)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층(170)을 적층하는 단계(S650)와, 상기 유전체(U)상의 파티션(P)측으로 레이저를 조사하여 상기 파티션(P) 및 상기 파티션(P)상에 적층된 소수성 절연층(170)만을 선택적으로 제거하여 상기 유전체(U)를 노출시키는 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S660)와, 상기 캐비티(C)에 노출되는 유전체(U)상에 게이트 전극(G)으로 사용되는 전도성 잉크(I)를 충진하는 단계(S670)를 포함한다.
즉, 앞서 설명한 실시예5와 달리 기판(T)상에 반도체 물질(M)과 유전체(U)를 먼저 적층하는 점이 상이하고 그 외는 유사하므로 자세한 설명은 생략한다.
다만, 상기 캐비티(C)에 게이트 전극(G)으로 사용되는 전도성 잉크(I)를 바로 충진하는 경우 상기 소스 전극(S)/드레인 전극(G)과 통전될 위험이 있어 추가적 인 유전체(U1)을 더 충진하는 것도 바람직하 며, 이미 적층된 유전체(U)와 추가 적층되는 유전체(U1)의 유전율은 상이할 수 있다.
실시예7
본 실시예에서 설명하고자 하는 TFT형성 방법(S700)은 앞서 설명한 바와 달리 게이트 전극을 먼저 적층하는 것으로서, 도 8a 내지 도 8f에 나탄난 바와 같이 기판(T)상에 게이트 전극(G)을 적층하는 단계(S710)와, 상기 게이트 전극(G)상에 하부층(110)을 적층하는 단계(S720)와, 상기 기판(T) 및 하부층(110)상에 상기 하부층(110)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 상부층(120)을 적층하는 단계(S730)와, 상기 상부층상(120)에 소스 전극(S) 및 드레인 전극(D)으로 사용되는 전극층(180)을 적층하는 단계(S740)와, 상기 게이트 전극(G)측으로 레이저를 조사하여 상기 하부층(110) 및 상기 하부층(110)상에 적층되어 있는 상부층(120) 및 전극층(180)만을 선택적으로 제거하여 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S750)와, 상기 캐비티(C)에 유전체(U) 및 반도체 물질(M)을 충진하는 단계(S760)를 포함한다.
즉, 상기 기판(T)에 게이트 전극(G)을 적층하는 단계(S710) 및 또한 상기 게이트 전극(G)상에 하부층(110)을 적층하는 단계(S720)는 앞서 설명한 바와 같이 여러 방법으로 가능하다.
본 실시예에서는 상기 하부층(110)을 상기 게이트 전극(G)과 동일 크기로 적층한 것을 예시하고 있으나, 이는 본 발명을 설명하는 것에 불과한 것이며, 상기 하부층(110)이 상기 게이트 전극(G)상에 적층될 뿐만 아니라 상기 게이트 전극(G)의 좌우측을 덮도록 적층할 수 있다.
한편 상기 하부층(110)을 적층한 후 상기 하부층(110) 과 게이트 전극(G)에 레이저를 조사하여 그 형상을 정리하는 이른바 트리밍(trimming)공정을 포함할 수 있다.
이때, 상기 캐비티(C)에 의해 양분되는 전극층(180)이 소수성 성질을 갖도록 하여 상기 캐비티(C)에 충진되는 유전체(U) 및 반도체 물질(M)이 상기 전극층(180)으로 흐르지 않고 상기 캐비티(C) 내에서 자기 정렬되어 충진되도록 함에 의해 TFT를 보다 정밀하고도 용이하게 형성하는 것도 바람직하다.
또한 상기 자기 정렬을 보다 강화하기 위해 상기 전극층(180)상에 적층되는 것으로서 소수성 성질을 갖는 발수층(도시되지 않음)을 더 포함하는 것도 바람직하다.
또한, 상기 발수층상에 적층되는 보호층(도시되지 않음)을 더 포함하여 TFT를 보호하는 것도 바람직하다.
이와 같은 방법에 의해 상기 게이트 전극(G)과 소스 전극(S)/드레인 전극(D)이 겹쳐지지 않아 기생 용량 발생을 방지할 수 있다.
이 외에는 앞서 설명한 바와 유사하므로 자세한 설명은 생략한다.
실시예8
본 실시예에서 설명하고자 하는 TFT 형성방법(S800)은 도 9a 내지 도 9f에 나타난 바와 같이 기판(T)상에 게이트 전극(G) 및 유전체(U)를 적층하는 단계(S810)와, 상기 유전체(U)상에 하부층(110)을 적층하는 단계(S820)와, 상기 기판(T) 및 하부층(110)상에 상기 하부층(110)의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 상부층(120)을 적층하는 단계(S830)와, 상기 상부층(120)상에 소스 전극(S) 및 드레인 전극(D)으로 사용되는 전극층(180)을 적층하는 단계(S840)와, 상기 게이트 전극(G)측으로 레이저를 조사하여 상기 하부층(110) 및 상기 하부층(110)상에 적층되어 있는 상부층(120) 및 전극층(180)만을 선택적으로 제거하여 게이트 전극(G)의 캐비티(C)를 형성하는 단계(S850)와, 상기 캐비티(C)에 반도체 물질(M)을 충진하는 단계(S860)를 포함한다.
즉, 앞서 설명한 실시예7과 달리 기판(T)상에 게이트 전극(G)과 유전체(U)를 먼저 적층하는 점이 상이하다.
그외에는 앞서 설명한바와 유사하므로 자세한 설명은 생략한다.
이상 설명한 바와 같은 본 발명에 의해 TFT 형성시 상기 캐비티(C)에 정밀하고도 용이하게 자기 정렬에 의한 충진이 가능하다.
한편 본 발명은 레이저 제거 최소 임계값이 상이한 복수개의 층을 이용하여 상기 임계값이 먼저 제거되는 성질을 이용하여 미세 패턴을 행하고 이를 이용하여 TFT를 형성하는 것인데, 실험에 의한 상기 복수개의 층이 상호 접합하면서 상기 임계값이 낮아지는 현상이 관찰되었으므로 이하 앞서 살펴본 도 2a 내지 도 2d와 실시예를 참조하여 설명한다.
실시예9
본 실시예에서는 도 3의 TFT 제작방식에 따라서 상기 하부층(110)으로서 Panipol X (Panipol사, 핀란드)를 사용하였으며, 상기 상부층(120)으로서 유기 실버층(organic silver layer)을 사용하였다.
Panipol X는 전도성 고분자이나 알칼리 처리 등을 통해 undoping시켜서 전도성을 제거하여 하부층(110)으로만 사용하였다.
이와 같은 하부층(110)과 상부층(120)의 접촉에 의해 레이저 제거 최소 임계값이 낮아지게 된다.
즉, 상기 하부층(110) 또는 상부층(120) 단독의 레이저 제거 최소 임계값보다 상기 하부층(110)과 하부층(120)이 접합되어 있는 부분의 임계값이 낮아서 레이저 조사시 먼저 제거된다.
따라서 앞서 설명한 바와 같이 게이트 캐비티로 사용되는 영역(C)만이 패턴된다.
도 1은 종래의 TFT 구조에 대한 개념도,
도 2내지 도 4는 본 발명에 의한 미세 패턴 방법을 도시한 개념도,
도 5내지 도 9는 본 발명의 미세 패턴 방법에 의해 TFT를 형성하는 개념도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 하부층 120 : 상부층
T : 기판 S : 소스 전극
D : 드레인 전극 G : 게이트 전극
C : 게이트 캐비티 M : 반도체 물질
U : 유전체

Claims (16)

  1. 기판상에 하부층을 적층하는 단계(S110)와,
    상기 하부층상에 상기 하부층의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층을 적층하는 단계(S120)와,
    상기 하부층측으로 레이저를 조사하여 상기 하부층 및 상기 하부층상에 적층된 상부층을 선택적으로 제거하여 캐비티를 형성하는 단계(S130)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  2. 기판상에 하부층을 적층하는 단계(S210)와,
    상기 하부층의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션을 형성하는 단계(S220)와,
    상기 파티션상에 상기 하부층의 레이저 제거 최소 임계값 보다 높은 임계값을 가지는 상부층을 적층하는 단계(S230)와,
    상기 파티션측으로 레이저를 조사하여 상기 파티션 및 상기 파티션상에 적층된 상부층만을 선택적으로 제거하여 캐비티를 형성하는 단계(S240)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 캐비티 영역에 잉크를 충진하되,
    상기 상부층은 소수성 성질을 갖도록 하고,
    상기 잉크가 충진되는 영역의 기판은 친수성 성질을 갖도록 하여,
    상기 충진되는 잉크가 자기 정렬이 되도록 하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  4. 제3항에 있어서,
    상기 상부층은 소수성 물질을 사용하거나 또는 소수화 코팅층을 부가하거나 또는 플라즈마 처리를 하여 소수화하거나 또는 소수화 물질을 첨가하여 상기 상부층이 소수성 성질을 갖도록 하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 상부층에 적층되는 보호층을 더 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 레이저는 기판 상부측으로부터 조사되거나, 또는 상기 기판이 투명한 경우 상기 기판의 저면측으로부터 조사되는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  7. 기판상에 복수개의 층을 적층하되, 최상층과 최하층사이에 있는 하나의 층 중 일 영역을 상기 복수개의 층의 레이저 제거 최소 임계값보다 낮은 임계값을 갖도록 적층하는 단계(S310)와,
    상기 일 영역측으로 레이저를 조사하여 상기 일 영역 및 상기 일 영역상에 적층되어 있는 영역만을 선택적으로 제거하여 캐비티를 형성하는 단계(S320)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법.
  8. 기판상에 하부층을 적층하는 단계(S410)와,
    상기 하부층의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션을 형성하는 단계(S420)와,
    상기 파티션사이에 TFT의 소스 전극 및 드레인 전극으로 사용하는 전도성 잉크를 충진하는 단계(S430)와,
    상기 전도성 잉크 및 파티션 상에 상기 파티션의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층을 적층하는 단계(S440)와,
    상기 파티션측으로 레이저를 조사하여 상기 파티션 및 상기 파티션상에 적층된 소수성 절연층만을 선택적으로 제거하여 게이트 전극의 캐비티를 형성하는 단계(S450)와,
    상기 캐비티에 반도체 물질, 유전체 그리고 게이트 전극으로 사용되는 전도성 잉크를 각각 충진하는 단계(S460)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  9. 기판상에 반도체 물질을 적층하는 단계(S510)와,
    상기 기판 및 반도체 물질상에 하부층을 적층하는 단계(S520)와,
    상기 하부층의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션을 형성하되 상기 파티션이 상기 반도체 물질상에 형성되도록 하는 단계(S530)와,
    상기 파티션사이에 TFT의 소스 전극 및 드레인 전극으로 사용하는 전도성 잉크를 충진하는 단계(S540)와,
    상기 전도성 잉크 및 파티션 상에 상기 파티션의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층을 적층하는 단계(S550)와,
    상기 반도체 물질상의 파티션측으로 레이저를 조사하여 상기 파티션 및 상기 파티션상에 적층된 소수성 절연층만을 선택적으로 제거하여 상기 반도체 물질을 노출시키는 게이트 전극의 캐비티를 형성하는 단계(S560)와,
    상기 캐비티에 노출된 반도체 물질상에 유전체 및 게이트 전극으로 사용되는 전도성 잉크를 각각 충진하는 단계(S570)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  10. 기판상에 반도체 물질 및 상기 반도체 물질상에 유전체를 적층하는 단계(S610)와,
    상기 기판 및 유전체상에 하부층을 적층하는 단계(S620)와,
    상기 하부층의 복수개 영역이 상호 이격되도록 패터닝하여 상기 이격된 영역사이에 파티션을 형성하되 상기 파티션이 상기 유전체상에 형성되도록 하는 단계(S630)와,
    상기 파티션사이에 TFT의 소스 전극 및 드레인 전극으로 사용하는 전도성 잉크를 충진하는 단계(S640)와,
    상기 전도성 잉크 및 파티션 상에 상기 파티션의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 소수성 절연층을 적층하는 단계(S650)와,
    상기 유전체상의 파티션측으로 레이저를 조사하여 상기 파티션 및 상기 파티션상에 적층된 소수성 절연층만을 선택적으로 제거하여 상기 유전체를 노출시키는 게이트 전극의 캐비티를 형성하는 단계(S660)와,
    상기 캐비티에 노출되는 유전체상에 게이트 전극으로 사용되는 전도성 잉크를 충진하는 단계(S670)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 캐비티로 양분된 소스 전극 및 드레인 전극이 소수성 성질을 갖도록 하여 상기 캐비티에 충진되는 반도체 물질, 유전체 그리고 게이트 전극으로 사용되는 전도성 잉크가 자기 정렬되어 충진되도록 하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  12. 기판상에 게이트 전극을 적층하는 단계(S710)와,
    상기 게이트 전극상에 하부층을 적층하는 단계(S720)와,
    상기 기판 및 하부층상에 상기 하부층의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 상부층을 적층하는 단계(S730)와,
    상기 상부층상에 소스 전극 및 드레인 전극으로 사용되는 전극층을 적층하는 단계(S740)와,
    상기 게이트 전극측으로 레이저를 조사하여 상기 하부층 및 상기 하부층상에 적층되어 있는 상부층 및 전극층만을 선택적으로 제거하여 게이트 전극의 캐비티를 형성하는 단계(S750)와,
    상기 캐비티에 유전체 및 반도체 물질을 충진하는 단계(S760)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  13. 기판상에 게이트 전극 및 유전체를 적층하는 단계(S810)와,
    상기 유전체상에 하부층을 적층하는 단계(S820)와,
    상기 기판 및 하부층상에 상기 하부층의 레이저 제거 최소 임계값보다 높은 임계값을 가지는 상부층을 적층하는 단계(S830)와,
    상기 상부층상에 소스 전극 및 드레인 전극으로 사용되는 전극층을 적층하는 단계(S840)와,
    상기 게이트 전극측으로 레이저를 조사하여 상기 하부층 및 상기 하부층상에 적층되어 있는 상부층 및 전극층만을 선택적으로 제거하여 게이트 전극의 캐비티를 형성하는 단계(S850)와,
    상기 캐비티에 반도체 물질을 충진하는 단계(S860)를 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 캐비티에 의해 양분되는 전극층이 소수성 성질을 갖도록 하여 상기 캐 비티에 충진되는 유전체 및 반도체 물질이 자기 정렬되어 충진되도록 하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  15. 제12항 또는 제13항에 있어서,
    상기 전극층상에 적층되는 것으로서 소수성 성질을 갖는 발수층을 더 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
  16. 제15항에 있어서,
    상기 발수층상에 적층되는 보호층을 더 포함하는 것을 특징으로 하는 상이한 레이저 제거 최소 임계값을 이용한 TFT의 형성 방법.
KR1020080126005A 2008-12-11 2008-12-11 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법. KR20100067434A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080126005A KR20100067434A (ko) 2008-12-11 2008-12-11 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법.
GB0906956A GB2466083B (en) 2008-12-11 2009-04-23 Methods to make fine patterns by exploiting difference of threshold laser fluence of materials and TFT fabrication methods using the same
US12/453,071 US20100151636A1 (en) 2008-12-11 2009-04-29 Methods to make fine patterns by exploiting difference of threshold laser fluence of materials and tft fabrication methods using the same
DE102009025799A DE102009025799B4 (de) 2008-12-11 2009-05-14 Verfahren zur Herstellung eines Dünnschichttransistors (TFT) durch Ausnutzung der Unterschiede von Materialien in dem Schwellenwert des Lichtflusses des Lasers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080126005A KR20100067434A (ko) 2008-12-11 2008-12-11 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법.

Publications (1)

Publication Number Publication Date
KR20100067434A true KR20100067434A (ko) 2010-06-21

Family

ID=40774821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080126005A KR20100067434A (ko) 2008-12-11 2008-12-11 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법.

Country Status (4)

Country Link
US (1) US20100151636A1 (ko)
KR (1) KR20100067434A (ko)
DE (1) DE102009025799B4 (ko)
GB (1) GB2466083B (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6367381B1 (en) * 2000-02-22 2002-04-09 Polyfibron Technologies, Inc. Laser imaged printing plates comprising a multi-layer slip film
JP2004165068A (ja) * 2002-11-14 2004-06-10 Sanyo Electric Co Ltd 有機電界発光パネルの製造方法
EP1829134B1 (en) * 2004-12-06 2012-07-11 Plastic Logic Limited Electrode patterning
KR100833017B1 (ko) * 2005-05-12 2008-05-27 주식회사 엘지화학 직접 패턴법을 이용한 고해상도 패턴형성방법
TWI306955B (en) * 2006-03-09 2009-03-01 Au Optronics Corp Method for fabricating color filters
JP5314842B2 (ja) * 2006-08-25 2013-10-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4919738B2 (ja) * 2006-08-31 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20090155963A1 (en) * 2007-12-12 2009-06-18 Hawkins Gilbert A Forming thin film transistors using ablative films
US20090155994A1 (en) * 2007-12-12 2009-06-18 Hawkins Gilbert A Forming thin film transistors using ablative films with pre-patterned conductors

Also Published As

Publication number Publication date
DE102009025799B4 (de) 2012-09-13
GB2466083B (en) 2011-08-17
GB0906956D0 (en) 2009-06-03
US20100151636A1 (en) 2010-06-17
DE102009025799A1 (de) 2010-06-24
GB2466083A (en) 2010-06-16

Similar Documents

Publication Publication Date Title
US7176053B1 (en) Laser ablation method for fabricating high performance organic devices
JP5079980B2 (ja) 電子装置の形成方法
TWI430342B (zh) 疊層結構、電子裝置、及顯示裝置
JP4466547B2 (ja) トランジスタの製造方法
JP2009194196A (ja) 半導体装置の製造方法および半導体装置
US8413576B2 (en) Method of fabricating a structure
KR101710862B1 (ko) 인쇄된 전자장치를 위한 인쇄-적합 디자인 및 레이아웃
US7026236B2 (en) Method of forming multilayer interconnection structure, method of manufacturing circuit board, and method of manufacturing device
JP6180975B2 (ja) 電子デバイス及びその製造方法
JP5332145B2 (ja) 積層構造体、電子素子、電子素子アレイ及び表示装置
KR20100067434A (ko) 상이한 레이저 제거 최소 임계값을 이용한 미세 패턴 방법 및 이를 이용한 ｔｆｔ의 형성 방법.
KR20090007860A (ko) 반도체 소자의 콘택 형성 방법
WO2010095504A1 (ja) 薄膜トランジスタの製造方法
JP2009026901A (ja) 積層構造体、電子素子、電子素子アレイ及び表示装置
TWI251322B (en) Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards
US7585717B2 (en) Method of manufacturing semiconductor device, semiconductor device and electronic apparatus therefore
JP2008192911A (ja) 電子デバイスおよびその製造方法
US10008604B2 (en) Active device and method for manufacturing active device
KR100780763B1 (ko) 반도체 소자의 금속게이트 및 그 형성방법
JP2004172474A (ja) 半導体装置及びその製造方法
KR101082100B1 (ko) 반도체 소자 또는 반도체 소자의 제조방법
JP2005032759A (ja) 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
TWI421946B (zh) 噴印半導體及其製造方法
Yudasaka et al. W/(Z/ZZV/Aw
KR20100076683A (ko) 오버레이 버니어 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application