KR20100067231A - 패키지 기판 - Google Patents

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Abstract

패키지 기판이 개시된다. 일면에 반도체칩이 실장되며, 타면이 메인기판에 실장되는 인쇄회로기판으로서, 기판부, 반도체칩과 전기적으로 연결되도록, 기판부의 일면에 형성되는 제1패드 및 제1 패드가 노출되도록 기판부의 일면에 형성되며, 제1 패드가 노출되는 패드영역 및 더미영역으로 구획되는 제1 솔더레지스트층을 포함하며, 더미영역은 패드영역 보다 얇은 것을 특징으로 하는 패키지 기판은, 상하의 열팽창계수의 대칭구조 형성에 기여하여, 휨을 방지할 수 있다.
패키지, 휨, warpage, coreless

Description

패키지 기판{Substrate for Package}
본 발명은 패키지 기판에 관한 것이다.
전자기기의 고성능화 소형화 추세에 따라 반도체칩의 단자 수는 현저하게 증가되고 있으며, 이에 따라, 신호 전달 속도를 향상시키기 위하여 패키지 기판으로 사용되는 FC-BGA 기판의 코어(core) 두께가 얇아 지고 있다. 코어의 두께가 얇아짐에 따라 Loop inductance 값이 작아지기 때문에 신호 전달 속도가 크게 향상될 수 있는 장점이 있다.
그러나, 코어가 없는 coreless 제품의 경우, 휨(warpage)에 저항하는 역할을 하던 core 층의 부재로 인해 휨에 매우 취약한 구조이다. 휨은 여러 가지 외력에 기판이 반응하여 나타나는 현상으로 가장 대표적인 외력은 열적인 변화를 들 수 있다.
열적인 변화 환경에 놓인 기판은 중립면(neutral plane)을 기준으로 상하 열적인 특성(열팽창계수, CTE)의 차에 의해 발생할 수 있게 된다. 기판의 디자인 요 소는 각 층의 Cu portion, 도금 부피, 절연재 부피, SR 부피 등이 있으며 이러한 디자인 요소의 변화는 구조물(기판)의 열적인 mismatch가 원인이 될 수 있다. 이러한 열적 mismatch가 커질수록 열적 환경에서 기판의 휨은 커진다.
도 1은 종래기술에 따른 패키지 기판을 나타낸 평면도이고, 도 2는 종래기판에 따른 패기지 기판을 나타낸 저면도이다. 도 1 내지 도 2에 도시된 패키지 기판은 코어가 없는 코어리스 타입이다.
도 1에 도시된 바와 같이, 이러한 패키지 기판(10)의 상면에는 반도체칩이 실장되며, 반도체칩과 전기적 연결을 위해 솔더볼이 안착되는 솔더볼 패드(2)가 중앙부에 집중되어 형성되어 있다. 그리고, 도 2에 도시된 바와 같이, 패키지 기판의 하면(10)에는 메인기판과 전기적 연결을 형성하기 위한 솔더볼 패드(4)가 그 전체에 걸쳐 형성되어 있다.
통상적으로 패키지 기판의 상면에 형성되는 솔더볼은 하면에 형성되는 솔더볼 보다 그 직경이 작아, 패키지 기판의 상면에 형성되는 솔더볼 패드가 패키지 기판의 하면에 형성되는 솔더볼 패드 보다 크게 형성된다. 예를 들어, 이러한 솔더볼 패드의 면적의 총합의 차이는 9배에 이르는 경우도 있다.
도 3은 종래기술에 따른 패키지 기판을 나타낸 단면도이다. 도 3에 도시된 바와 같이, 패키지 기판(10)의 상하의 솔더볼 패드(2, 4)의 면적의 차이는 최외층의 솔더레지스트층(3, 5)의 오픈량의 차이뿐만 아니라, 패키지 기판(10) 내부의 회로패턴의 부피 비의 차이와도 연결될 수 있다.
더욱이, 패키지 기판(10)의 상측은 회로패턴의 형성밀도가 하층에 비해 낮 아, 하층의 구리의 비율이 높게 된다. 이렇게 패키지 기판(10)을 구성하는 성분의 상하 밀도 차이도 휨을 야기시킬 수 있는 요인으로 작용하는 문제가 있었다.
본 발명은 휨을 저감시킬 수 있는 패키지 기판을 제공하는 것이다.
본 발명의 일 측면에 따르면, 일면에 반도체칩이 실장되며, 타면이 메인기판에 실장되는 인쇄회로기판으로서, 기판부, 반도체칩과 전기적으로 연결되도록, 기판부의 일면에 형성되는 제1패드 및 제1 패드가 노출되도록 기판부의 일면에 형성되며, 제1 패드가 노출되는 패드영역 및 더미영역으로 구획되는 제1 솔더레지스트층을 포함하며, 더미영역은 패드영역 보다 얇은 것을 특징으로 하는 패키지 기판이 제공된다.
여기서, 패키지 기판은 메인기판과 전기적으로 연결되도록, 기판부의 타면에 형성되는 제2 패드 및 제2 패드가 노출되도록 기판부의 타면에 형성되는 제2 솔더레지스트층을 더 포함할 수 있으며, 제1 솔더레지스트층의 패드영역과 제2 솔더레지스트층은 두께가 같을 수 있다.
그리고, 더미영역은 패드영역의 가장자리를 따라 형성될 수 있으며, 제1 패드의 면적의 합은 제2 패드의 면적의 합 보다 작을 수 있다.
상술한 바와 같이 본 발명의 실시예에 따르면, 패키지 기판의 상하의 열팽창계수의 대칭구조 형성에 기여하여, 휨을 방지할 수 있다.
본 발명의 특징, 이점이 이하의 도면과 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 패키지 기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 4는 본 발명의 일 실시예에 따른 패기지 기판을 나타낸 단면도이다. 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 패키지 기판(1000)은, 일면에 반도체칩(50)이 실장되며 타면이 메인기판에 실장되는 인쇄회로기판으로서, 기판부(100), 반도체칩(50)과 전기적으로 연결되도록, 기판부(100)의 일면에 형성되는 제1 패드(152) 및 제1 패드(152)가 노출되도록 기판부(100)의 일면에 형성되며, 제1 패드(152)가 노출되는 패드영역(212) 및 더미영역(214)으로 구획되는 제1 솔더레지스트층(210)을 포함함으로써, 더미영역(214)은 패드영역(212) 보다 얇은 것을 특징으로 하는 패키지 기판(1000)은, 상하의 열팽창계수의 대칭구조 형성에 기여하여, 휨을 방지할 수 있다.
패키지 기판(1000)은 그 일면에 반도체칩(50)이 실장되며, 패키지 기판(1000) 자체는 메인기판에 실장되어, 반도체칩(50)이 메인기판과 전기적 연결을 용이하게 형성하도록 할 수 있다. 여기서, 메인기판은 반도체칩(50)이 패키지 기판(1000)을 통해 실장되고자 하는 기판으로, 예를 들어, 컴퓨터 등에 사용되는 머더보드(mother board)와 같은 주기판일 수 있다.
기판부(100)는 절연층(102)과, 절연층(102)의 내부에 제1 패드(152)와 제2 패드(154)를 전기적으로 연결하는 회로패턴(104)을 포함할 수 있다.
기판부(100)는 신호전달 경로를 단축시키고, 박형화의 구현을 위해, 강화유리가 함유되는 코어기판이 생략된 형태인, 코어리스 형태로 구현될 수 있으며, 회로패턴(104)이 형성되는 여러 층의 절연층(102)을 적층하여 형성될 수 있다.
기판부(100)의 타면에는 메인기판과 전기적으로 연결되도록 제2 패드(154)가 형성될 수 있다. 기판부(100)와 메인기판은 솔더볼을 매개로 하여 물리적 및 전기적으로 결합되며, 제2 패드(154)는 솔더볼이 안착될 수 있는 솔더볼패드의 구조를 취할 수 있다. 제2 패드(154)는 기판부(100)의 타면의 전체에 걸쳐 고르게 분포하여 형성될 수 있다.
기판부(100)의 타면에는 제2 솔더레지스트층(220)이 형성될 수 있다. 제2 솔더레지스트층(220)은 기판부(100)의 타면에 형성되는 회로패턴(104)을 커버하여 보호하며, 그 일부는 제2 패드(154)가 노출되도록 오픈되어 형성될 수 있다.
기판부(100)의 일면에는 반도체칩(50)과 전기적 연결을 형성하도록 제1 패드(152)가 형성될 수 있다. 패키지 기판(1000)과 반도체칩(50)은 솔더볼(52)을 이 용하여, 그들 간의 물리적 및 전기적인 결합을 형성할 수 있으며, 제1 패드(152)는 솔더볼(52)이 안착될 수 있는 솔더볼패드의 구조를 취할 수 있다.
기판부(100)의 일면에는 제1 솔더레지스트층(210)이 형성될 수 있다. 제1 솔더레지스트층(210)은 기판부(100)의 일면의 일부를 커버하여, 제1 패드(152)를 노출시키고 기판부(100)의 일면에 형성되는 회로패턴(104)을 보호할 수 있다.
도 5는 본 발명의 일 실시예에 따른 패키지 기판(1000)의 일부를 나타내 사시도이다. 도 5에 도시된 바와 같이, 제1 솔더레지스트층(210)은 패드영역(212)과 더미영역(214)으로 구획될 수 있다. 패드영역(212)은 제1 패드(152)가 노출되도록 오픈된 영역을 말하며, 더미영역(214)은 패드영역(212)의 가장자리를 포위하여 형성되며 기판부(100)의 일면의 회로패턴(104)을 커버하는 영역을 말할 수 있다.
도 6은 도 5의 A-A'선을 따라 절단한 모습을 나타낸 단면도이다. 도 6에 도시된 바와 같이, 패드영역(212)의 제1 솔더레지스트층(210)은 제1 패드(152) 상에 솔더볼(52)이 안착되는 경우, 솔더볼(52)의 측면을 지지하기 위해 일정한 두께(t1)를 가질 수 있다.
그러나 더미영역(214)의 제1 솔더레지스트층(210)의 두께(t2)는 기판부(100)의 일면에 형성되는 회로패턴(104)의 커버하여 보호하는 기능을 수행하므로, 패드영역(212)의 제1 솔더레지스트층(210)의 두께(t1)에 비해 얇게 형성될 수 있다.
도 7은 도 5의 B-B'선을 따라 절단한 모습을 나타낸 단면도이다. 도 7에 도시된 바와 같이, 더미영역(214)의 제1 솔더레지스트층(210)은 기판부(100)의 일면의 회로패턴(104)이 노출되지 않도록, 기판부(100)의 일면을 커버함으로써, 그 본 연의 기능을 수행할 수 있다.
따라서, 상술한 패키지 기판(1000)의 전체구조를 살펴보면, 제1 패드(152)는 반도체칩(50)의 크기를 고려하여 기판부(100)의 중앙에 밀집하여 형성될 수 있다. 반도체칩(50)과 결합되는 솔더볼(52)은 메인기판과 결합되는 솔더볼 보다 작을 수 있으며, 그에 따라 하나의 제1 패드(152)의 면적도 하나의 제2 패드(154)의 면적 보다 작을 수 있다.
그리고, 제1 패드(152)는 기판부(100)의 일면의 중앙에 밀집하여 형성되는데 반해, 제2 패드(154)는 기반부의 타면의 전체에 걸쳐 형성되므로, 제1 패드(152)의 면적의 전체의 합은 제2 패드(154)의 면적의 전체의 합 보다 작을 수 있다.
또한, 회로패턴(104)과 제1 패드(152) 및 제2 패드(154)는 구리를 포함하여 이루어질 수 있으며, 절연층(102)과 제1 솔더레지스트층(210) 및 제2 솔더레지스트층(220)은 폴리머를 포함하여 이루어질 수 있다. 결국, 기판부(100)의 일면의 폴리머 가운데 구리가 차지하는 비율은 기판부(100)의 타면의 폴리머 가운데 구리가 차지하는 비율 보다 작을 수 있다.
패키지 기판(1000)의 전체구성을 단수화하면 구리와 폴리머의 조합으로 이루지는 구조체로 볼 수 있으며, 이러한 구조체의 상하의 열팽창계수는 상이하여 휨이 발생할 수 있다.
여기서, 더미영역(214)의 두께를 패드영역(212)의 두께 보다 얇게 형성하여, 패키지 기판(1000)의 일면의 폴리머의 양을 감소시킴으로써, 패키지 기판(1000)의 상하의 폴리머 가운데 구리가 차지하는 비율의 차이를 감소 시킬 수 있다. 따라서, 패키지 기판(1000)의 상하의 열팽창계수의 차이를 감소시킴으로써, 패키지 기판(1000)의 휨을 방지할 수 있다.
한편, 제1 솔더레지스트층(210)과 제2 솔더레지스트층(220)은 기판부(100)의 양면에 동시에 적층하여 형성될 수 있으며, 그 후, 제1 솔더레지스트층(210)의 더미영역(214)은 레이저(laser)가공이나, 그라인딩(grinding) 등과 같은 추가 공정을 통해, 제1 솔더레지스트층(210)의 패드영역(212)을 제외한 나머지 즉 더미영역(214)의 제1 솔더레지스트층(210)의 일부를 제거하여 형성될 수 있다.
이 때, 별도의 추가 가공을 거치지 않은 수 있는 제1 솔더레지스트층(210)의 패드영역(212)의 두께는 제2 솔더레지스트층(220)의 두께와 동일할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 패키지 기판(1000)은 기판부(100)의 회로패턴(104)이나, 제1 패드(152) 또는 제2 패드(154)의 구조를 변경시키지 않으면서도, 더미영역(214)의 제1 솔더레지스트층(210)의 일부를 제거함으로써, 패키지 기판(1000)의 상하의 열팽창계수의 편차를 감소시켜 휨을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 패키지 기판을 나타낸 평면도.
도 2는 종래기판에 따른 패기지 기판을 나타낸 저면도.
도 3은 종래기술에 따른 패키지 기판을 나타낸 단면도.
도 4는 본 발명의 일 실시예에 따른 패기지 기판을 나타낸 단면도.
도 5는 본 발명의 일 실시예에 따른 패키지 기판의 일부를 나타내 사시도.
도 6은 도 5의 A-A'선을 따라 절단한 모습을 나타낸 단면도.
도 7은 도 5의 B-B'선을 따라 절단한 모습을 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
50: 반도체칩 100: 기판부
210: 제1 솔더레지스트층 212: 패드영역
214: 더미영역 220: 제2 솔더레지스트층

Claims (5)

  1. 일면에 반도체칩이 실장되며, 타면이 메인기판에 실장되는 인쇄회로기판으로서,
    기판부;
    상기 반도체칩과 전기적으로 연결되도록, 상기 기판부의 일면에 형성되는 제1패드; 및
    상기 제1 패드가 노출되도록 상기 기판부의 일면에 형성되며, 상기 제1 패드가 노출되는 패드영역 및 더미(dummy)영역으로 구획되는 제1 솔더레지스트층을 포함하며,
    상기 더미영역은 상기 패드영역 보다 얇은 것을 특징으로 하는 패키지 기판.
  2. 제1항에 있어서,
    상기 메인기판과 전기적으로 연결되도록, 상기 기판부의 타면에 형성되는 제2 패드; 및
    상기 제2 패드가 노출되도록 상기 기판부의 타면에 형성되는 제2 솔더레지스트층을 더 포함하는 패키지 기판.
  3. 제2항에 있어서,
    상기 제1 솔더레지스트층의 상기 패드영역과 상기 제2 솔더레지스트층은 두께가 같은 것을 특징으로 하는 패키지 기판.
  4. 제1항에 있어서,
    상기 더미영역은 상기 패드영역의 가장자리를 따라 형성되는 것을 특징으로 하는 패키지 기판.
  5. 제1항에 있어서,
    상기 제1 패드의 면적의 합은 상기 제2 패드의 면적의 합 보다 작은 것을 특징으로 하는 패키지 기판.
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