KR20070097358A

KR20070097358A - 메모리 및 그 제조 방법

Info

Publication number: KR20070097358A
Application number: KR1020070029952A
Authority: KR
Inventors: 히로유끼 스즈끼; 고이찌 야마다; 유따까 야마다
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-03-28
Filing date: 2007-03-27
Publication date: 2007-10-04
Also published as: CN101047187A; JP2007266277A; TW200737500A; US20080029826A1

Abstract

메모리 사이즈를 작게 하는 것이 가능한 메모리를 제공한다. 이 메모리는, p형 실리콘 기판(11)의 주표면에 형성되고, 메모리 셀(9)에 포함되는 다이오드(10)의 캐소드 및 워드선(7)으로서 기능하는 n형 불순물 영역(12)과, n형 불순물 영역(12)의 표면에 소정의 간격을 두고 복수 형성되고, 다이오드(10)의 애노드로서 기능하는 p형 불순물 영역(14)과, p형 실리콘 기판(11) 상에 형성되고, p 형 불순물 영역(14)에 접속되는 비트선(8)과, 비트선(8)보다도 하층에 형성되고, n 형 불순물 영역(12)에 대하여 소정의 간격마다 접속되는 배선층(27)을 구비하고 있다.

메모리 셀, 다이오드, 배선층, 비트선, 실리콘 기판

Description

메모리 및 그 제조 방법{MEMORY AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 회로도.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 평면도.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도.

도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.

도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.

도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정의 단면도.

도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정의 단면도.

도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정의 단면도.

도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정의 단면도.

도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도.

도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 공정의 단면도.

도 12는 종래 기술에 따른 반도체 장치의 평면도.

도 13은 종래 기술에 따른 반도체 장치의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 어드레스 입력 회로

2 : 로우 디코더

3 : 컬럼 디코더

4 : 센스 앰프

5 : 출력 회로

6 : 메모리 셀 어레이 영역

7, 204 : 워드선

8, 215 : 비트선

9, 211 : 메모리 셀

10 : 다이오드

11 : p형 실리콘 기판

12 : n형 불순물 영역

13 : 소자 분리 절연막

14 : p형 불순물 영역

15 : n형 컨택트 영역

16, 206 : 1층째의 층간 절연막

17, 21, 25, 207, 213, 217 : 컨택트 홀

18, 208 : 1층째의 플러그

19 : 1층째의 패드

20, 212 : 2층째의 층간 절연막

22, 214 : 2층째의 플러그

23 : 2층째의 패드

24, 216 : 3층째의 층간 절연막

26, 218 : 3층째의 플러그

27 : 배선층

31 : 폴리실리콘층

32 : 하드 마스크

201 : 기판

202 : 불순물 영역

203 : 절연막

205 : 트랜지스터

209 : 소스선(GND선)

210, 219 : 접속층

[특허 문헌1] 일본 특개평5-275656호 공보

본 발명은, 메모리에 관한 것으로，특히, 마스크 ROM 등의 메모리에 관한 것이다．

종래, 메모리의 일례로서, 마스크 ROM이 알려져 있다.

도 12는, 종래의 컨택트 방식에 의한 마스크 ROM의 구성을 도시한 평면 레이 아웃도이다． 도 13은, 도 12에 도시한 종래의 컨택트 방식에 의한 마스크 ROM의 500-500선을 따라 취한 단면도이다. 도 12 및 도 13을 참조하면, 종래의 컨택트 방식에 의한 마스크 ROM에서는，기판(201)의 상면에 불순물이 확산된 불순물 영역(202)이 소정의 간격을 두고 복수 형성되어 있다. 또한，인접하는 2개의 불순물 영역(202) 사이에 대응하는 기판(201)의 상면 상에는, 절연막(203)을 개재하여 게이트 전극으로서 기능하는 워드선(204)이 형성되어 있다. 이 워드선(204)과, 게이트 절연막(203)과, 대응하는 2개의 불순물 영역(202)에 의해 1개의 트랜지스터(205)가 형성되어 있다. 또한，기판(201)의 상면 및 워드선(204)을 덮도록 1층째의 층간 절연막(206)이 형성되어 있다. 이 1층째의 층간 절연막(206)에는, 각 불순물 영역(202)에 대응하도록 컨택트 홀(207)이 형성됨과 함께, 그 컨택트 홀(207) 내에는, 각 불순물 영역(202)에 접속하도록, 1층째의 플러그(208)가 매립되어 있다.

또한，1층째의 층간 절연막(206) 상에는, 플러그(208)에 접속하도록, 소스선(GND선)(209)과 접속층(210)이 형성되어 있다. 또한，각 메모리 셀(211)에 1개의 트랜지스터(205)가 형성되어 있다. 또한，1층째의 층간 절연막(206) 상에는, 소스선(GND선)(209) 및 접속층(210)을 덮도록 2층째의 층간 절연막(212)이 형성되어 있다. 이 2층째의 층간 절연막(212)의 소정의 접속층(210) 상에 위치하는 영역에는, 컨택트 홀(213)이 형성됨과 함께, 그 컨택트 홀(213) 내에는, 2층째의 플러그(214)가 매립되어 있다.

또한，2층째의 층간 절연막(212) 상에는, 플러그(214)에 접속하도록, 접속 층(219)이 형성되어 있다. 또한，2층째의 층간 절연막(212) 상에는, 접속층(219)을 덮도록 3층째의 층간 절연막(216)이 형성되어 있다. 이 3층째의 층간 절연막(216)의 소정의 접속층(219) 상에 위치하는 영역에는, 컨택트 홀(217)이 형성됨과 함께, 그 컨택트 홀(217) 내에는, 3층째의 플러그(215)가 매립되어 있다. 또한，3층째의 층간 절연막(216) 상에는, 플러그(218)에 접속되도록, 비트선(215)이 형성되어 있다. 이에 의해，비트선(215)과, 트랜지스터(205)의 불순물 영역(202)이 접속된다.

또한，종래의 컨택트 방식에 의한 마스크 ROM에서는，3층째의 컨택트 홀(217)을 형성할지의 여부에 의해, 트랜지스터(205)가 비트선(215)에 접속(컨택트) 되는지의 여부가 정해져 있다. 그리고，트랜지스터(205)가 비트선(218)에 접속되어 있는지의 여부에 의해, 그 트랜지스터(205)를 포함하는 메모리 셀(211)이 갖는 데이터가 「0」 또는 「1」로 구별된다.

관련된 기술 문헌으로서는, 예를 들면 상기한 특허 문헌을 들 수 있다.

그러나, 도 13에 도시한 종래의 마스크 ROM에서는，메모리 셀(211)마다 1개의 트랜지스터(205)가 형성되어 있으므로, 메모리 셀 사이즈가 크게 된다고 하는 문제점이 있었다.

상기를 감안하여, 본 발명에 따른 메모리는, 반도체 기판과, 상기 반도체 기판의 주표면에 형성되고, 메모리 셀에 포함되는 다이오드의 한 쪽 전극 및 워드선 으로서 기능하는 제1 도전형의 제1 불순물 영역과, 상기 제1 불순물 영역의 표면에 소정의 간격을 두고 복수 형성되고, 상기 다이오드의 다른 쪽 전극으로서 기능하는 제2 도전형의 제2 불순물 영역과, 상기 반도체 기판 상에 형성되고, 상기 제2 불순물 영역에 접속되는 비트선과, 상기 비트선보다도 하층에 형성되고, 상기 제1 불순물 영역에 대하여 소정의 간격마다 접속되는 배선을 구비한 것을 특징으로 한다.

또한，본 발명에 따른 메모리의 제조 방법은, 제1 플러그와 제2 플러그를 패드를 개재하지 않고 형성하고，인접하는 제1 플러그의 사이에 워드선과 동일한 방향으로 신장하도록 배선을 형성하는 공정을 구비하는 것을 특징으로 한다.

<발명을 실시 하기 위한 최량의 형태>

이하, 본 발명의 실시예를 도면에 기초하여 설명한다. 또한，이하의 실시예에서는，본 발명의 메모리의 일례로서의 마스크 ROM에 대해서 설명한다.

도 1은, 제1 실시예에 따른 마스크 ROM의 구성을 도시한 회로도이다. 도 2는, 도 1에 도시한 제1 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 구성을 도시한 평면 레이아웃도이다． 도 3은, 도 2에 도시한 제1 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 100-100선을 따라 취한 단면도이다. 도 4는, 도 2에 도시한 제1 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 150-150선을 따라 취한 단면도이다. 도 5는, 도 2에 도시한 제1 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 200-200선을 따라 취한 단면도이다. 우선，도 1∼도 5를 참조하면서, 제1 실시예에 따른 마스크 ROM의 구성에 대해서 설명한다.

본 발명에 따른 마스크 ROM은, 도 1에 도시한 바와 같이, 어드레스 입력 회 로(1)와, 로우 디코더(2)와, 컬럼 디코더(3)와, 센스 앰프(4)와, 출력 회로(5)와, 메모리 셀 어레이 영역(6)을 구비하고 있다. 또한，어드레스 입력 회로(1), 로우 디코더(2), 컬럼 디코더(3), 센스 앰프(4) 및 출력 회로(5)에 의해, 주변 회로가 구성되어 있다. 이들 주변 회로 내에는, 폴리실리콘층으로 이루어지는 게이트 전극을 가지는 트랜지스터(도시하지 않음)가 형성되어 있다. 어드레스 입력 회로(1)는, 외부로부터 소정의 어드레스가 입력됨으로써, 로우 디코더(2)와 컬럼 디코더(3)에 어드레스 데이터를 출력하도록 구성되어 있다． 또한，로우 디코더(2)에는, 복수의 워드선(WL)(7)이 접속되어 있다. 로우 디코더(2)는, 어드레스 입력 회로(1)로부터 어드레스 데이터가 입력됨으로써, 입력된 어드레스 데이터에 대응하는 워드선(7)을 선택하고, 그 워드선(7)의 전위를 L 레벨(GND=0V)로 하강시킴과 함께，선택한 워드선(7) 이외의 워드선(7)의 전위는, H 레벨(Vcc)로 된다.

또한，컬럼 디코더(3)에는, 워드선(WL)(7)과 직교하도록 배치된 복수의 비트선(BL)(8)이 접속되어 있다. 컬럼 디코더(3)는, 어드레스 입력 회로(1)로부터 어드레스 데이터가 입력됨으로써, 입력된 어드레스 데이터에 대응하는 비트선(8)을 선택함과 함께，그 선택한 비트선(8)과 센스 앰프(4)를 접속한다. 또한，센스 앰프(4)는, 전류 센스형으로서, 컬럼 디코더(3)에 의해 선택된 비트선(8)에 흐르는 전류를 검지하고, 선택된 비트선(8)에 소정의 전류 이상의 전류가 흐르는 경우에 H 레벨의 신호를 출력함과 함께，선택된 비트선(8)에 소정의 전류 미만의 전류가 흐르는 경우에 L 레벨의 신호를 출력한다. 또한，출력 회로(5)는, 센스 앰프(4)의 출력이 입력됨으로써 외부에 신호를 출력하도록 구성되어 있다.

또한，메모리 셀 어레이 영역(6)에는, 복수의 메모리 셀(9)이 매트릭스 형상으로 배치되어 있다. 이들 복수의 메모리 셀(9)은, 서로 직교하도록 배치된 복수의 워드선(7) 및 비트선(8)의 교점에 각각 배치되어 있다. 이에 의해，제1 실시예에서는，크로스 포인트형의 마스크 ROM이 구성되어 있다. 또한，메모리 셀 어레이 영역(6)에는, 비트선(8)에 애노드가 접속된 다이오드(10)를 포함하는 메모리 셀(9)과, 비트선(8)에 애노드가 접속되지 않은 다이오드(10)를 포함하는 메모리 셀(9)이 형성되어 있다.

또한，도 2∼도 5에 도시한 바와 같이, 메모리 셀 어레이 영역(6)에서는，p형 실리콘 기판(11)의 상면에, n형 불순물 영역(12)이 소정의 방향으로 연장되도록 형성되어 있다. 또한，이 p형 실리콘 기판(11)은, 본 발명의 「반도체 기판」의 일례로서, n형 불순물 영역(12)은, 본 발명의 「제1 불순물 영역」의 일례이다. 또한，n형 불순물 영역(12)은, 그 연장되는 방향에 대하여 직교하는 방향을 따라, 소정의 간격을 두고 복수 형성되어 있다. 또한，도 4, 도 5에 도시한 바와 같이, 인접하는 2개의 n형 불순물 영역(12) 사이에는, 그들 n형 불순물 영역(12)을 분리하는 소자 분리 절연막(13)이 형성되어 있다.

또한，도 3에 도시한 바와 같이, 1개의 n형 불순물 영역(12) 내에는, 복수의 p형 불순물 영역(14)이 n형 불순물 영역(12)이 연장되는 방향을 따라 소정의 간격을 두고 형성되어 있다. 또한，이 p형 불순물 영역(14)은, 본 발명의 「제2 불순물 영역」의 일례이다. 그리고，1개의 p형 불순물 영역(14)과 n형 불순물 영역(12)에 의해, 메모리 셀(9)의 다이오드(10)가 형성되어 있다. 이에 의해，n형 불순물 영역(12)은, 복수의 다이오드(10)의 공통의 캐소드로서 기능함과 함께，p형 불순물 영역(14)은, 다이오드(10)의 애노드로서 기능한다. 또한，제1 실시예에서는，n형 불순물 영역(12)은, 워드선(WL)(7)(도 1 참조)으로서도 기능한다. 또한，n형 불순물 영역(12) 내에는, 8개의 p형 불순물 영역(14)마다 1개의 n형 컨택트 영역(15)이 형성되어 있다. 이 n형 컨택트 영역(15)은, n형 불순물 영역(12)보다도 불순물의 농도가 높아, 후술하는 1층째의 플러그(18)의 p형 실리콘 기판(11)의 n형 불순물 영역(12)에 대한 접촉 저항을 저감하기 위해 형성되어 있다.

또한，p형 실리콘 기판(11)의 상면을 덮도록, 1층째의 층간 절연막(16)이 형성되어 있다. 이 1층째의 층간 절연막(16)의 p형 불순물 영역(14) 및 n형 컨택트 영역(15)에 대응하는 영역에는, 컨택트 홀(17)이 형성되어 있다. 또한，컨택트 홀(17)에는, W(텅스텐)로 이루어지는 1층째의 플러그(18)가 매립되어 있다. 이에 의해，p형 불순물 영역(14) 및 n형 컨택트 영역(15)에 각각 1층째의 플러그(18)가 접속되어 있다.

여기에서, 본 실시예에서는，1층째의 플러그(18)와, 후술하는 2층째의 플러그(22) 사이에는, 패드가 형성되지 않는다. 이 때문에, 도 4의 (a)에 도시한 바와 같이, 1층째의 층간 절연막(16) 상의, n형 컨택트 영역(15) 상에 대응하는 영역에 넓은 스페이스가 생긴다. 따라서，해당 스페이스에, 1층째의 플러그(18)에 접속하도록, Al로 이루어지는 배선층(27)이, n형 불순물 영역(12)이 연장되는 방향을 따라 연장되도록 형성되어 있다. 여기에서, 도 4의 (a)에 도시한 바와 같이, 배선층(27)은, 그 연장되는 방향과 직교하는 방향을 따라 소정의 간격을 두고 복수 형 성되어 있고, 각 소자 분리 절연막(13)의 상방에 각각 배치되어 있다. 또한, 도 4의 (b)에 도시한 바와 같이, 1층째의 플러그(18)와, 후술하는 2층째의 플러그(22) 사이에, 1층째의 패드(19)가 형성되어도, 메모리의 미세화 레벨에 따라서는, 배선층(27)을 형성하기 위한 스페이스를 확보할 수 있다. 그러나, 이 경우에는, 배선층(27)과 1층째의 패드(19)가 간섭하지 않을 정도까지 충분히 간격을 둘 필요가 있다.

그리고，도 2 및 도 5에 도시한 바와 같이, 배선층(27)은, 1층째의 층간 절연막(16) 상의 n형 컨택트 영역(15)에 대응하는 영역에 연장하도록 형성되고, n 형 컨택트 영역(15) 상의 1층째의 플러그(18)에 접속되어 있다. 이에 의해，배선층(27)과 n형 불순물 영역(12)은, 8개의 메모리 셀(소정의 간격)마다 접속되어 있다. 그리고，로우 디코더(2)(도 1 참조)에 입력된 어드레스 데이터에 대응하는 워드선(7)을 선택할 때, 배선층(27)을 개재하여, 선택된 워드선(7)(n형 불순물 영역(12))의 전위를 L 레벨(GND)로 하강시킴과 함께，선택되지 않은 워드선(7)(n형 불순물 영역(12))의 전위는, H 레벨(Vcc)로 되도록 구성되어 있다.

또한，1층째의 층간 절연막(16) 상에는, 배선층(27)을 덮도록 2층째의 층간 절연막(20)이 형성되어 있다. 이 2층째의 층간 절연막(20)의 p형 불순물 영역(14) 상의 1층째의 플러그(18)에 대응하는 영역에는, 컨택트 홀(21)이 형성되어 있다. 또한，컨택트 홀(21)에는, W로 이루어지는 2층째의 플러그(22)가 매립되어 있다. 또한，2층째의 층간 절연막(20)의 2층째의 플러그(22)에 대응하는 영역 상에는, Al로 이루어지는 2층째의 패드층(23)이 형성되어 있다. 이 2층째의 패드층(23)은, 평면적으로 보아 거의 정방형으로 되도록 형성되어 있다. 그리고，2층째의 플러그(22)와 2층째의 패드층(23)이 접속되어 있다.

또한，2층째의 층간 절연막(20) 상에는, 2층째의 패드층(23)을 덮도록 3층째의 층간 절연막(24)이 형성되어 있다. 이 3층째의 층간 절연막(24)의 2층째의 패드층(23)에 대응하는 영역에는, 컨택트 홀(25)이 형성되어 있음과 함께，그 컨택트 홀(25)에는, W로 이루어지는 3층째의 플러그(26)가 매립되어 있다. 또한，이 컨택트 홀(25)은, 본 발명의 「접속 구멍」의 일례이다. 또한，3층째의 층간 절연막(24) 상에는, Al로 이루어지는 복수의 비트선(BL)(8)이 소정의 간격을 두고 형성되어 있다. 비트선(BL)(8)은, 도 2에 도시한 바와 같이, n형 불순물 영역(12)이 연장되는 방향과 직교하는 방향으로 연장되도록 형성되어 있음과 함께，각 메모리 셀(9)(도 3 참조)의 다이오드(10)에 대응하는 영역에서 n형 불순물 영역(12)과 교차하도록 배치되어 있다.

여기에서, 메모리 셀(9)의 다이오드(10)에 대응해서 2층째의 패드층(23)과 비트선(BL)(8) 사이에 컨택트 홀(25)이 형성되어 있는지의 여부에 의해, 그 메모리 셀(9)의 데이터가 절환되도록 구성되어 있다. 즉, 메모리 셀(9)의 다이오드(10)에 대응하여 컨택트 홀(25)이 형성됨으로써, 컨택트 홀(25)에 매립된 플러그(26), 2층째의 패드층(23), 2층째의 플러그(22), 및 1층째의 플러그(18)를 통하여, 비트선(BL)(8)과 메모리 셀(9)의 다이오드(10)를 구성하는 p형 불순물 영역(14)이 접속되어 있는 경우에는, 그 메모리 셀(9)의 데이터는 「1」로 설정된다. 한편，메모리 셀(9)의 다이오드(10)에 대응하여 컨택트 홀(25)이 형성되지 않은 것에 의해, 그 메모리 셀(9)의 다이오드(10)와 대응하는 비트선(BL)(8)이 접속되지 않은 경우에는, 그 메모리 셀(9)의 데이터는「0」으로 설정된다.

이렇게, 제1 실시예에 따른 메모리에서는，2층째의 층간 절연막(20)보다 하부의 구조는, 메모리 셀의 데이터에 의존하지 않는다． 따라서，적어도 2층째의 층간 절연막(20)보다 하부는, 수주 전에 형성하여 스톡할 수 있다． 그 때문에, 수주 후에는, 메모리 셀의 데이터를 기입하기 위한 컨택트 홀(25) 형성 공정부터 시작할 수 있어, 출하까지의 시간을 대폭 감축할 수 있다．

다음으로，도 1 및 도 2를 참조하면서, 제1 실시예에 따른 마스크 ROM의 동작에 대해서 설명한다. 우선，소정의 어드레스가 어드레스 입력 회로(1)(도 1 참조)에 입력된다. 이에 의해，그 입력된 어드레스에 따른 어드레스 데이터가 어드레스 입력 회로(1)로부터 로우 디코더(2) 및 컬럼 디코더(3)에 각각 출력된다. 그리고，로우 디코더(2)에 의해 어드레스 데이터가 디코드됨으로써, 어드레스 데이터에 대응하는 소정의 워드선(7)이 선택된다. 그리고，그 선택된 워드선(7)(n형 불순물 영역(12))의 전위가 배선층(27)(도 2 참조)을 개재하여 L 레벨(GND)로 하강됨과 함께，선택되지 않은 워드선(7)의 전위가 배선층(27)(도 2참조)을 개재하여 H 레벨(Vcc)로 된다.

한편，어드레스 입력 회로(1)(도 1 참조)로부터 어드레스 데이터가 입력된 컬럼 디코더(3)에서는，입력된 어드레스 데이터에 대응하는 소정의 비트선(8)이 선택됨과 함께, 그 선택된 비트선(8)이 센스 앰프(4)에 접속된다. 그리고，센스 앰프(4)로부터 Vcc에 가까운 전위가 선택된 비트선(8)에 공급된다. 그리고，선택된 워드선(7)과 선택된 비트선(8)과의 교점에 위치하는 선택된 메모리 셀(9)의 다이오드(10)의 애노드가, 비트선(8)에 연결되어 있는 경우에는, 센스 앰프(4)로부터 비트선(8) 및 다이오드(10)를 통하여 워드선(7)에 전류가 흐른다. 이 때, 센스 앰프(4)에서는，비트선(8)에 소정 이상의 전류가 흐르는 것을 검지하여, H 레벨의 신호를 출력한다. 그리고，출력 회로(5)는, 센스 앰프(4)의 출력 신호를 받아 외부에 H 레벨의 신호를 출력한다.

한편，선택된 워드선(7)과 선택된 비트선(8)과의 교점에 위치하는 선택된 메모리 셀(9)의 다이오드(10)의 애노드가 비트선(8)에 연결되지 않은 경우에는, 비트선(8)으로부터 워드선(7)에 전류가 흐르지 않는다. 이 경우에는, 센스 앰프(4)에 전류가 흐르지 않는 것을 검지하여, L 레벨의 신호를 출력한다. 그리고，출력 회로(5)는, 센스 앰프(4)의 출력 신호를 받아 외부에 L 레벨의 신호를 출력한다.

도 4∼도 9는, 본 발명의 제1 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 제조 프로세스를 설명하기 위한 단면도이다. 다음으로，도 2∼도 9를 참조하면서, 제1 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 제조 프로세스에 대해서 설명한다.

우선，도 6에 도시한 바와 같이, p형 실리콘 기판(11)의 상면에, LOCOS(Local Oxidation of Silicon)막으로 이루어지는 소자 분리 절연막(13)을 형성한다. 다음으로，상기한 주변 회로에 포함되는 트랜지스터(도시하지 않음)의 게이트 절연막(도시하지 않음)을 형성한 후, 그 게이트 절연막 상에 트랜지스터의 게이트 전극을 구성하는 폴리실리콘층(도시하지 않음)을 형성한다. 그 후, p형 실리 콘 기판(11)에 P(인)을, 주입 에너지 : 약 100keV, 도우즈량(주입량) : 약 3.5×1O¹³㎝^-2의 조건 하에서 이온 주입한다. 이에 의해，p형 실리콘 기판(11)에 복수의 n형 불순물 영역(12)이 소자 분리 절연막(13)에 의해 분리된 상태에서 형성된다.

다음으로，도 7에 도시한 바와 같이, 전체면을 덮도록, 1층째의 층간 절연막(16)을 형성한다. 그 후, 포토리소그래피 기술 및 에칭 기술을 이용하여, 1층째의 층간 절연막(16)의 n형 불순물 영역(12)에 대응하는 영역에 컨택트 홀(17)을 형성한다. 그 후, 1층째의 층간 절연막(16)의 n형 컨택트 영역(15)(도 3 참조)의 형성 영역 이외의 영역 상을 덮도록 레지스트막(도시하지 않음)을 형성한다. 그리고，컨택트 홀(17)을 통하여 n형 불순물 영역(12)에 P(인)을, 주입 에너지 : 약 25keV, 도우즈량 : 약 3.O×1O¹⁴㎝^-2의 조건 하에서 이온 주입한다. 이에 의해，n형 컨택트 영역(15)이 형성된다. 이 후, 상기한 레지스트막(도시하지 않음)을 제거한다.

다음으로，1층째의 층간 절연막(16)의 p형 불순물 영역(14)(도 7 참조)의 형성 영역 이외의 영역 상을 덮도록 레지스트막(도시하지 않음)을 형성한다. 그 후, 컨택트 홀(17)을 통하여 n형 불순물 영역(12)에 BF₂를, 주입 에너지: 약 4OkeV, 도우즈량 : 약 2.O×1O¹⁵㎝^-2의 조건 하에서 이온 주입한다. 이에 의해，n형 불순물 영역(12)에 복수의 p형 불순물 영역(14)이 형성된다. 이 복수의 p형 불순물 영역(14)과 n형 불순물 영역(12)에 의해, 복수의 다이오드(10)가 형성된다. 이 후, 상기한 레지스트막(도시하지 않음)을 제거한다.

다음으로，도 8에 도시한 바와 같이, W로 이루어지는 1층째의 플러그(18)를 컨택트 홀(17) 내에 매립하도록 형성한다. 이에 의해，1층째의 플러그(18)가 p형 불순물 영역(14)(도 8의 (a) 참조)과 n형 컨택트 영역(15)(도 8의 (b) 참조)에 각각 접속된다. 그리고，포토리소그래피 기술 및 에칭 기술을 이용하여, 1층째의 층간 절연막(24) 상의 소자 분리막 및 p형 불순물 영역(14)에 대응하는 영역 상에, n형 불순물 영역(12)이 연장되는 방향을 따라 연장되도록 Al로 이루어지는 배선층(27)을 형성한다. 이 때, 도 8의 (b)에 도시한 바와 같이, 배선층(27)은, n형 컨택트 영역(15)에 대응하는 영역에 연장되도록 형성된다. 이에 의해，배선층(27)과 n형 불순물 영역(12)이, 1층째의 플러그(18) 및 n형 컨택트 영역(15)을 통해 접속된다.

다음으로，도 9에 도시한 바와 같이, 1층째의 층간 절연막(16) 상에 배선층(27)을 덮도록 2층째의 층간 절연막(20)을 형성한다. 이 후, p형 불순물 영역(14) 상의 1층째의 플러그(18)에 대응하는 영역에 컨택트 홀(21)을 형성한다. 그리고，그 컨택트 홀(21)에 W로 이루어지는 2층째의 플러그(22)를 매립한다. 또한，포토리소그래피 기술 및 에칭 기술을 이용하여, 2층째의 층간 절연막(20) 상에 Al로 이루어지는 2층째의 패드층(23)을 2층째의 플러그(22)에 접속하도록 형성한다. 이 때, 2층째의 패드층(23)은, 평면적으로 보아 거의 정방형으로 되도록 형성한다. 또한, 여기까지의 구조는, 메모리 셀의 데이터에 의존하지 않는다． 따라서，여기까지의 구조는, 수주 전에 형성하여 스톡(stock)할 수 있다． 그 때문에，수 주부터 출하까지의 시간을 대폭 감축할 수 있다．

다음으로，도 4의 (a)에 도시한 바와 같이, 2층째의 층간 절연막(20) 상에, 2층째의 패드층(23)을 덮도록 3층째의 층간 절연막(24)을 형성한다. 이 후, p형 불순물 영역(14) 상의 2층째의 플러그(26)에 대응하는 영역에 컨택트 홀(25)을 형성한다. 그리고，컨택트 홀(25)에 W로 이루어지는 3층째의 플러그(26)를 매립한다. 이 때, 수주한 메모리 셀의 데이터에 따라, 다이오드(10)의 애노드로서의 p형 불순물 영역(14)을 비트선(8)에 접속하는 경우에는, 컨택트 홀(25) 및 3층째의 플러그(26)를 형성한다. 한편，다이오드(10)의 애노드로서의 p형 불순물 영역(14)을 비트선(8)에 접속하지 않은 경우에는, 컨택트 홀(25) 및 3층째의 플러그(26)를 형성하지 않는다.

그리고，포토리소그래피 기술 및 에칭 기술을 이용하여, 3층째의 층간 절연막(24) 상에, Al로 이루어지는 복수의 비트선(8)을 n형 불순물 영역(12)이 연장되는 방향과 직교하는 방향으로 연장되도록 형성한다. 또한，복수의 비트선(8)은, p형 불순물 영역(14)에 대응하는 영역 상을 지나도록 소정의 간격을 두고 형성한다. 이에 의해，3층째의 플러그(26)이 형성된 영역에서는，비트선(8)과 다이오드(10)의 애노드로서의 p형 불순물 영역(14)이, 3층째의 플러그(26), 2층째의 패드(23), 2층째의 플러그(22), 및 1층째의 플러그(18)을 통하여 접속된다. 그 한편，3층째의 플러그(26)가 형성되지 않은 영역에서는，비트선(8)과 2층째의 패드층(23)이 접속되지 않으므로, 비트선(8)과 다이오드(10)의 애노드로서의 p형 불순물 영역(14)은 접속되지 않는다. 이에 의해，비트선(8)에 애노드가 접속된 데이터 「1」에 대응 하는 다이오드(10)와, 비트선(8)에 애노드가 접속되지 않은 데이터 「0」에 대응하는 다이오드(10)가 형성된다.

이상, 제1 실시예에서는，p형 실리콘 기판(11)의 상면에 n형 불순물 영역(12) 및 p형 불순물 영역(14)으로 이루어지는 다이오드(10)를 형성함과 함께，그 다이오드(10)를 매트릭스 형상으로 배열함으로써, 크로스 포인트형의 마스크 ROM을 형성할 수 있다． 이에 의해，크로스 포인트형의 마스크 ROM의 각 메모리 셀(9)이 각각 1개의 다이오드(10)를 포함하도록 구성할 수 있으므로，각 메모리 셀이 1개의 트랜지스터를 포함하는 종래의 마스크 ROM에 비교하여, 메모리 셀 사이즈를 작게 할 수 있다．

또한，1층째의 플러그(18)와 2층째의 플러그(22)를, 패드를 통하지 않고 접속함으로써, 1층째의 층간 절연막(16) 상의 소자 분리 절연막(13)에 대응하는 영역에 넓은 스페이스가 생긴다. 따라서，이 스페이스를 이용하여, 배선층(27)을 1층째의 층간 절연막(16) 상의 소자 분리 절연막(13)에 대응하는 영역에 형성할 수 있다． 이 때문에, 배선층(27)을 n형 불순물 영역(12)이 연장되는 방향을 따라 연장되도록 형성하는 것이 저해되는 것을 억제할 수 있다． 또한，배선층(27)과, 패드가 간섭하는 문제도 고려할 필요가 없어진다. 또한, 메모리에 요구되는 미세화 레벨에 의해서는, 각 n형 불순물 영역(12) 사이가 넓게 된다. 이 경우, 1층째의 플러그(18)와 2층째의 플러그(22) 사이에 패드를 형성해도 배선층(27)을 형성할 수 있다．

또한，배선층(27)을, 워드선(7)으로서 기능하는 n형 불순물 영역(12)에 대하 여 소정의 간격마다 항타함으로써, n형 불순물 영역(12)의 길이의 증대에 기인하여 저항이 증대하는 것을 억제할 수 있으므로, 워드선(7)의 하강(상승) 속도가 저하하는 것을 억제할 수 있다．

또한，메모리 셀(9)의 형성 영역에 대응하여, 비트선(8)보다도 하방의 3층째에 비트선(8)과 p형 불순물 영역(14)을 접속하기 위한 컨택트 홀(25) 및 플러그(26)가 형성되어 있는지의 여부에 의해 메모리 셀(9)의 데이터 「1」 또는 「0」을 절환함으로써, 적어도 2층째의 층간 절연막(20)보다 하부는, 수주 전에 형성하여 스톡할 수 있다． 그 때문에，수주 후에는, 메모리 셀의 데이터를 기입하기 위한 컨택트 홀(25) 형성 공정부터 시작할 수 있어, 출하까지의 시간을 대폭 감축할 수 있다．

다음으로，본 발명의 제2 실시예에 따른 마스크 ROM의 구성에 대해서 설명한다. 도 10은, 도 2에 도시한 마스크 ROM의 메모리 셀 어레이 영역의 150-150선을 따라 취한 단면도이다.

이 제2 실시예에 따른 마스크 ROM에서는，도 10에 도시한 바와 같이, 상기 제1 실시예와 달리，메모리 셀 어레이 영역 내의 LOCOS막으로 이루어지는 소자 분리 절연막(13) 상에 약 200㎚의 두께를 갖는 폴리실리콘층(31)이 형성되어 있음과 함께，그 폴리실리콘층(31) 상에 약 18O㎚의 두께를 갖는 SiO₂막으로 이루어지는 하드 마스크(32)가 형성되어 있다. 또한，폴리실리콘층(31)은, 접지되어 0V로 전위가 고정되어 있다. 또한，이 폴리실리콘층(31)은, 본 발명의 「반도체층」의 일례 이다. 또한，폴리실리콘층(31)은, 주변 회로에 형성된 트랜지스터(도시하지 않음)의 게이트 전극을 구성하는 폴리실리콘층(도시하지 않음)과 동일한 층을 패터닝함으로써 형성되어 있다. 제2 실시예에 따른 마스크 ROM의 상기 이외의 구성은, 상기 제1 실시예에 따른 마스크 ROM의 구성과 마찬가지이다.

도 11은, 본 발명의 제2 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 제조 프로세스를 설명하기 위한 단면도이다. 다음으로，도 10, 도 11을 참조하면서, 본 발명의 제2 실시예에 따른 마스크 ROM의 메모리 셀 어레이 영역의 제조 프로세스에 대해서 설명한다.

이 제2 실시예에서는，우선，상기 제1 실시예와 마찬가지의 프로세스에 의해 p형 실리콘 기판(11)의 상면에 소자 분리 절연막(13)을 형성한다. 여기에서, 제2 실시예에서는，제1 실시예보다도 세정 시간을 늘려, 소자 분리 절연막(13)의 두께를 얇게 형성한다. 예를 들면, 통상의 세정 시간에는，소자 분리 절연막(13)을 250Å정도 깎지만, 본 실시예에서는，550Å정도 깎는다. 그 결과, 소자 분리 절연막(13)의 두께는, 통상은 2300Å정도로 형성되지만, 본 실시예에서는，2000Å 정도로 형성된다. 그 후, 제2 실시예에서는，도 11에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 메모리 셀 어레이 영역 내의 소자 분리 절연막(13) 상에 약 200㎚의 두께를 갖는 폴리실리콘층(31)을 형성한다. 이 때, 메모리 셀 어레이 영역 내의 폴리실리콘층(31)과 주변 회로에 형성되는 트랜지스터(도시하지 않음)의 게이트 전극을 구성하는 폴리실리콘층(도시하지 않음)을, 동일한 폴리실리콘층을 패터닝함으로써 형성한다. 또한，이 때, 메모리 셀 어레이 영역 내의 폴리실리콘층(31) 상에 약 180㎚의 두께를 갖는 SiO₂막으로 이루어지는 하드 마스크(32)를 동시에 형성한다.

그리고，p형 실리콘 기판(11)에 P(인)를, 제1 실시예보다도 가속 전압을 올리고, 주입 에너지: 약 120keV, 도우즈량(주입량): 약 3.5×1O¹³㎝^-2의 조건 하에서 이온 주입한다. 이 때, 제2 실시예에서는，폴리실리콘층(31) 및 하드 마스크(32)에 의해, 메모리 셀 어레이 영역 내의 p형 실리콘 기판(11)의 소자 분리 절연막(13) 아래의 영역에 n형 불순물인 P(인)가 주입되는 것이 억제된다. 이에 의해，메모리 셀 어레이 영역에서，p형 실리콘 기판(11)에 복수의 n형 불순물 영역(12)이 소자 분리 절연막(13)에 의해 분리된 상태에서 형성된다. 또한，전술한 바와 같이, 제2 실시예에서는，소자 분리 절연막(13)이 얇게 형성되어 있다. 또한，이온 주입의 가속 전압을 높이고 있다. 따라서，폴리실리콘층(31) 및 하드 마스크(32)에 덮여 있지 않은 부분의 소자 분리 절연막(13)을 P(인)이 용이하게 관통한다. 즉, 소자 분리 절연막(13)의 하부에 넓어지는 n형 불순물 영역(12)의 면적을 폴리실리콘층(31) 및 하드 마스크(32)의 폭에 의해 용이하게 제어할 수 있다.

이 후, 도 4∼도 9에 도시한 상기 제1 실시예와 마찬가지의 프로세스에 의해, 제2 실시예에 따른 마스크 ROM이 형성된다.

제2 실시예에서는，상기한 바와 같이, 인접하는 2개의 n형 불순물 영역(12)을 분리하는 소자 분리 절연막(13) 상에 폴리실리콘층(31) 및 하드 마스크(32)를 형성함으로써, 불순물을 이온 주입함으로써 n형 불순물 영역(12)을 형성할 때에, 폴리실리콘층(31) 및 하드 마스크(32)에 의해, n형의 불순물이 소자 분리 절연막(13)을 관통하여 p형 실리콘 기판(11)의 표면에까지 도달하는 것을 억제할 수 있다． 이에 의해，소자 분리 절연막(13) 아래의 p형 실리콘 기판(11)에 n형의 불순물이 도달하는 것에 기인하여 인접하는 2개의 n형 불순물 영역(12)이 도통한다고 하는 문제점이 발생하는 것을 억제할 수 있다．

또한，제2 실시예에서는，메모리 셀 어레이 영역 내의 소자 분리 절연막(13) 상의 폴리실리콘층(31)과 주변 회로에 포함되는 트랜지스터의 게이트 전극을 구성하는 폴리실리콘층을 동일한 폴리실리콘층을 패터닝함으로써 1개의 공정에서 동시에 형성함으로써, 제조 프로세스를 간소화할 수 있다．

또한，제2 실시예에서는，메모리 셀 어레이 영역 내에 형성된 소자 분리 절연막(13) 상의 폴리실리콘층(31)을 접지하여 0V로 전위를 고정함으로써, 그 폴리실리콘층(31), 소자 분리 절연막(13) 아래의 p형의 영역 및 소자 분리 절연막(13)을 개재하여 인접하는 2개의 n형 불순물 영역(12)으로 이루어지는 n채널 MOS 트랜지스터에서，게이트 전극으로서의 폴리실리콘층(31)의 전위를 0V로 고정할 수 있으므로，그 트랜지스터를 오프 상태로 할 수 있다． 이에 의해，소자 분리 절연막(13)을 개재하여 인접하는 2개의 n형 불순물 영역(12) 사이에서 전류가 흐르는 것을 확실하게 억제할 수 있다．

제2 실시예에 따른 상기 이외의 효과는, 상기 제1 실시예에 따른 효과와 마찬가지이다.

또한，이번에 개시된 실시예는, 모든 점에서 예시로서 제한적인 것은 아니라 고 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 기재되며, 또한 특허 청구의 범위에 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.

예를 들면, 상기 제1 실시예 또는 제2 실시예에서는，마스크 ROM에 본 발명을 적용한 예에 대해서 설명했지만, 본 발명은 이것에 한하지 않고, 마스크 ROM 이외의 메모리에도 적용 가능하다.

또한，상기 제1 실시예 또는 제2 실시예에서는，소자 분리 영역으로서의 LOCOS막에 의해 복수의 n형 불순물 영역을 분리하도록 구성했지만, 본 발명은 이것에 한하지 않고, STI(Shallow Trench Isolation)나 다른 소자 분리 방법에 의해 복수의 n형 불순물 영역을 분리하도록 구성하여도 된다．

또한，상기 제1 실시예에서는，센스 앰프가, 선택된 비트선에 소정의 전류 이상의 전류가 흐르는 경우에 H 레벨의 신호를 출력함과 함께，선택된 비트선에 소정의 전류 미만의 전류가 흐르는 경우에 L 레벨의 신호를 출력하도록 구성했지만, 본 발명은 이것에 한하지 않고, 센스 앰프가, 선택된 비트선에 소정의 전류 이상의 전류가 흐르는 경우에 L 레벨의 신호를 출력함과 함께，선택된 비트선에 소정의 전류 미만의 전류가 흐르는 경우에 H 레벨의 신호를 출력하도록 구성하여도 된다．

또한，상기 제2 실시예에서는，「반도체층」이 폴리실리콘층인 경우에 대해 설명했지만, 텅스텐 폴리사이드층이어도 된다．

본 발명에 따른 메모리에서는，제1 및 제2 불순물 영역으로 이루어지는 다이 오드를 매트릭스 형상(크로스 포인트 형상)으로 배열하면, 크로스 포인트형의 메모리를 형성할 수 있다． 이 경우, 1개의 메모리 셀은, 1개의 다이오드를 포함하므로, 1개의 메모리 셀이 1개의 트랜지스터를 포함하는 경우에 비하여, 메모리 셀 사이즈를 작게 할 수 있다．

또한，배선을 제1 불순물 영역에 대하여 소정의 간격마다 접속함으로써, 제1 불순물 영역의 길이의 증대에 기인하여 저항이 증대하는 것을 억제할 수 있으므로，워드선의 하강(상승) 속도가 저하하는 것을 억제할 수 있다．

또한，제1 플러그와 제2 플러그를 패드를 통하지 않고 접속하기 때문에, 제1 플러그가 형성된 층간 절연막과 동일면에서，배선을 워드선과 동일한 방향으로 신장하도록 형성할 수 있다.

Claims

반도체 기판과,

상기 반도체 기판의 주표면에 형성되고, 메모리 셀에 포함되는 다이오드의 한 쪽 전극 및 워드선으로서 기능하는 제1 도전형의 제1 불순물 영역과,

상기 제1 불순물 영역의 표면에 소정의 간격을 두고 복수 형성되고, 상기 다이오드의 다른 쪽 전극으로서 기능하는 제2 도전형의 제2 불순물 영역과,

상기 반도체 기판 상에 형성되고, 상기 제2 불순물 영역에 접속되는 비트선과,

상기 비트선보다도 하층에 형성되고, 상기 제1 불순물 영역에 대하여 소정의 간격마다 접속되는 배선

을 구비한 것을 특징으로 하는 메모리.
제1항에 있어서,

상기 비트선은, 상기 제1 불순물 영역이 연장되는 방향과 교차하는 방향으로 연장되도록 형성되어 있고,

상기 배선은, 상기 제1 불순물 영역이 연장되는 방향을 따라 연장되도록 형성되어 있는 것을 특징으로 하는 메모리.
제1항 또는 제2항에 있어서,

상기 비트선보다도 하방이고, 또한 상기 배선보다도 상방에 형성되고, 상기 비트선과 상기 제2 불순물 영역을 전기적으로 접속하기 위한 접속 구멍을 구비하고，

상기 메모리 셀의 데이터는, 상기 메모리 셀이 형성되는 영역에 대하여, 상기 접속 구멍이 형성되어 있는지의 여부에 의해 절환되는 것을 특징으로 하는 메모리.
제1항 또는 제2항에 있어서,

상기 제1 불순물 영역은, 소정의 방향으로 연장되도록 형성됨과 함께, 상기 소정의 방향과 교차하는 방향을 따라 복수 형성되어 있고,

상기 배선층은, 인접하는 2개의 상기 제1 불순물 영역간에 형성된 소자 분리 절연막의 상방에 층간 절연막을 개재하여 형성되어 있고,

상기 배선층의 형상은, 소정의 간격마다, 상기 층간 절연막 상의 상기 제1 불순물 영역에 대응하는 영역에 연장하고 있으며,

상기 배선층은, 연장하고 있는 부분으로부터 항타(杭打)된 플러그를 통하여, 상기 제1 불순물 영역과 접속되어 있는 것을 특징으로 하는 메모리.
제4항에 있어서,

상기 소자 분리막 상에 반도체층이 형성되어 있는 것을 특징으로 하는 메모리.
제5항에 있어서,

상기 제1 불순물 영역은, 상기 반도체층이 형성되어 있지 않은 상기 소자 분리막의 하부에도 분포되어 있는 것을 특징으로 하는 메모리.
제5항에 있어서.

상기 반도체층은, 접지되어 있는 것을 특징으로 하는 메모리.
제1항 또는 제2항에 있어서,

상기 배선은, 상기 제1 불순물 영역의 소정의 위치에 형성된 고농도의 제1 도전형 컨택트 영역에 접속되어 있는 것을 특징으로 하는 메모리.
반도체 기판과,

상기 반도체 기판의 주표면에 형성된 워드선과,

상기 반도체 기판 상에서，상기 워드선과 교차하는 방향으로 신장하도록 형성된 비트선을 구비하고，

상기 워드선과 상기 비트선 사이에는 제1 및 제2 층간 절연막이 형성되고,

상기 워드선과 상기 비트선은, 상기 제1 층간 절연막에 형성된 제1 플러그와, 상기 제2 층간 절연막에 형성된 제2 플러그에 의해 전기적으로 접속되고,

상기 제1 플러그와 상기 제2 플러그는, 패드를 통하지 않고 접속되고,

인접하는 상기 제1 플러그의 사이에는, 상기 워드선과 동일한 방향으로 신장하도록 형성된 배선이 형성되어 있는 것을 특징으로 하는 메모리.
반도체 기판 상에, 소정의 방향으로 연장된 소자 분리 절연막을, 상기 소정의 방향과 교차하는 방향을 따라 복수 형성하는 공정과,

상기 소자 분리 절연막을 마스크로 하여 제1 도전형의 불순물을 이온 주입하고, 제1 도전형의 제1 불순물 영역을 복수 형성하는 공정과,

전체면을 덮도록, 1층째의 층간 절연막을 형성하는 공정과,

포토리소그래피 기술 및 에칭 기술에 의해, 상기 1층째의 층간 절연막의 상기 제1 불순물 영역에 대응하는 소정의 영역에 제1 컨택트 홀을 형성하는 공정과,

포토리소그래피 기술 및 제2 도전형의 불순물의 이온 주입에 의해, 상기 제1 컨택트 홀의 일부만을 통하여, 상기 제1 불순물 영역의 표면에 제2 도전형의 제2 불순물 영역을 형성하는 공정과,

상기 제1 컨택트 홀에 1층째의 플러그를 매립하는 공정과,

포토리소그래피 기술 및 에칭 기술에 의해, 상기 제1 불순물 영역을 따른 배선을 형성하는 공정과,

전체면을 덮도록, 2층째의 층간 절연막을 형성하는 공정과,

포토리소그래피 기술 및 에칭 기술에 의해, 상기 2층째의 층간 절연막의 상기 제1 컨택트 홀에 대응하는 영역에, 제2 컨택트 홀을 형성하는 공정과,

상기 제2 컨택트 홀에 2층째의 플러그를 매립하는 공정과,

포토리소그래피 기술 및 에칭 기술에 의해, 2층째의 층간 절연막 상에 2층째의 플러그와 접속하는 2층째의 패드층을 형성하는 공정과,

전체면을 덮도록, 3층째의 층간 절연막을 형성하는 공정과,

포토리소그래피 기술 및 에칭 기술에 의해, 상기 3층째의 층간 절연막의 상기 제2 컨택트 홀에 대응하는 소정의 영역에, 제3 컨택트 홀을 형성하는 공정과,

상기 제3 컨택트 홀에 3층째의 플러그를 매립하는 공정과,

포토리소그래피 기술 및 에칭 기술에 의해, 상기 3층째의 플러그 상에, 상기 제1 불순물 영역과 직교하는 방향으로 신장한 비트선을 형성하는 공정

을 포함하는 것을 특징으로 하는 메모리의 제조 방법.
제10항에 있어서,

1층째의 플러그와 2층째의 플러그를, 패드를 형성하지 않고 접속하는 것을 특징으로 하는 메모리의 제조 방법.
제10항 또는 제11항에 있어서,

상기 소자 분리 절연막 상에 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 메모리의 제조 방법.
제12항에 있어서,

포토리소그래피 기술 및 제1 도전형의 불순물의 이온 주입에 의해, 상기 제1 컨택트 홀의 일부만을 통하여, 상기 제1 불순물 영역의 표면에 고농도의 제1 도전형 컨택트 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 메모리의 제조 방법.