KR20100053501A - 집적 회로 보호 및 검출 그리드 - Google Patents
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Abstract
컨덕터들의 메시(mesh)는 다층 전자 디바이스에서 그리드를 형성한다. 컨덕터들의 메시는 (1) 하나의 층에서 병렬 라인들을 형성하는 하나의 층에 배치된 제1 세트의 컨덕터들, 및 (2) 다른 층에서 병렬 라인들을 형성하는 상기 다른 층에 배치된 제2 세트의 컨덕터들을 포함한다. 제1 세트의 컨덕터들은 제1 전압 기준치를 제공하도록 구성되고, 제2 세트의 컨덕터들은 제2 전압 기준치를 제공하도록 구성된다. 적어도 하나의 그리드(grid) 체크 회로가 제1 전압 기준치 및 제2 전압 기준치 중 적어도 하나의 존재 및/또는 부재를 모니터링하기 위한, 제1 세트의 컨덕터들 및 제2 세트의 컨덕터들에 연결된다. 하나의 층에 형성된 병렬 라인들 및 다른 층에 형성된 병렬 라인들은 실질적으로 서로 수직하다.
Description
본 발명은 일반적으로 사용자들에 의한 권한이 없는 액세스로부터 집적 회로를 보호하는 것과 관련된다. 특히, 본 발명은 권한이 없는 액세스를 막기 위하여 다이 표면으로 물리적 메시(mesh)를 내장시키는(embed) 것과 관련되며, 물리적 메시는 다이 표면에 대한 공격의 능동적인 자가 체크를 제공한다.
종래에는, 권한이 없는 개인에 의한 액세스로부터의 다이 표면의 보호가 다이 표면에 대한 액세스를 어렵게 만드는 다양한 어셈블리 기술들로 제한되었다. 다이 표면을 덮는 다이 코팅은 공격으로부터 표면을 숨기고 보호하기 위하여 과거에 사용되었다. 액세스를 막기 위하여 코팅에 물리적 메시를 내장시키기 위한 몇몇 시도들이 존재해왔으나, 이러한 메시는 능동적 체크도 또는 자가 체크도 아니다.
인가된 정적 메시와 함께 다이 코팅 및 어셈블리 기술들은 디바이스들로부터 정보를 얻거나 또는 리버스 엔지니어링(reverse engineering)을 시도하는 공격자에 대한 수동적 방해물들이다. 각각의 기술들은 장점들을 갖는 반면, 하나의 단점은 공격을 검출하고 칩 동작 동안 공격하는 것에 대해 디바이스가 작용하는 능력이 없다는 것이다. 보호의 정적 성질은 이득 정보 및 동작 동안에 디바이스 보안을 절충하기 위해 시도하는 것을 허용한다.
이온-밀링/e-빔(ion-milling/e-beam) 장비로 액세스하는 공격자들은 보호성 코팅 에칭/연마(etch/grind)할될 수 있고, 손상된 접합부(bond)들을 재-접합(re-stitch)한 후, 디바이스의 표면 내로 이온-밀링(ion-mill)(드릴링(drill))할 수 있으며, 프로브 신호들을 디바이스 내에 e-빔할 수 있다. 다이 표면으로의 물리적 침입(intrusion)의 검출은 이러한 형태의 공격을 막고 검출하는 것을 요구한다.
이온-밀링은 표면 아래에 전달하는 와이어들에 액세스하기 위하여 절연층들의 표면으로 드릴링할 수 있다. 금속을 증착함으로써, 매립(buried) 신호들이 이러한 와이어들상에서 다이의 표면으로 전달되게 하는 것이 가능하다. 이러한 신호들은 e-빔 프로브로 측정될 수 있거나, 다이상에 몇몇 다른 신호에 연결될 수 있다.
설명되는 바와 같이, 본 발명은 바람직하게는 권한이 없는 액세스를 막기 위하여 제조 프로세스 동안에 다이 표면으로 물리적 메시를 내장시킨다. 또한, 물리적 메시는 다이 표면에 대한 공격의 능동적인 자가 체크를 제공한다.
이러한 그리고 다른 요구들을 충족시키기 위하여, 그리고 그것의 목적들의 관점에서, 본 발명은 전자 디바이스의 완전성 모니터링을 위한 보호 회로를 제공한다. 보호 회로는 (1) 각각 상기 전자 디바이스에 대한 제1 전위 기준치를 분배하는, 제1 세트의 도선(conductor) 라인들 사이에 인터리빙된(interleaved) 제1 그리드 체크 라인, (2) 각각 상기 전자 디바이스에 대한 제2 전위 기준치를 분배하는, 제2 세트의 컨덕터 라인들 사이에 인터리빙된 제2 그리드 체크 라인, 및 (3) 제1 그리드 체크 라인과 상기 제2 그리드 체크 라인에 연결되는 그리드 체크 회로를 포함한다. 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인은 전자 디바이스의 완전성을 모니터링하기 위한 그리드 체크 회로에 대한 제1 전압 기준치 및 제2 전압 기준치를 각각 제공하도록 구성된다.
제1 전위 기준치 및 상기 제2 전위 기준치는 각각 VDD 및 VSS이다. 제1 전압 기준치 및 상기 제2 전압 기준치는 각각 SSS 및 SDD이다. VDD 전위 기준치는 상기 SDD 전압 기준치와 실질적으로 유사하고, VSS 전위 기준치는 상기 SSS 전압 기준치와 실질적으로 유사하다.
상기 전자 디바이스는 다층(multi-layered) 디바이스이다. 제1 그리드 체크 라인 및 제1 세트의 컨덕터 라인들은 다층 디바이스의 하나의 단일 층에 배치되며, 제2 그리드 체크 라인 및 상기 제2 세트의 컨덕터 라인들은 상기 다층 디바이스의 다른 단일 층에 배치된다. 제1 세트의 컨덕터 라인들 및 제2 세트의 컨덕터 라인들은 각각 전자 디바이스의 전력 분배 그리드를 형성하기 위하여 인접 금속화 층들에 내장된다. 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인은 각각 그리드 체크 회로에서 전압차를 형성하기 위하여 동일한 인접 금속화 층들에 내장된다.
제1 세트의 컨덕터 라인들은 서로 접속되고 하나의 금속화 층에 수직으로 분포된다. 제2 세트의 컨덕터 라인들은 서로 접속되고 다른 금속화층에 가로로 분포된다. 제1 그리드 체크 라인은 서로 접속되고 하나의 금속화 층에 수직으로 분포되는 다수의 제1 그리드 체크 라인들을 포함하며, 제2 그리드 체크 라인은 서로 접속되고 다른 금속화 층에 가로로 분포되는 다수의 제2 그리드 체크 라인들을 포함한다.
본 발명의 다른 실시예는 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시이다. 메시는 하나의 층에서 병렬 라인들을 형성하는 하나의 층에 배치된 제1 세트의 컨덕터들 및 다른 층에서 병렬 라인들을 형성하는 상기 다른 층에 배치된 제2 세트의 컨덕터들을 포함한다. 제1 세트의 컨덕터들은 제1 전압 기준치를 제공하도록 구성되고, 제2 세트의 컨덕터들은 제2 전압 기준치를 제공하도록 구성된다. 적어도 하나의 그리드 체크 회로가 제1 전압 기준치 및 제2 전압 기준치 중 적어도 하나의 존재 및/또는 부재를 모니터링하기 위한, 제1 세트의 컨덕터들 및 제2 세트의 컨덕터들에 연결된다. 하나의 층의 병렬 라인들 및 다른 층의 병렬 라인들은 서로 실질적으로 수직하다.
다층 전자 디바이스는 전자 디바이스에 전위차를 제공하기 위한 제1 세트의 전력 라인들 및 제2 세트의 전력 라인들을 포함한다. 제1 세트의 전력 라인들 및 제2 세트의 전력 라인들은 제1 세트의 컨덕터들 및 제2 세트의 컨덕터들과 상이하다. 제1 세트의 전력 라인들은 전자 디바이스에 포지티브(positive) 전압 기준치를 제공하고, 제1 세트의 컨덕터들은 접지 전압 기준치를 제공한다. 제1 세트의 전력 라인들은 상기 하나의 층의 상기 제1 세트의 컨덕터들과 인터리빙된다. 제2 세트의 전력 라인들은 전자 디바이스에 접지 전압 기준치를 제공하고, 제2 세트의 컨덕터들은 포지티브 전압 기준치를 제공한다. 제2 세트의 전력 라인들은 다른 층의 제2 세트의 컨덕터들과 인터리빙된다.
본 발명의 또 다른 실시예는 다층 전자 디바이스의 완전성 모니터링을 위한 방법이다. 방법은 (a) 전자 디바이스의 하나의 컨덕팅 층에 의하여 제1 전위 기준치를 분배하는 단계; (b) 전자 디바이스의 다른 컨덕팅 층에 의하여 제2 전위 기준치를 분배하는 단계; (c) 하나의 컨덕팅 층의 제1 전위 기준치와 상이한 제1 전압 기준치를 분배하는 단계; (d) 다른 컨덕팅 층의 제2 전위 기준치와 상이한 제2 전압 기준치를 분배하는 단계; 및 (e) 다층 전자 디바이스의 완전성을 결정하기 위하여 제1 전압 기준치 및 제2 전압 기준치의 분배를 주기적으로 모니터링하는 단계를 포함한다.
전술한 내용은 일반적인 설명이며, 하기의 상세한 설명은 예시적인 것으로서, 본 발명을 제한하기 위한 것이 아님을 이해할 수 있을 것이다.
본 발명은 첨부된 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 잘 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 다층 디바이스의 완전성을 모니터링하기 위한 그리드 체크 회로들을 공급하는 컨덕터 라인들의 메시를 포함하는 다층 디바이스이다.
도 2a, 2b 및 2c는 본 발명의 일 실시예에 따른, 도 1의 다층 디바이스의 전력 분배 라인들과 인터리빙되는 컨덕터 라인들의 확대도이다.
도 3a 및 3b는 그리드 체크 회로들의 예시적인 실시예들이다.
도 3c는 그리드 체크 회로들로부터의 상태 출력들을 수집하기 위한 폴트(fault) 수집기 모듈의 예시적인 실시예이다.
도 3d는 그리드 체크 회로들을 제어하기 위한 상태 머신의 예시적인 실시예이다.
도 4는 본 발명의 일 실시예에 따른 그리드 체크 회로의 개략도이다.
도 5a-5g는 본 발명의 일 실시예에 따른, 도 4의 그리드 체크 회로의 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 그리드 체크 회로이다.
도 7a-7j는 본 발명의 일 실시예에 따른, 신호들이 유효할 때의 도 6의 그리드 체크 회로의 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도이다.
도 8a-8j는 SDD 신호가 1-레벨에서 고정될 때, 도 6의 그리드 체크 회로의 다양한 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도들이다.
도 9a-9j는 SDD 신호가 0-레벨에서 고정될 때, 도 6의 그리드 체크 회로의 다양한 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도들이다.
도 lOa-lOj는 SSS 신호가 1-레벨에서 고정될 때, 도 6의 그리드 체크 회로의 다양한 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도들이다.
도 lla-llj SSS 신호가 0-레벨에서 고정될 때, 도 6의 그리드 체크 회로의 다양한 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도들이다.
도 2a, 2b 및 2c는 본 발명의 일 실시예에 따른, 도 1의 다층 디바이스의 전력 분배 라인들과 인터리빙되는 컨덕터 라인들의 확대도이다.
도 3a 및 3b는 그리드 체크 회로들의 예시적인 실시예들이다.
도 3c는 그리드 체크 회로들로부터의 상태 출력들을 수집하기 위한 폴트(fault) 수집기 모듈의 예시적인 실시예이다.
도 3d는 그리드 체크 회로들을 제어하기 위한 상태 머신의 예시적인 실시예이다.
도 4는 본 발명의 일 실시예에 따른 그리드 체크 회로의 개략도이다.
도 5a-5g는 본 발명의 일 실시예에 따른, 도 4의 그리드 체크 회로의 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 그리드 체크 회로이다.
도 7a-7j는 본 발명의 일 실시예에 따른, 신호들이 유효할 때의 도 6의 그리드 체크 회로의 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도이다.
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도 lla-llj SSS 신호가 0-레벨에서 고정될 때, 도 6의 그리드 체크 회로의 다양한 신호들 사이에서의 타이밍 관계들을 보여주는 타이밍도들이다.
본 발명은 일 실시예로서, 집적 회로의 상부 2개 금속층들을 이용한다. 가장 높은 성능 서브-미크론 프로세스들은 7-8 금속층들을 이용하며, 상부 2개 층들은 통상적으로 전력 분배, 클럭 분배 및 어셈블리를 위해 사용된다. 설명되는 바와 같이, 본 발명은 상부 2개 금속층들 내에서 각각의 층에서 병렬로 전력 그리드로 전달하는 그리드 체크 라인을 혼합한다. 그리드 체크 라인들은 다이 근처의 다양한 위치들에 배치되는 그리드 체크 회로들에 의하여 자극되고(stimulate) 감지되며, 바람직하게는 금속층들을 덮어씌움으로써(overlay) 차단되도록 구성된다. 또한 설명되는 바와 같이, 그리드 체크 회로들은 그들을 감지할 뿐 아니라, 그리드 체크 라인들을 자극하도록 구성된다. 이것은 그리드가 능동 송신/수신 능력으로 다이 주변에 다수의 위치들로부터 확인되는 것을 허용한다.
이제 도 1을 참조하여, 일반적으로 10으로 지시되는 다층 디바이스가 보여진다. 개시된 바와 같이, 다층 디바이스(10)는 11a, l1b, l1c 및 11d로 지시되는 4개의 그리드 체크 회로들을 포함한다. 그리드 체크 회로들은 디바이스상에 다수의 위치들에 배치될 수 있다. 다층 디바이스(10)상에 4개보다 많은 또는 4개 미만의 그리드 체크 회로들이 존재할 수 있으며, 그리드 체크 회로들은 도 1에 개시된 코너 위치들과 다른 위치들에 존재할 수도 있다.
일반적으로 12로 지시되는 폴트 수집기들은 각각의 개별적인 그리드 체크 회로에 의하여 주기적으로 수행되는 테스트들의 결과들을 수집하기 위하여 디바이스상에 위치된다. 도 1에 개시되는 바와 같이, 4개의 폴트 수집기들(12)이 다층 디바이스(10)의 중앙 영역에 위치된다.
통상적으로 상부 2개 금속층들의 종래의 전력 분배 그리드는 VSS 컨덕터 라인들(13)에 의하여 분배되는 VSS 전위 기준치(일반적으로 접지 기준치) 및 VDD 컨덕터 라인들(14)에 의하여 분배되는 VDD 전위 기준치를 포함한다. 예시적인 실시예에서, VDD 컨덕터 라인들(14) 및 VSS 컨덕터 라인들(13)은 서로에 대하여 직교하도록 지향된다. 또한, 도 2a, 2b 및 2c에 개시되는 바와 같이, VDD 컨덕터 라인들은 절연 산화물층(20)(도 2b 및 2c에 개시되는)에 배치되며, VDD 컨덕터 라인들(14)은 VSS 컨덕터 라인들(13) 위에 금속층이다.
VDD 컨덕터 라인들(14) 사이에 그리드 체크 라인들 SSS(16)이 인터리빙되고, VSS 컨덕터 라인들(13) 사이에 그리드 체크 라인들 SDD(15)이 인터리빙된다. 도 2a, 2b 및 2c에 개시되는 바와 같이, 그리드 체크 라인들 SSS(16)이 VDD 컨덕터 라인들(14)과 동일한 금속층에 배치된다. 유사하게, 그리드 체크 라인들 SDD(15)은 VSS 컨덕터 라인들(13)과 동일한 금속층에 배치된다. 이러한 방식으로, 그리드 체크 라인들 SSS(16) 및 SDD(15)이 서로 직교하게 지향되며, 하나의 층이 다른 층 위에 있도록 2개의 인접 금속층들에 배치된다.
도 1에 개시되고 추후에 상세히 설명되는 바와 같이, 그리드 체크 라인들 SSS(16) 및 SDD(15)은 각각의 그리드 체크 회로(11a, 11b, 11c 및 11d)에 2개의 개별적인 전압 기준치들을 제공한다.
도 1의 설명을 참조하면, 예시로서, 얇은 컨덕터 라인들(17a, 17b 및 17c)이 개시된다. 컨덕터 라인들(17a, 17b 및 17c)은 각각의 그리드 체크 회로(11a, 11b, 11c 및 11d)로 2개의 개별적인 입력 제어 신호들을 제공한다. 컨덕터 라인(17c)은 각각의 그리드 체크 회로(11a, 11b, 11c 및 11d)로부터의 출력 제어 신호를 제공한다. 명료성을 위하여 도 1에 단 2개의 입력 제어 신호들 및 하나의 출력 제어 신호가 개시된다는 것을 이해할 수 있을 것이다. 추후에 설명되는 바와 같이, 둘 이상의 입력 제어 신호들이 각각의 그리드 체크 회로에 제공될 수 있다. 최종적으로, 컨덕터 라인들(17c)상에 위치되는 각각의 출력 제어 신호는 실시예로서, 다층 디바이스(10)의 중앙에 폴트 수집기들(12)에 존재하는 폴트 수집기로 라우팅된다.
도 2b 및 2c에 개시되는 바와 같이, VSS 컨덕터 라인들(13) 및 VDD 컨덕터 라인들(14) 뿐 아니라 그리드 체크 라인들 SSS(16) 및 SDD(15)은 일반적으로 20으로 지시되는 절연 산화물층에 의하여 각각 서로로부터 전기적으로 절연된다.
다음으로 도 3a 및 3b를 참조하여, 각각 일반적으로 30 및 32로 지시되는 그리드 체크 회로들의 2개의 예시적인 실시예들이 개시된다. 그리드 체크 회로(30)는 3개의 입력 제어 신호들, 즉, 센스그리드(sensegrid), 체크클럭(checkclock) 및 탬퍼체크(tampercheck)를 포함한다. 그리드 체크 회로들(11a, 11b, 11c 및 11d)(예를 들어, 도 1)이 동일한 입력 제어 신호들을 수신하기 때문에, 도 3a에 개시된 그리드 체크 회로는 다층 디바이스(10)상에 다음 그리드 체크 회로 쪽으로 계속해서 나아가는 동일한 3개 입력 신호들을 기능적으로 도시한다(이것은 도 3a에 점선으로 개시된다).
또한 도 3a에 각각의 층과 연관된 그리드 체크 라인들, 즉, 그리드 체크 라인들 SDD 및 SSS이 보여지며, 이는 각각 + 로직 "1" 전압 기준치 및 로직 "0" 전압 기준치로서 제공된다. 그리드 체크 회로(30)가 2개의 그리드 체크 라인들 SDD 및 SSS의 완전성이 변경되지(tamper) 않았다고 결정하면(추후에 설명되는 바와 같이), 그리드 체크 회로(30)는 폴트 수집기들(12)(예를 들어)로 gridok 신호를 제공한다.
그리드 체크 회로(30)와 유사한 그리드 체크 회로(32)가 도 3b에 도시된다. 추후에 설명되는 바와 같이, 그리드 체크 회로(32)는 그리드 체크 회로(30)에 의하여 제공되는 전력 체크보다 더욱 포괄적인(comprehensive) 그리드 전력 체크를 제공한다. 이것은 센스그리드 1, 2, 3 및 4로 지정되는 4개의 상이한 센스그리드 신호들을 제공함으로써 수행된다. 따라서, 그리드 체크 회로(32)는 3개 입력 제어 라인들만을 갖는 그리드 체크 회로(30)와 비교하여 도 3b에 개시된 바와 같이 6개 입력 제어 라인들을 포함한다. 2개 예시적인 회로들 모두는 전력 입력 신호들로서 그리드 체크 라인들 SDD 및 SSS를 포함한다. 2개 예시적인 회로들 모두는 또한 gridok 신호를 포함하며, 이는 그리드 체크 회로들에 의하여 수행되는 완전성 체크들에 기초하여 폴트 수집기들로 상태 출력을 제공한다.
다음으로 도 3c를 참조하여, 일반적으로 33으로서 지정되는 폴트 수집기들이 개시된다. 개시된 바와 같이, 폴트 수집기들(33)은 N개의 폴트 수집기모듈들(34a, 34b, ..., 및 34n)을 포함한다. 다층 디바이스(10)상에 제공되는 모든 그리드 체크 회로에 대한 2개의 폴트 수집기 모듈들이 존재하는 것이 바람직하다(도 1은 예를 들어, 4개의 그리드 체크 회로들(11a, l1b, l1c 및 l1d)을 개시한다). 따라서, N-폴트 수집기 모듈들(34a-n)에 제공되는 N-그리드 체크 회로들에 대응하는 N-gridok 입력 신호들이 존재한다. 도 3c는 N개의 개별적인 폴트 수집기 모듈들을 개시하나, 단일 모듈이 다층 디바이스(10)상에 각각의 그리드 체크 회로로부터 제공되는 상태 출력 신호들을 수집하도록 구성될 수 있음을 인지할 수 있을 것이다.
도 3d는 다층 디바이스상의 각각의 그리드 체크 회로에 입력 제어 신호들(센스그리드 1-4, 체크클럭 및 탬퍼체크)을 제공하기 위한, 35로서 지정되는 예시적인 상태 머신을 개시한다. 도시되는 바와 같이, 상태 머신(35)은 그리드 체크 라인들 SDD 및 SSS에 + 로직 "1" 전압 기준치 및 로직 "0" 전압 기준치를 제공하며, 이는 각각의 그리드 체크 회로로 송신된다.
본 발명은 상이한 타입의 그리드 체크 회로들을 포함할 수 있다. 예시적인 그리드 체크 회로들이 도 4 및 6에 개시된다. 이러한 회로들의 동작이 이제 설명될 것이다.
먼저 도 4를 참조하여, 그리드 체크 회로(40)는 2개의 그리드 체크 라인들 SDD 및 SSS를 포함한다. SDD 및 SSS 라인들은 신호 센스그리드에 의하여 제어되며, 이는 2개의 3-상태(tristate) 드라이버들(41a 및 41b)이 SDD를 하이(high)로 그리고 SSS를 로우(low)로 구동시키는 것을 가능하게 한다. SDD 및 SSS 라인들상의 용량성 부하들은 매우 높으며, 그 결과, SDD 및 SSS 기준 전압들의 천이(transition) 시간들은 길다. 이것은 도 5a-5c의 타이밍도에 도시된다.
수신 인버터들(42a 및 42b)은 SDD 및 SSS 기준 전압들의 천이들 동안에 높은 전류 조건을 야기하는 크로우-바(crow-bar) 전류에 대한 임의의 가능성을 방지하기 위한 슈미트 트리거(Schmitt trigger)들이다. 일단 안정화되면, 플립-플롭(45)에 대한 입력, 즉, NorOut는 도 5d 및 5e에 도시되는 바와 같이, 탬퍼체크 신호에 의하여 제어된다.
탬퍼체크 신호는 또한 NAND 게이트(43)를 인에이블시킨다. SDD가 1-기준이고, SSS가 0-기준라면, NOR 게이트(44)는 SSS 및 SDD 기준 신호들이 그들의 정확한 상태들에 있음을 지시하는 출력 신호로서 1-기준치를 제공한다. 타이밍은 도 5d 및 5e에 개시된다.
체크클럭 신호가 D-플립-플롭(DFF)(45)의 D-단자로 입력되는 NorOut의 값을 래칭시키는데 사용된다. DFF의 출력, 즉, gridok 신호는 폴트 수집기들(도 3c)로 송신된다. 도 5f 및 5g의 타이밍도들에 도시되는 바와 같이, 탬퍼체크 신호의 디스에이블에 후속하여 DFF(45)가 자체적으로 클리어된다(clear). gridok 신호는 NorOut의 천이에 후속하여 0-기준으로 리턴된다(도 5d).
그리드 체크 회로(40)의 동작에 대한 설명을 완료하고, 도 5b 및 5c의 음영 부분들은 1-레벨로의 센스그리드 신호 천이 이전에, 비-활성 상태들에 있는 3-상태 드라이버들(41a 및 41b)로 인하여, 부동 상태(floating state)에 있는 SSS 및 SDD 기준 신호들을 나타낸다. SSS 및 SDD 기준 신호들의 천이 시간들은 100-200 nsec만큼 길 수 있다.
따라서, 칩(또는 회로 보드)의 표면을 통해 전달하고 컨덕터 라인들 VSS 및 VDD과 인터리빙되는 그리드 체크 라인들 SDD 및 SSS의 아키텍쳐는 각각 그리드(또는 메시)의 완전성이 본 발명에 의한 회로 제어하에서 능동적으로 체크되도록 허용한다. 디바이스(예를 들어, 10)가 전력-다운되고, 이온-밀링된다면, 그리드 체크 라인들 중 하나의 절단 또는 단락의 가능성이 상당히 높다. 또한, 센스그리드 제어 신호들의 독립적인 활성화 가능성은 나머지 회로들(예를 들어, 도 1의 그리드 체크 회로들(11a, l1b, l1c 및 11d)이 그들이 정확한 극성들을 갖는 것을 검증하기 위하여 SSS 및 SDD 기준 라인들을 검사하는 동안, 테스트 시퀀스를 생성하는 하나의 테스트 회로(예를 들어, 도 3d의 상태 머신(35))를 갖는 칩/다이 양단에 체크들(또는 검증들)이 실행되도록 허용한다.
임의의 이온-밀링 동작 및 금속 증착 동작 동안에, 표면 양단의 스퍼터링 및 이온-빌링이 명시되지 않는다는 SSS 및 SDD 기준 전위들에 대한 정확한 극성들을 할당하는 장점이 더해진다. 그 결과, 금속 증착 동작 동안에 SSS 또는 SDD 라인들 중 하나와 대응하는 인접 전력 공급 라인들 VDD 또는 VSS 사이에 전압 단락이 생성될 수 있는 가능성이 높다. SSS 및 SDD 기준 전위들을 정확하게 선택함으로써, 본 발명은 인접 전력 공급 라인에 대한 전압 단락을 검출하는데 효과적이다.
보다 포괄적인 그리드 체크 회로가 도 6에 의하여 예시된다. 그리드 체크 회로(60)는 SSS 및 SDD 그리드 체크 라인들상에 하이 및 로우 극성들 모두에 대해 개별적으로 체크할 수 있다. 하이 및 로우 극성들 모두를 체크함으로써, 그리드 체크 라인이 하이 또는 로우 기준 전위에서 고정되지 않는다는 더 높은 레벨의 자신감이 달성될 수 있다.
이제 도 6을 참조하여, 그리드 체크 회로(60)는 4개의 개별적인 3 상태 드라이버들(61a, 61b, 61c 및 61d)을 포함한다. 이러한 3 상태 드라이버들은 센스그리드 1, 센스그리드 2, 센스그리드 3 및 센스그리드 4 제어 신호들 중 하나에 의하여 제어된다. SSS 및 SDD 그리드 체크 라인들을 부동시키는(float) 능력은 도 4에 개시된 회로에 의하여 수행되는 테스트와 유사한, 점-대-점(point-to-point) 테스팅을 허용한다.
도 4에 개시된 엘리먼트들과 유사하게, 인버터들(62a and 62b)은 SSS 기준치를 NAND 게이트(63)에 대한 입력 신호로서, 그리고 SDD 기준치를 NOR 게이트(64)에 대한 입력으로서 각각 인에이블시키는, 슈미트 트리거들이다. NorOut 신호는 NOR 게이트(64)에 의하여 DFF(65)로 제공된다.
그리드 체크 회로(60)는 도 7a-7j에 대한 참조에 의하여 설명된다. 3 상태 드라이버들(61a, 61b, 61c 및 61d)의 기동(activation)은 도 7a, 7b, 7c 및 7d에 각각 개시되는 센스그리드 1, 센스그리드 2, 센스그리드 3 및 센스그리드 4의 1-레벨 동안에 실행된다. 센스그리드 1 및 센스그리드 2는 동일한 시간 동안에 1-레벨(ON-상태)를 점유하지 않을 수 있다. 유사한 제약은 센스그리드 3 및 센스그리드 4가 동시에 1-레벨(ON-상태)을 점유하지 않을 수 있다는 것이다.
SDD 기준 신호는 먼저 도 7e에 도시된 바와 같이, 0-레벨로, 다음으로는 1-레벨로, 그후 0-레벨로 위치된다. 센스그리드 3 및 센스그리드 4는 도 7c, 7d 및 7e에 도시된 바와 같이, SDD 기준 신호를 활성화시킨다는 것을 상기해보기 바란다. 유사한 방식으로, SSS 기준 신호는 먼저 도 7f에 도시된 바와 같이, 1-레벨로, 다음으로는 0-레벨로, 그후 1-레벨로 위치된다. 센스그리드 1 및 센스그리드 2는 도 7a, 7b 및 7f에 도시된 바와 같이, SSS 기준 신호를 활성화시킨다는 것을 상기해보기 바란다.
SDD 신호들 모두가 1-레벨에 있고, SSS 신호가 0-레벨에 있을 때, NOR 게이트(64)는 도 7e, 7f 및 7g에 도시된 바와 같이 타이밍되는 NorOut 신호의 1-레벨 출력을 제공한다.
탬퍼체크 및 체크클럭 제어 신호들이 각각 도 7h 및 7i에 도시된다. 탬퍼체크 신호는 NAND 게이트(63) 및 DFF(65)를 인에이블시킨다. 탬퍼체크 신호의 ON-상태 동안, 도 7i에 도시된 바와 같이, DFF는 3개 펄스들에 의하여 클록킹된다. 제1 펄스는 NorOut 신호가 OFF-상태(0-레벨)에 있음을 검증한다. 제2 펄스는 NorOut 신호가 ON-상태(1-레벨)에 있음을 검증한다. 제3 펄스는 NorOut 신호가 OFF-상태로 다시 천이되었음을 검증한다.
도 7g 및 7i에 개시된 바와 같이, NorOut 신호와 체크클럭 신호 사이에 타이밍 관계가 정확하다면, 도 7j에 도시된 바와 같은 ON-상태를 갖는 성공적인(에러 없는) gridok 신호가 폴트 수집기들로 제공된다.
다음으로 도 8a-8j, 도 9a-9j, 도 lOa-lOj 및 도 1la-llj를 참조하면, 다양한 에러 조건들에 대한 도 6의 그리드 체크 회로(60)에 의하여 생성되는 파형들이 도시된다. 도 8, 9, 10 및 11에 도시된 타이밍 관계들은 도 7에 도시된 타이밍 고나계들과 유사함을 인지할 수 있을 것이다. 그러나, (1) SDD 기준 신호가 1-레벨에서 고정되는 도 8e; (2) SDD 기준 신호가 0-레벨에서 고정되는 도 9e; (3) SSS 기준 신호가 1-레벨에서 고정되는 도 10f; (4) SSS 기준 신호가 0-레벨에서 고정되는 도 11f에서 차이들이 발생한다.
도 8e에서, SDD 기준 신호는 1-레벨에서 고정된다. 그 결과, 도 8g에서 NorOut이 조기에(eariler) 천이한다. 또한, 도 8j에 도시되는 바와 같이, gridok 신호는 조기에 천이한다. 따라서, 1-레벨에서 고정되는 SDD 기준 신호는 폴트 수집기들에 의하여 검출가능하다.
도 9e에서, SDD 기준치는 0-레벨에서 고정된다. 그 결과, NorOut은 도 9g에 도시된 바와 같이 전혀 천이하지 않는다. 또한, gridok 신호는 도 9j에 도시된 바와 같이 전혀 천이하지 않는다. 따라서, 0-레벨에서 고정된 SDD 기준 신호는 폴트 수집기들에 의하여 검출가능하다.
도 10f에서, SSS 기준 신호는 1-레벨에서 고정된다. 그 결과, NorOut은 도 10g에 도시된 바와 같이 전혀 천이하지 않는다. 또한, gridok 신호는 도 10j에 도시된 바와 같이 전혀 천이하지 않는다. 따라서, 1-레벨에 고정된 SSS 기준 신호는 폴트 수집기들에 의하여 검출가능하다.
도 11f에서, SSS 기준치는 0-레벨에 고정된다. 그 결과, NorOut은 도 11g에 도시된 바와 같이 OFF-상태로 추후에 천이한다. 또한, gridok 신호는 도 11j에 도시된 바와 같이 OFF-상태로 천이하지 않는다. 따라서, 0-레벨에서 고정되는 SSS 기준 신호는 폴트 수집기들에 의하여 검출가능하다.
3개의 개별 회로들로서 도시되었으나, (1) 그리드 체크 회로; (2) 폴트 수집기 모듈; 및 (3) 상태 머신(또는 제어기)는 하나의 회로 또는 2개의 회로들로 통합될 수 있으며, 금속화 층들과 상이한 층(들)상에 위치될 수 있다는 것을 인지할 수 있을 것이다.
또한 본 발명은 상태 머신(또는 제어기)을 통해 그리드 체크 회로들을 주기적으로 인에이블/디스에이블함으로써 다층의 완전성을 검증하는 것을 고려함을 이해할 수 있을 것이다. 따라서, 권한이 없는 사용자에 의한 임의의 변경(tampering)이 계속해서 모니터링될 수 있다. 예를 들어, 한번의 완전성 체크가 매초 단위만큼 자주, 또는 한시간 단위만큼 드물게 수행될 수 있다. 완전성 체크는 또한 전자 디바이스의 부트-업(전력-온) 동안에 수행될 수 있다.
그리드 체크 회로는 자신의 제조 프로세스에서 다수의 금속화층들을 이용하는 임의의 집적 회로(IC)에 대하여 이용될 수 있다. 애플리케이션에 관하여, 그리드 체크 회로는 실리콘 기판 또는 미세한 리소그래피 기판 물질들에 좌우되는 새로운 고밀도 패키징 형태로 사용될 수 있다. 전력 분배는 이러한 패키지들 내에 특정 평면들에 할당될 수 있으며, 특별한 온 보드(on board) 센서/테스트 회로들는 심지어 실리콘 칩의 표면을 공격하기 위한 임의의 시도가 이루어지기 이전에, 패키지 자신에 대한 임의의 침해를 체크함으로써 패키지의 완전성 또는 건강(health)을 모니터링할 수 있다. 온-칩(on-chip) 금속화 평면들을 이용하는 장점은 후 제작 코팅들 또는 다른 보호 기계적 수단과 연관된 추가 처리 단계들로 인하여 추가적인 제작 및 산출 비용들에 대한 필요성을 감소시킨다.
본 발명은 특정 실시예들을 참조로 하여 개시되고 설명되나, 본 발명은 개시된 설명으로 제한되도록 의도되지 않는다. 대신에, 본 발명의 범위를 벗어나지 않고 청구항의 동등물들의 범위 내에서 상세한 설명에 대한 다양한 변경들이 이루어질 수 있을 것이다.
Claims (20)
- 전자 디바이스의 완전성(integrity) 모니터링을 위한 보호 회로로서,
각각 상기 전자 디바이스에 대한 제1 전위 기준치를 분배하는, 제1 세트의 컨덕터 라인들 사이에 인터리빙된(interleaved) 제1 그리드 체크 라인;
각각 상기 전자 디바이스에 대한 제2 전위 기준치를 분배하는, 제2 세트의 컨덕터 라인들 사이에 인터리빙된 제2 그리드 체크 라인; 및
상기 제1 그리드 체크 라인과 상기 제2 그리드 체크 라인에 연결되는 그리드 체크 회로
를 포함하며, 상기 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인은 상기 전자 디바이스의 완전성을 모니터링하기 위한 상기 그리드 체크 회로에 대한 제1 전압 기준치 및 제2 전압 기준치를 각각 제공하도록 구성되는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 제1 전위 기준치 및 상기 제2 전위 기준치는 각각 VDD 및 VSS이고,
상기 제1 전압 기준치 및 상기 제2 전압 기준치는 각각 SSS 및 SDD이며,
상기 VDD 전위 기준치는 상기 SDD 전압 기준치와 실질적으로 유사하고, 상기 VSS 전위 기준치는 상기 SSS 전압 기준치와 실질적으로 유사한, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 전자 디바이스는 다층(multi-layered) 디바이스이고,
상기 제1 그리드 체크 라인 및 상기 제1 세트의 컨덕터 라인들은 상기 다층 디바이스의 하나의 단일 층에 배치되며,
상기 제2 그리드 체크 라인 및 상기 제2 세트의 컨덕터 라인들은 상기 다층 디바이스의 다른 단일 층에 배치되는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 전자 디바이스는 금속화 층들을 포함하고,
상기 제1 세트의 컨덕터 라인들 및 상기 제2 세트의 컨덕터 라인들은 각각 상기 전자 디바이스의 전력 분배 그리드를 형성하기 위하여 인접 금속화 층들에 내장되며,
상기 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인은 각각 상기 그리드 체크 회로에서 전압차를 형성하기 위하여 동일한 인접 금속화 층들에 내장되는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 전자 디바이스는 금속화 층들을 포함하고,
상기 제1 세트의 컨덕터 라인들은 서로 접속되고 하나의 금속화 층에 세로로 분포되며,
상기 제2 세트의 컨덕터 라인들은 서로 접속되고 다른 금속화층에 가로로 분포되며,
상기 제1 그리드 체크 라인은 서로 접속되어 상기 하나의 금속화 층에 세로로 분포되는 다수의 제1 그리드 체크 라인들을 포함하며, 상기 제2 그리드 체크 라인은 서로 접속되어 상기 다른 금속화 층에 가로로 분포되는 다수의 제2 그리드 체크 라인들을 포함하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 제1 그리드 체크 라인은 서로 접속된 다수의 제1 그리드 체크 라인들을 포함하고,
상기 제2 그리드 체크 라인은 서로 연결된 다수의 제2 그리드 체크 라인들을 포함하며,
상기 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인은 라인들의 메시(mesh)를 형성하기 위하여 서로 직교하도록 지향되는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 그리드 체크 회로는 상기 전자 소자의 상이한 부분들에 배치되는 적어도 2개의 개별적인 그리드 체크 회로들을 포함하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 전자 디바이스의 완전성의 상태를 사용자에게 제공하기 위하여 상기 그리드 체크 회로에 연결되는 폴트 수집기(fault collector) 회로를 더 포함하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인상에 각각 상기 제1 전압 기준치 및 상기 제2 전압 기준치를 설정(place)하기 위한 상태 머신을 더 포함하며,
상기 그리드 체크 회로는 상기 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인상에 각각 상기 제1 전압 기준치 및 상기 제2 전압 기준치가 존재하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 제1 그리드 체크 라인 및 상기 제2 그리드 체크 라인상에 각각 상기 제1 및 제2 전압 기준치를 개별적으로 활성화 및 턴-오프시키기 위한 상태 머신을 더 포함하며,
상기 그리드 체크 회로는 상기 제1 전압 기준치가 상기 제1 그리드 체크 라인에 존재하고, 그 후 상기 제1 그리드 체크 라인으로부터 결여됨을 순차적으로 검증하고,
상기 그리드 체크 회로는 상기 제2 전압 기준치가 상기 제2 그리드 체크 라인상에 존재하고, 그 후 상기 제2 그리드 체크 라인으로부터 결여됨을 순차적으로 검증하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 전자 디바이스는 다수의 금속화 층들을 갖는 집적 회로(IC)를 포함하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 제1항에 있어서,
상기 전자 디바이스는 고밀도 패키지이며, 실리콘 기판을 포함하는, 전자 디바이스의 완전성 모니터링을 위한 보호 회로. - 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시로서,
하나의 층에서 병렬 라인들을 형성하는 상기 하나의 층에 배치된 제1 세트의 컨덕터들;
다른 층에서 병렬 라인들을 형성하는 상기 다른 층에 배치된 제2 세트의 컨덕터들 ― 상기 제1 세트의 컨덕터들은 제1 전압 기준치를 제공하도록 구성되고, 상기 제2 세트의 컨덕터들은 제2 전압 기준치를 제공하도록 구성됨 ― ; 및
상기 제1 전압 기준치 및 상기 제2 전압 기준치 중 적어도 하나의 존재 및/또는 부재를 모니터링하기 위한 적어도 하나의 그리드 체크 회로 ― 상기 그리드 체크 회로는 상기 제1 세트의 컨덕터들 및 상기 제2 세트의 컨덕터들에 연결됨 ―
를 포함하는, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 제13항에 있어서,
상기 하나의 층의 상기 병렬 라인들 및 상기 다른 층의 상기 병렬 라인들은 서로 실질적으로 수직인, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 제13항에 있어서,
상기 다층 전자 디바이스는 상기 전자 디바이스에 전위차를 제공하기 위한 제1 세트의 전력 라인들 및 제2 세트의 전력 라인들을 포함하며,
상기 제1 세트의 전력 라인들 및 상기 제2 세트의 전력 라인들은 상기 제1 세트의 컨덕터들 및 상기 제2 세트의 컨덕터들과 상이한, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 제15항에 있어서,
상기 제1 세트의 전력 라인들은 상기 전자 디바이스에 포지티브(positive) 전압 기준치를 제공하고,
상기 제1 세트의 컨덕터들은 접지 전압 기준치를 제공하며,
상기 제1 세트의 전력 라인들은 상기 하나의 층의 상기 제1 세트의 컨덕터들과 인터리빙되는, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 제16항에 있어서,
상기 제2 세트의 전력 라인들은 상기 전자 디바이스에 접지 전압 기준치를 제공하고,
상기 제2 세트의 컨덕터들은 포지티브 전압 기준치를 제공하며,
상기 제2 세트의 전력 라인들은 상기 다른 층의 상기 제2 세트의 컨덕터들과 인터리빙되는, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 제13항에 있어서,
상기 제1 전압 기준치 및 상기 제2 전압 기준치를 인에이블 및 디스에이블시키기 위한 제어기를 더 포함하며,
상기 제어기는 상기 적어도 하나의 그리드 체크 회로에 연결되고, 상기 적어도 하나의 그리드 체크 회로는 상기 제1 전압 기준치 및 상기 제2 전압 기준치의 인에이블 및/또는 디스에이블을 검출하도록 구성되는, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 제18항에 있어서,
상기 제어기는 상기 제1 전압 기준치 및 상기 제2 전압 기준치를 주기적으로 인에이블 및 디스에이블시키도록 구성되고,
상기 적어도 하나의 그리드 체크 회로는 상기 제1 전압 기준치 또는 상기 제2 전압 기준치의 인에이블 및/또는 디스에이블을 대응하여 주기적으로 검출하도록 구성되는, 다층 전자 디바이스에서 그리드를 형성하는 컨덕터들의 메시. - 다층 전자 디바이스의 완전성 모니터링을 위한 방법으로서,
(a) 상기 전자 디바이스의 하나의 컨덕팅 층에 의하여 제1 전위 기준치를 분배하는 단계;
(b) 상기 전자 디바이스의 다른 컨덕팅 층에 의하여 제2 전위 기준치를 분배하는 단계;
(c) 상기 하나의 컨덕팅 층의 상기 제1 전위 기준치와 상이한 제1 전압 기준치를 분배하는 단계;
(d) 상기 다른 컨덕팅 층의 상기 제2 전위 기준치와 상이한 제2 전압 기준치를 분배하는 단계; 및
(e) 상기 다층 전자 디바이스의 완전성을 결정하기 위하여 상기 제1 전압 기준치 및 상기 제2 전압 기준치의 분배를 주기적으로 모니터링하는 단계
를 포함하는, 다층 전자 디바이스의 완전성 모니터링을 위한 방법.
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