JP5462500B2

JP5462500B2 - 不揮発性メモリ装置

Info

Publication number: JP5462500B2
Application number: JP2009046908A
Authority: JP
Inventors: 正幸増川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-02-27
Filing date: 2009-02-27
Publication date: 2014-04-02
Anticipated expiration: 2029-02-27
Also published as: JP2010205786A

Description

この発明は不揮発性メモリ装置に関し、特に、窒化膜を電荷保持膜とする不揮発性メモリにおける多値メモリセルトランジスタの構造に関する。

従来の窒化膜を電荷保持膜とする不揮発性メモリの一例として、断面図を図１に示す。図１に示す構造を有する不揮発性メモリの製造に際しては、まず、公知の技術によりシリコン基板１０８上にコントロールゲート１０５を形成する。その後、マスク酸化膜１０６、窒化膜１１０を基板１０８上、及びコントロールゲート１０５の側壁に形成する。次に、コントロールゲート１０５の横に窒化膜１０９を公知の技術によりサイドウォール状に形成する（以後、「ＳＷ膜」と言う。）。

上記構造では、コントロールゲート１０５とＳＷ膜１０９との間にマスク酸化膜１０６と窒化膜１１０が存在する構造となる。また、コンタクトプラグ１１２は公知の技術であるＳＡＣ構造を用いて形成される。その他、図１において、シリコン基板１０８には拡散層１０１が形成されている。コントロールゲート１０５とシリコン基板１０８との間にはゲート酸化膜１０７が形成されている。コンタクトプラグ１１２の上部にはメタル接続コンタクト１１３が形成され、更に、メタル接続コンタクト１１３にはビットラインメタル１１４が接続されている。

窒化膜１１０の中で電荷が蓄積される場所はコントロールゲート１０５の両側の部分である電荷蓄積領域１０３，１０４であり、ひとつのコントロールゲート１０５によってこれら２ビットの書き込みを制御する。

図２は、図１に示した従来の不揮発性メモリの平面図である。素子分離のため公知の技術により形成されたＳＴＩ酸化膜１１５はライン状であり、ゲート電極１１６に対して直交する方向に形成される。コンタクトプラグ１１２は、ＳＴＩ酸化膜１１６を跨ぐように楕円形状で形成される。メタル接続コンタクト１１３は、楕円状のコンタクトプラグ１１２の中心に円形状にて形成される。メタル接続コンタクト１１３は、ＳＴＩ酸化膜１１６と平行に形成されるビットラインメタル１１４とコンタクトプラグ１１２とを接続する。

上記のように、従来のメモリセルトランジスタは１つのトランジスタにつき２ビットの情報を記憶する。しかしながら、メモリデバイスの大容量化、チップサイズ縮小に伴い、更なる多値化が求められている。

以下の特許文献には１つのメモリセルに４ビットの情報を記憶可能な不揮発性メモリ装置が開示されている。
特開２００７−２７３９０７号公報特開２００５−１１６６６７号公報

より多くの情報を１つのメモリセルに記憶可能とすることにより、チップサイズの縮小化を図ることが出来るが、更なる縮小化の要請が強く存在する。

本発明は上記のような状況に鑑みてなされたものであり、素子分離領域の形状の工夫によりチップサイズの更なる縮小化が可能な不揮発性メモリ装置を提供することを目的とする。

また、アクティブ領域とコントロールゲート電極との形状・配置の工夫により、１つのメモリセルに記憶できる情報量を増加可能な不揮発性メモリ装置を提供することを目的とする。

本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。そして、前記素子分離領域の平面形状を略菱形とすることを特徴としている。

好ましくは、前記ゲート電極は交差する２本のアクティブ領域の交差位置上に形成される。

更に好ましくは、前記ゲート電極が略四角柱状であり、当該四角柱の４側面に形成された前記窒化膜に電荷を蓄積可能な構成とする。これによって、１つのメモリセルに最低４ビットの情報を記録することが可能となる。
また、本発明に係る不揮発性メモリ装置は、半導体基板と、前記半導体基板上に形成された４つの側面を有する略四角柱状のゲート電極と、前記ゲート電極下の前記半導体基板の表面付近に形成されたチャネル領域に接して前記４つの側面近傍から四方に延在する４本のソース／ドレイン拡散層と、前記ゲート電極の４つの側面の各々に形成されると共に、電荷を蓄積して各々データを保持する４つの窒化膜と、前記半導体基板の前記４本のソース／ドレイン拡散層の間に各々形成された略菱形の平面形状を有する素子分離領域と、
を備え、前記４つのソース／ドレイン拡散層のいずれか３つのソース／ドレイン拡散層の各々から他の１つのソース／ドレイン拡散層へ流れる３つの電流値に基づいて、前記データが読み出されることを特徴としている。
好ましくは、前記３つの電流値が、前記３つのソースドレイン拡散層の各々から他の１つのソース／ドレイン拡散層に至る経路に応じて各々異なる。

上記のような構成の本発明によれば、素子分離領域の平面形状を略菱形としているため、例えば、正方形状の素子分離領域の場合と比べ、ゲート電極間の必要間隔を確保する際の素子分離領域の平面積が小さくなる。例えば、前記素子分離領域を構成する菱形の対角を６０度及び１２０度とした場合には、正方形型の素子分離形状に比べて面積を１３.４%縮小することができる。

また、ゲート電極を略四角柱状とし、当該四角柱の４側面に電荷を蓄積することにより、１つのメモリセルに最低４ビットの情報を記録することが可能となる。

更に、隣接する前記ゲート電極の間に形成されたコンタクトプラグを選択的に使用することによって、前記窒化膜に蓄積された電荷の読み出し経路を可変とした場合には、さらなるメモリデバイスの大容量化を図ることが可能となる。例えば、１つのビットに対して、３通りの読み出し方法が存在すれば、それぞれの電流値が異なることから、１ビットを見かけ上３ビットとして扱うことができる。よって、４値メモリセルは１２値メモリセルトランジスタとして動作させることができる。

図１は、従来の不揮発性メモリ（メモリセルトランジスタ）の構造を示す断面図である。図２は、図１に示す従来の不揮発性メモリ（メモリセルトランジスタ）の構造を示す平面図である。図３は、本発明の実施例に係る不揮発性メモリ（メモリセルトランジスタ）の構造を示す平面図である。図４は、図３のＡ−Ａ方向の断面図である。図５は、図３のＢ−Ｂ方向の断面図である。図６は、図３のＣ−Ｃ方向の断面図である。図７は、図３のメモリセルトランジスタの製造工程を示す断面図であり、図３のＢ−Ｂ方向に対応する。図８は、図３のメモリセルトランジスタの製造工程を示す断面図であり、図３のＢ−Ｂ方向に対応する。図９は、図３のメモリセルトランジスタの製造工程を示す断面図であり、図３のＣ−Ｃ方向に対応する。図１０は、図３のメモリセルトランジスタの製造工程を示す断面図であり、図３のＣ−Ｃ方向に対応する。図１１は、図３に示すメモリセルトランジスタの動作を説明するための説明図（平面図）である。図１１は、図３に示すメモリセルトランジスタの動作を説明するための概略説明図である。図１３は、図３に示すメモリセルトランジスタの動作を説明するための説明図であり、電流経路による実効ゲート長を示す。図１４は、図３に示すメモリセルトランジスタの動作を説明するための説明図であり、電流経路による実効ゲート長を示す。図１５は、図３に示すメモリセルトランジスタの動作を説明するための説明図であり、電流経路による実効ゲート長を示す。図１６は、図３に示すメモリセルトランジスタの動作を説明するための説明図であり、電流経路による実効ゲート長を示す。図１７は、本発明の作用を説明するための模式図である。

図３は、本発明の実施例に係る不揮発性メモリ（メモリセルトランジスタ）の構造を示す平面図である。図４〜図６は、各々図３のＡ−Ａ方向、Ｂ−Ｂ方向、Ｃ−Ｃ方向の断面図である。なお、図１及び図２と同一の構成要素には同一の参照符号を付している。本実施例の特徴の１つは、素子分離のためのＳＴＩ酸化膜の平面形状を菱形に形成することにある。

本実施例の不揮発性メモリにおいて、シリコン基板１０８上には四角柱状のコントロールゲート１１８が形成されている。シリコン基板１０８上及びコントロールゲート１１８の側壁には、マスク酸化膜１０６、窒化膜１１０が形成されている。更に、コントロールゲート１１８の横に窒化膜１０９がサイドウォール状に形成されている（以後、「ＳＷ膜」と言う。）。すなわち、コントロールゲート１１８とＳＷ膜１０９との間に、マスク酸化膜１０６と窒化膜１１０が存在する構造となる。

また、コンタクトプラグ１１２が２つのコントロールゲート１１８の間にＳＡＣ構造を用いて形成される。その他、図３において、シリコン基板１０８には拡散層１０１が形成されている。コントロールゲート１１８とシリコン基板１０８との間にはゲート酸化膜１０７が形成されている。コンタクトプラグ１１２の上部にはメタル接続コンタクト１１３が形成され、更に、メタル接続コンタクト１１３にはビットラインメタル１１４が接続されている。

ビットラインメタルは、２層構造となっており、ビットラインメタル１１４は従来通りメタル接続コンタクト１１３によってコンタクトプラグ１１２と接続されるが、ビットランメタル１１５はメタル接続コンタクト１１３を１層分上に引き上げることで、コンタクトプラグ１１２と接続される。なお、符号１１１は層間絶縁膜を示す。

窒化膜１１０の中で電荷が蓄積される場所はコントロールゲート１１８の両側の部分である電荷蓄積領域１０３、１０４である。ここで、図３に示すように、コントロールゲート１１８は四角柱状に形成されているため、電荷蓄積領域はコントロールゲート１１８の４側面に存在することになる。これによって一つのコントロールゲート１１８により４ビットの書き込みを制御可能となる。

図７（Ａ），（Ｂ）及び図８（Ｃ），（Ｄ）は、図３のメモリセルトランジスタの製造工程を示す断面図であり、図３のＢ−Ｂ方向に対応する。図９（Ａ），（Ｂ）及び図１０（Ｃ），（Ｄ）は、図３のメモリセルトランジスタの製造工程を示す断面図であり、図３のＣ−Ｃ方向に対応する。

まず、図７（Ａ）及び図９（Ａ）に示すように、公知の技術によりシリコン基板１０８表面付近に平面菱形のＳＴＩ素子分離領域１１６を形成した後、チャネル領域におけるイオン注入を行う。次に、シリコン基板１０８上にゲート酸化膜１０７を形成した後、当該ゲート酸化膜１０７上にコントロールゲート１１８を形成する。次に、エッチング処理によりコントロールゲート１１８を四角柱状に成形する。

次に、図７（Ｂ）及び図９（Ｂ）に示すように、コントロールゲート１１８の側面にマスク酸化膜１０６、窒化膜１１０を形成する。ここで、エッチング処理により、基板１０８上に形成された窒化膜１１０を取り除き、コトロールゲート１１８側面のみに残るようにする。

続いて、図８（Ｃ）及び図１０（Ｃ）に示すように、コントロールゲート１１８の横に窒化膜１０９を公知の技術によりサイドウォール状に形成する（以後、「ＳＷ膜」と言う。）。上記構造では、コントロールゲート１０５とＳＷ膜１０９との間にマスク酸化膜１０６と窒化膜１１０が存在する構造となる。次に、コンタクトプラグ（１１２）を公知の技術であるＳＡＣ構造を用いて形成される。

次に、半導体基板１０８の表面に拡散層（１０１，１０２）をイオン注入によって形成する。その後、フォトリソグラフィー工程及びエッチング工程により、ゲート電極配線層１１７をコントロールゲート電極１１８上に形成する。なお、コンタクトプラグ（１１２）の上部にはメタル接続コンタクト（１１３）が形成され、更に、メタル接続コンタクト（１１３）にはビットラインメタル（１１４）が接続される。

図１１及び図１２は、図３に示すメモリセルトランジスタの動作・機能を説明するための説明図（平面図）である。本実施例に係るメモリセルにおいて、任意の電圧条件により、電子注入を行う。本実施例においては、電荷蓄積膜は四角柱状のコントロールゲート電極側面に存在しており、四面の内どの面の電荷蓄積窒化膜に電子を注入するかによりバイアスを印加するビットラインが異なる。

図１１に示すように、四角柱状に形成されたコントロールゲート電極１１８のある一つの側面（図の右上）を側面１とし、時計回りに側面１〜４とする。また、コントロールゲート電極１１８を挟むように形成されたビットラインのうち、側面１、３に平行方向に形成されたビットラインをそれぞれビットラン１１４ａ，１１４ｂとする。

図１１の状態で、側面（１）にある電荷蓄積窒化膜に電子注入する場合には、ビットライン１１４ａをドレイン、ビットライン１１４ｂをソースとして電圧を印加する。また、側面（３）にある電荷蓄積窒化膜に電子注入する場合には、ビットライン１１４ａをソース、ビットライン１１４ｂをドレインとして電圧を印加する。

一方、側面（２）、（４）にある電荷蓄積窒化膜へ電子注入する場合には、２本のビットライン１１５ａ，１１５ｂを使用する。側面（２）にある電荷蓄積窒化膜に電子注入する場合には、ビットライン１１５ａをドレイン、ビットライン１１５ｂをソースとして電圧を印加する。また、側面（４）にある電荷蓄積窒化膜に電子注入する場合には、ビットライン１１５ａをソース、ビットライン１１５ｂをドレインとして電圧を印加する。

本実施例において、使用していない２本のビットラインは電子注入されない程度（ドレイン電圧の半分程度）の電圧を印加することで、隣接ビットへの電子誤注入を防止する。以上の動作により、図１２に示すように１６通りの書き込み状態を可能にすることができる。

本実施例の構造を用いることで、１つのメモリセルトランジスタに４ビット分のデータを保持することが可能となり、メモリセルデバイスの大容量化、チップサイズ縮小が可能となる。

図１３〜図１６は、図３に示すメモリセルトランジスタの動作を説明するための説明図であり、電流経路による実効ゲート長を示す。図１３において、ゲート電極１１８の右下側面に保持されたデータを呼び出す場合を例に採って説明する。本実施例の場合、３つの経路（図１４〜図１６）を採用することができる。

すなわち、１つ目の経路（１）は、図１４に示すように、コンタクトプラグ１１２ｄをドレイン端子とし、コンタクトプラグ１１２ｂをソース端子とするものである。経路（１）の場合、実効ゲート長が最も大きく、流れる電流値も大きくなる。

２つ目の経路（２）は、図１５に示すように、コンタクトプラグ１１２ａをドレイン端子とし、コンタクトプラグ１１２ｂをソース端子とするものである。経路（２）の場合、実効ゲート長が中間程度で、流れる電流値も中間程度となる。

３つ目の経路（３）は、図１６に示すように、コンタクトプラグ１１２ｃをドレイン端子とし、コンタクトプラグ１１２ｂをソース端子とするものである。経路（３）の場合、実効ゲート長が最も小さく、流れる電流値も小さくなる。

以上のように、本実施例によれば、アクティブ領域が交差し、その交差位置にゲート電極１１８が形成され、素子分離に用いられるＳＴＩ酸化膜の平面形状は菱形であることから、１ビットのデータを読み出すにも３通りの電流経路が存在することになる。このため、それぞれの電流経路によって実効ゲート長に差が存在する、これにより読み出す経路によって電流値に差が生じ、１ビットを見かけ上３ビットとして扱うことが可能となる。よって、４値メモリセルは１２値メモリセルトランジスタとして動作することができ、さらなるメモリデバイスの大容量化が見込める。

図１３は、本発明の作用を説明するための模式図である。本実施例においては、素子分離形状を鋭角６０°の菱形にすることで、同様に４側面を有する正方形型の素子分離形状に比べ、面積を１３.４％縮小することができる。すなわち、一辺が「２」の正方形の場合の面積は４であるのに対し、同様に一辺が「２」の正三角形を２つ連結した菱形の場合の面積は３．４６となる。

以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

１０３，１０４：電荷蓄積領域
１０８：シリコン基板
１１０：窒化膜
１０９：サイドウォール
１１６：ＳＴＩ素子分離領域
１１８：コントロールゲート電極

Claims

半導体基板と、
前記半導体基板上に形成された４つの側面を有する略四角柱状のゲート電極と、
前記ゲート電極下の前記半導体基板の表面付近に形成されたチャネル領域に接して前記４つの側面近傍から四方に延在する４本のソース／ドレイン拡散層と、
前記ゲート電極の４つの側面の各々に形成されると共に、電荷を蓄積して各々データを保持する４つの窒化膜と、
前記半導体基板の前記４本のソース／ドレイン拡散層の間に各々形成された略菱形の平面形状を有する素子分離領域と、を備え、
前記４つのソース／ドレイン拡散層のいずれか３つのソース／ドレイン拡散層の各々から他の１つのソース／ドレイン拡散層へ流れる３つの電流値に基づいて、前記データが読み出されることを特徴とする不揮発性メモリ装置。
前記３つの電流値が、前記３つのソースドレイン拡散層の各々から他の１つのソース／ドレイン拡散層に至る経路に応じて各々異なることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記素子分離領域を構成する菱形の対角が６０度及び１２０度であることを特徴とする請求項１又は２に記載の不揮発性メモリ装置。