KR20100041139A - 상변화 물질이 3개 이상의 병렬 구조를 가짐으로써, 하나의메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀 형성방법 - Google Patents

상변화 물질이 3개 이상의 병렬 구조를 가짐으로써, 하나의메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀 형성방법 Download PDF

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Abstract

하나의 메모리 셀에 2비트 이상의 데이터를 저장하기 위하여, 일 실시예에서는 싱글(Single) 컨택 플러그(CP) 상에 하부 전극(BEC)과 상변화 물질(GST)이 3개 이상 병렬 구조를 가지고, 3개 이상의 하부 전극(BEC)의 두께(S), 길이(L) 혹은 비저항(ρ)에 따라 셋(set) 저항을 달라함으로써, 1개의 리셋 저항(Rreset1)과 3개의 셋 저항(Rset1, Rset2, Rset3)의 차이로 인하여 셋 상태와 리셋 상태 이외의 정보를 저장할 수 있는 반도체 메모리 셀 형성방법에 관한 것이고, 다른 실시예에서는 싱글(Single) 하부 전극(BEC) 상에 상변화 물질(GST)이 3개 이상 병렬 구조를 가지고, 상변화 물질은 그 조성비 혹은 종류에 따라 셋(set) 저항값을 달리함으로써, 4개 이상의 저항 차이를 구현할 수 있는 메모리 셀의 형성방법에 관한 것이다.
반도체 메모리, 피램, 하부 전극, 상변화 물질, 리셋 저항

Description

상변화 물질이 3개 이상의 병렬 구조를 가짐으로써, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀 형성방법{Methods of manufacturing a multi-level cell for storing multiple bits data in one memory cell by using parallel structure of phase change material}
본 발명은 전류 혹은 전압에 따라 그 저항값이 변화되고, 전원을 차단하더라도 저장된 정보가 사라지지 않기 때문에 리프레쉬가 필요없는 비휘발성 메모리 소자에 관한 것으로, 특히 하부 전극(BEC) 혹은 상변화 물질(GST)이 3개 이상의 병렬 구조를 가짐으로써, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀 형성방법에 관한 것이다.
반도체 메모리 소자는 단위 면적당 메모리 셀의 수, 즉 집적도가 높아야 하며, 동작 속도가 빠르고 저전력에서 구동이 가능해야 하므로, 이에 관한 많은 연구가 진행되어 왔으며, 다양한 종류의 메모리 소자들이 개발되고 있다.
일반적으로 반도체 메모리 소자는 회로적으로 연결된 많은 메모리 셀들을 포함한다. 대표적인 반도체 메모리 소자인 DRAM(Dynamic Random Access Memory)의 경우, 단위 메모리 셀은 한 개의 스위치와 한 개의 커패시터로 구성되는 것이 일반 적이다. DRAM은 집적도가 높고 동작 속도가 빠른 이점이 있다. 그러나, 전원이 꺼진 후에는 저장된 데이타가 모두 소실되는 단점이 있다.
따라서, 전원을 차단하더라도 저장된 정보가 사라지지 않는 비휘발성 메모리 소자는 최근의 휴대용 개인 단말 기기의 수요 증대와 함께 비약적인 기술의 발전을 보이고 있다. 대표적인 비휘발성 메모리 소자인 플래쉬 메모리는 실리콘 공정을 기반으로 하는 저비용의 장점을 살려, 현재의 비휘발성 메모리 시장의 대부분을 점하고 있는 실정이다. 그러나, 플래쉬 메모리는 정보의 저장에 비교적 높은 전압을 사용해야 한다는 단점과 정보의 반복 저장 횟수가 제한된다는 단점이 있다. 그에 따라, 이를 극복하기 위한 차세대 비휘발성 메모리의 연구 개발이 절실히 요구된다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 집적도를 높이기 위하여 메모리 셀의 수를 늘이지 않더라도 단위 메모리 셀에 보다 많은 정보를 저장할 수 있는 반도체 메모리의 멀티 레벨 셀 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 하나의 메모리 셀에 2비트 이상의 데이터를 저장하기 위하여, 리셋 상태와 셋 상태 사이에 중간 상태를 더 가지되, 하부 전극의 두께, 길이 혹은 비저항에 따라 셋 저항값의 차이를 둠으로써, 4개 이상의 저항값이 명확하게 구별되는 반도체 메모리의 멀티 레벨 셀 형성방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상변화 물질의 조성비나 종류에 따라 셋 저항값의 차이를 둠으로써, 4개 이상의 저항 차이를 구현할 수 있는 반도체 메모리의 멀티 레벨 셀 형성방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 컨택 플러그 상에 3개 이상의 하부 전극(BEC)을 병렬적으로 형성하고, 상기 하부 전극과 상변화 물질이 상호 대응되도록, 하부 전극 상에 3개 이상의 상변화 물질(GST)을 병렬적으로 형성하며, 상기 상변화 물질 상에 하나의 상부 전극(TEC)를 형성한다.
상기 상변화 물질을 형성하는 것은, 상기 하부 전극의 상부 일부를 제거하 고, 상기 제거된 공간에 상변화 물질을 채우는 것이다.
상기 하부 전극과 상변화 물질을 병렬적으로 형성하는 것은, 싱글 컨택 플러그 상에 3개 이상의 하부 전극(BEC)과 3개 이상의 상변화 물질(GST)이 절연체에 의하여 갇힌(confined) 구조로 병렬 형성됨으로써, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 것이다.
상기 하부 전극과 상변화 물질은 라인 타입으로 형성되기 때문에, 상기 싱글 컨택 플러그와 하부 전극, 상기 하부 전극과 상변화 물질, 상기 상변화 물질과 상부 전극은 라인(line) 접촉(contact)된다.
상기 하부 전극과 상변화 물질을 병렬 형성하는 것은, 상기 싱글 컨택 플러그 상에 적어도 일부가 상기 컨택 플러그와 오버랩되는 유전체의 절연 몰드를 형성하고, 상기 절연 몰드 상에 다수의 금속막과 절연막을 반복하여 증착하고, 수직적 부분을 제외한 수평적 부분은 에치백(E/B)으로 제거함으로써, 다수의 하부 전극(BEC)과 절연체가 라인 타입으로 병렬 형성되고, 상기 하부 전극의 상부를 리세스(recess)한 후, 상기 리세스에 상변화 물질을 채운다.
상기 하부 전극(BEC)의 두께(S), 길이(L) 혹은 비저항(ρ)을 달리함으로써, 3개 이상의 셋(set) 저항과 1개의 리셋(reset) 저항으로 저항 레벨이 4개 이상의 멀티 레벨을 형성한다.
본 발명의 다른 특징에 의하면, 절연체 상에 트랜지스터의 소스/드레인 혹은 다이오드를 노출시키는 컨택홀을 메모리 셀의 수만큼 다수 형성하고, 상기 컨택홀에는 도전성 물질을 채워서, 다수의 컨택 플러그를 형성하며, 상기 컨택 플러그 상 에 절연층을 증착하고, 적어도 일부가 상기 컨택 플러그와 오버랩되는 유전체의 절연 몰드를 상기 컨택 플러그 라인의 길이 방향을 따라 형성할 수 있도록, 상기 길이 방향으로 트렌치를 형성하며, 상기 절연 몰드 상에 균일한 두께로 하부 전극을 구성할 금속막과, 하부 전극 사이를 절연하는 절연막을 필요한 만큼 반복하여 증착하고, 상기 금속막 중에서 양단부가 노출되도록 수평적 부분을 에치백(E/B)하여, 다수의 하부 전극과 다수의 절연체를 형성하며, 상기 노출된 다수의 하부 전극과 연결되는 금속막과 이를 절연하는 절연막을 최종적으로 도포한 후, 모든 하부 전극의 상단부와 최종의 하부 전극만이 노출되도록 에치백(E/B)하고, 상기 트렌치를 유전체 물질로 채운 후, 표면을 평탄화하며, 상기 컨택 라인의 가로 방향으로 하부 전극과 유전체 물질을 식각하여, 2차 트랜치를 형성함으로써, 다수의 메모리 셀을 형성하고, 상기 2차 트랜치를 유전체 물질로 체워서 상기 다수의 메모리 셀을 절연하며, 상기 하부 전극의 상부를 에치백(E/B)하여 리세스(recess)를 형성하며, 상기 리세스에 상변화 물질을 채운 후, 표면을 평탄화하며, 상기 상변화 물질의 상부에 상부 전극(TEC)을 상기 컨택 라인의 길이 방향에서 스트립 형태로 형성한다.
본 발명의 또 다른 특징에 의하면, 본 발명은 하나의 하부 전극(BEC) 상에 유전체 물질에 의하여 절연되는 3개 이상의 상변화 물질(GST)을 병렬적으로 형성하고, 상기 상변화 물질 상에 하나의 상부 전극(TEC)을 형성하는 것을 포함한다.
상기 하부 전극은 라인 타입(line-type)으로 형성되고, 상기 3개 이상의 상변화 물질은 라인 타입(line-type)으로 형성되되, 상변화 물질/절연체가 반복하여 증착됨으로써, 병렬 형성되며, 상기 라인 타입의 하부 전극과 라인 타입의 상변화 물질은 크로스(cross)로 교차함으로써, 상기 하부 전극과 상변화 물질은 포인트(point) 접촉(contact)된다.
상기 상변화 물질은 상변화 물질의 조성비 혹은 상변화 물질의 종류에 따라 셋(set) 저항값을 달리함으로써, 3개 이상의 셋(set) 저항과 1개의 리셋(reset) 저항으로 멀티 레벨을 형성하고, 하나의 메모리 셀에 2비트 이상의 데이터를 저장한다.
상기 상변화 물질을 병렬 형성하는 것은, 상기 라인 타입의 하부 전극 상에 적어도 일부가 하부 전극과 오버랩되는 유전체의 절연 몰드를 형성하되, 상기 라인과 크로스(cross)되는 방향으로 형성하고, 상기 절연 몰드 상에 다수의 상변화 물질막과 절연막을 반복하여 증착하고, 수직적 부분을 제외한 수평적 부분은 에치백(E/B)으로 제거함으로써, 다수의 상변화 물질과 절연체가 라인 타입으로 병렬 형성된다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있기 때문에, 반도체 메모리의 집적도를 획기적으로 높일 수 있는 작용효과가 기대된다.
둘째, 하나의 컨택 플러그 상에 두께, 길이, 비저항이 서로 다른 3개 이상의 하부 전극을 갇힌 구조로 병렬 형성함으로써, 프로그램 볼륨이 중첩되지 않고 4개 이상의 저항 레벨이 명확하게 구별되는 작용효과가 기대된다.
셋째, 하나의 하부 전극 상에 조성비 혹은 종류가 서로 다른 3개 이상의 상변화 물질을 갇힌 구조로 병렬 형성함으로써, 무정형의 상변화 물질이 시간의 경과함에 따라 저항이 증가하는 드리프트 현상을 근원적으로 방지할 수 있는 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 메모리의 멀티 레벨 셀 형성방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
본 발명의 실시예는 반도체 메모리 소자의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 메모리 소자에 관한 것이다.
상기 메모리 소자는, 상변화 물질을 이용하는 피램(Phase change Random Access Memory: PRAM)과, 전이 금속 산화물과 같이 가변저항 특성의 물질을 이용한 알램(Resistive Random Access Memory: RRAM)과, 강자성체 물질을 이용한 엠램(Magnetic Random Access Memory: MRAM) 등이 있다. 상기 메모리 소자를 구성하는 상기 상변화 물질, 가변저항 특성의 물질 그리고 강자성체 물질의 공통점은 전류 또는 전압에 따라 그 저항값이 변화하며, 전류 또는 전압이 사라져도 그 저항값은 그대로 유지되는 비휘발성을 특징으로 하기 때문에, 리프레쉬가 필요 없다.
상기 반도체 메모리 소자에 의하면, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 상기 스위칭 소자 사이에 연결되며, 상기 스위칭 소자는 가변저항 소자와 워드 라인에 연결된다. 메모리 셀을 형성하는 가변저항 소자의 종류에 따라 전술한 바와 같이 피램(PRAM), 알램(RRAM), 엠램(MRAM) 등의 메모리 소자들이 구성될 수 있다.
예컨대, 가변저항 소자가 상변화 물질(Ge-Sb-Te : GST)로서 온도에 따라 저항이 변하는 경우는 피램(PRAM)이 될 수 있다. 가변저항 소자가 상부 전극과 하부 전극 그리고 상,하 부전극 사이에 전이금속 산화물(Complex Metal Oxides)로 형성된 경우에는 알램(RRAM)이 될 수 있다. 또한 가변저항 소자가 자성체의 상, 하부 전극과 그사이의 절연체로 형성된 경우에는 엠램(MRAM)이 될 수 있다.
따라서, 본 발명의 일 실시예에서 설명의 편의를 위해 상기 가변저항 소자가 상변화 물질인 경우를 예로 들고자 하나, 가변저항 소자의 기능을 수행하는 한 본 발명은 알램(RRAM) 및 엠램(MRAM) 등에도 적용될 수 있는 것으로 한다.
또한, 상기 스위칭 소자 역시도 다이오드 혹은 트랜지스터로 구성될 수 있다. 스위칭 소자가 다이오드로 구성되는 경우에는, 다이오드 양단에는 각각 가변저항 소자와 워드 라인이 연결된다. 스위칭 소자가 트랜지스터로 구성되는 경우에는 게이트에는 워드 라인이 연결되고, 드레인과 소스에는 각각 가변저항 소자와 기준전압이 연결된다.
상기 상변화 물질(GST)의 가변저항 반도체 메모리 소자에서 단위 메모리 셀의 동작을 간단하게 살펴보면 다음과 같다.
상기 피램(PRAM)은 상변화 물질의 상(phase)이 온도에 따라 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 바뀌는 것을 메모리 특성으로서 이용한다. 비정질 상태의 저항값은 고저항 상태가 되고, 결정질 상태의 저항값은 저저항 상태가 된다. 따라서, 상기 상변화 물질(GST)이 결정질 상태에서 비정질 상태로 바뀌는 경우를 '리셋(reset)'이라고 정의하면, 상기 상변화 물질(GST)이 비정질 상태에서 결정질 상태로 바뀌는 경우를 '셋(set)'으로 정의할 수 있다.
이로써, 정보를 저장할 수 있는 메모리 소자로서의 메커니즘(mechanism)을 갖게 된다. 좀 더 자세한 메커니즘을 설명하면 다음과 같다.
상변화 물질(GST)은 전류 공급에 의해 용융 온도(melting temperature)보다 높은 온도로 가열한 뒤 급속히 냉각하면, 전술한 '비정질 상태' 혹은 '리셋 상태'로 되고, 데이터(Data) '1'을 저장한다. 반면, 상변화 물질(GST)은 결정화 온도(crystallization temperature)보다 높고 상기 용융 온도보다 낮은 온도로 가열한 뒤 서서히 냉각하면, 전술한 '결정 상태' 혹은 '셋 상태'로 되고, 데이터(Data) '0'을 저장한다. 메모리 셀은 상변화 물질(GST)의 비정질 양(amorphous volume)에 따라 저항(R)이 달라지는데, 상기 메모리 셀의 저항(R)은 비정질 상태일 때 가장 높고, 결정 상태일 때 가장 낮다.
특히, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell : MLC)의 경우에는 상기 리셋 상태와 셋 상태 사이에 중간 상태(intermediate states)를 더 갖는다. 예컨대, 메모리 셀은 전류 펄스 (current pulse)의 하강 시간에 따라 4개의 상태를 갖는다. 따라서, 메모리 셀이 리셋 상태(reset state)의 D11과, 셋 상태(set state)의 D00 이외에도 상 변화 물질의 비 정질 양(amorphous volume)에 따라 중간 상태의 D10 과 D01을 더 갖는다. 이와 같이, 메모리 소자는 정보를 저장할 수 있는 메커니즘(mechanism)을 갖게 된다.
그러나, 중간 상태의 저항을 리셋 저항으로 컨트롤할 경우에, 프로그램된 무정형의 칼코게나이드(Chalcogenide) 물질이 시간의 경과에 따라 저항이 증가하는 드리프트(drift) 특성을 나타낸다. 따라서 멀티 레벨 셀(MLC)로서의 기능을 상실한다. 혹은 메모리 셀에 전류 펄스를 인가할 때, 상변화 물질의 비정질 양이 달라지는 현상이 발생한다. 이와 같은 현상이 반복되면 상변화 메모리 소자는 저항의 변화와, 상변화 물질의 비정질 양에 따른 상태의 변화를 명확하게 구분할 수 없게 된다.
또한, 도 1에 도시된 바와 같이, 하나의 메모리 셀에 다수의 전극을 병렬적으로 설치하는 경우에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)을 구현할 수 있다.
본 발명의 일 실시예에 의한 메모리 셀(100)에 의하면, 반도체 기판(110) 상에는 n형 반도체 패턴이 형성되고, n형 반도체 패턴 상에는 p형 반도체 패턴이 형성되며, p형 반도체 패턴 상에는 복수의 하부 전극(Bottom Electrode Contact : BEC)(120, 122)이 형성되며, 하부 전극(BEC)(120, 122) 상에는 상변화 물질(GST)(130)이 스트립 형태로 형성된다. 이때, 상기 n형 반도체 패턴과 p형 반도체 패턴은 셀 다이오드를 구성한다. 상기 하부 전극(BEC)(120, 122)은 나이테(annual ring) 형태와 같이, 절연체(140)를 사이에 두고 중심에서 외주연으로 다수의 전극이 병렬적으로 중첩되는 다수의 패턴을 형성한다.
따라서, 상기 다수의 하부 전극 패턴의 비저항이나 단면적에 따라 저항이 달라진다. 이로써, 상기 다이오드를 통하여 전달되는 전류가 하부 전극 패턴을 통과하면서 여러 개의 데이터(D00, D01, D10, D11)를 저장할 수 있게 된다.
그러나, 하부 전극 패턴은 나이테 형상의 콘택 구조체를 형성하고, 상기 다수의 하부 전극 패턴이 병렬적으로 연결되나, 상변화 물질은 원통 형태 혹은 스트립 형태에서 일체로 형성되기 때문에, 특히 상변화 물질 내에 프로그램 볼륨(Program volume)이 중첩되는 문제점이 있다.
이에 본 발명의 다른 실시예에 의하면, 상변화 물질(GST)이 시간의 경과에도 저항이 변화하지 않으면서도, 프로그램 볼륨이 중첩되지 않는 멀티 레벨 셀(MLC)을 제공한다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 의한 메모리 셀(200)은, 하나의 싱글 컨택 플러그(210) 상에 3개 이상의 전극(BEC)(220, 222, 224)과 3개 이상의 상변화 물질(GST)(230, 232, 234)이 갇힌(confined) 구조로 병렬 형성된다. 따라서, 1개의 리셋 저항(Rreset1)과 3개의 셋 저항(Rset1, Rset2, Rset3)의 차이로 인하여, 전부 4개 이상의 저항 차이를 갖게 된다.
더욱이, 하부 전극(220, 222, 224)과 상변화 물질(230, 232, 234)은 라인 타입으로 형성되기 때문에, 싱글 컨택 플러그와 하부 전극, 상기 하부 전극과 상변화 물질, 상기 상변화 물질과 상부 전극은 라인 접촉(line-contact)을 이루고 있으며, 따라서 상변화 물질 상호간에 프로그램이 중첩되는 일이 없게 되고, 상기 저항의 차이가 명확하게 구별되는 장점이 있다.
상기 저항의 차이는 여러 가지 요소에 의하여 결정된다. 이를 위하여 하부 전극(BEC)의 두께(S), 길이(L) 혹은 비저항(ρ)에 따라 셋(set) 저항값이 달라지기 때문에, 두께, 길이 혹은 비저항이 다른 하부 전극(BEC)을 상기 싱글 컨택 플러그(210) 상에 설치하기로 한다.
예컨대, 도 2에 도시된 바와 같이, 상기 제1하부 전극(220)의 길이(L1), 제2하부 전극(222)의 길이(L2), 제3하부 전극(224)의 길이(L3)는 L1 > L2 > L3이기 때문에, 저항(R)은 R = ρ L/S (여기서, ρ은 비저항, L은 길이, S는 두께)의 공식에 따라 제1하부 전극(220)의 저항, 제2하부 전극(222)의 저항, 제3하부 전극(224)의 저항의 순으로 그 크기가 작아지는 것을 알 수 있다.
도 3의 그래프에서 알 수 있는 바와 같이, 제1하부 전극의 두께(S1), 제2하부 전극의 두께(S2), 제3하부 전극의 두께(S3)를 S1 > S2 > S3 과 같이 구성하면, 제1하부 전극의 저항, 제2하부 전극의 저항, 제3하부 전극의 저항의 순으로 그 값이 커지고, 제1하부 전극의 리셋 전류, 제2하부 전극의 리셋 전류, 제3하부 전극의 리셋 전류의 순으로 그 값이 작아지는 것을 알 수 있다. 따라서, 인가되는 전류(current)의 세기에 따라 제3하부 전극, 제2하부 전극, 제1하부 전극의 순으로 셋(set)이 이루어진다.
도면에는 도시되어 있지 않지만, 제1하부 전극, 제2하부 전극 및 제2하부 전극을 비저항(ρ)이 서로 다른 도전성 물질로 구성하는 경우에, 제1하부 전극의 비저항(ρ1), 제2하부 전극의 비저항(ρ2), 제3하부 전극의 비저항(ρ3)을 ρ1 < ρ2 < ρ3의 순서대로 하게 되면, 제1하부 전극의 저항, 제2하부 전극의 저항, 제3하부 전극의 저항의 순서로 그 저항값이 증가한다.
이와 같이, 메모리 셀(200)은 상술한 4개의 저항 레벨에 따라 그 상태가 DOO과 D11 이외에도 D10과 D01의 데이터를 저장하는 멀티 레벨 셀(MLC)을 구성하게 되며, 1개의 메모리 셀에서 결과적으로 2개의 메모리 셀의 동작 특성을 확보할 수 있게 된다. 상기 동작 특성에 따른 정보 저장의 메커니즘을 도 4의 표에서 알 수 있듯이, 저항 레벨이 제1셋 저항(Rset1), 제2셋 저항(Rset2), 제3셋 저항(Rset3) 및 리셋 저항(Rreset)으로 구성됨으로써 각각 D00, D01, D10, D11의 데이터가 마련된다.
즉, 모두 리셋 상태로 프로그램 되는 경우에는 리셋 저항(Rreset)은 1㏁ 이상이 됨으로써, 데이터가 D11이 된다. 제3하부 전극이 셋 상태로 프로그램 되는 경우에는 제3셋 저항(Rset3)이 100㏀ 내지 130㏀이 됨으로써, 데이터가 D10이 된다. 제2하부 전극과 제3하부 전극이 셋 상태로 프로그램 되는 경우에는 제2셋 저항(Rset2)이 50㏀ 내지 80㏀이 됨으로써, 데이터가 D01이 된다. 모두 셋 상태로 프로그램 되는 경우에는 제1셋 저항(Rset1)이 10㏀ 내지 30㏀이 됨으로써, 데이터가 D00이 된다.
도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에 의한 메모리 셀(300)은, 하나의 라인 타입의 하부 전극(320) 상에 절연체로 분리된 3개 이상의 상변화 물질(330, 332, 334)이 교차되는 구조로 병렬 형성된다. 그리고, 라인 타입의 하부 전극과 라인 타입의 상변화 물질은 크로스(cross)로 교차하기 때문에, 하부 전극과 상변화 물질은 포인트 접촉(point-contact)을 이룬다. 이로써, 1개의 리셋 저항(Rreset1)과 3개의 셋 저항(Rset1, Rset2, Rset3)의 차이로 전부 4개 이상의 저항의 차이를 갖는 메모리 셀 구조를 갖게 된다.
상변화 물질의 변화에 따라 셋(set) 저항값이 달라지기 때문에, 상변화 물질의 조성비 혹은 종류를 달리하여 상변화 물질을 구성하는 것이다. 즉, 상변화 물질의 종류가 다른 경우, 종류는 같더라도 그 조성비가 다른 경우 혹은 종류와 조성비가 모두 다른 경우에 그 변화에 따라 저항값이 달라진다.
예컨대, 상변화 물질은 칼코게나이드(Chalcogenide) 계열의 원소를 포함하는데, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금(alloy)으로 구성되기 때문에, 그 조성비에 따라 그 성질이 달라진다. 또한, 첨가물에 따라 Ge-Sb-Te 이외에도 Ge-Se-Te, Sn-Se-Te, Sn-Sb-Te, Sn-As-Se, As-Ge-Sb-Te, As-Ge-Se-Te, Ge-Sb-Se-Te 등 다양한 종류의 상변화 물질을 구성할 수 있다.
도 6의 그래프에서 알 수 있는 바와 같이, 제1상변화 물질, 제2상변화 물질, 제3상변화물질을 각각 LGST, C427GST+Ti, RGST으로 조성하게 되면, 제1상변화 물질의 저항, 제2상변화 물질의 저항, 제3상변화 물질의 저항 순으로 그 값이 커지고, 제1상변화 물질, 제2상변화 물질, 제3상변화 물질의 순으로 리셋 전류의 값이 작아지는 것을 알 수 있다. 따라서, 인가되는 전류(current)의 세기에 따라 제3상변화 물질, 제2상변화 물질, 제1상변화 물질 순으로 셋(set)이 이루어진다.
이하, 본 발명의 다른 실시예에 따라 구성되고, 대쉬 타입(dash-type)으로 갇힌 멀티 레벨 셀(MLC)의 메모리 셀(200) 제작방법을 도면을 참조하여 상세하게 설명하기로 한다.
도 7a에 도시된 바와 같이, 먼저, 다수의 싱글 컨택 플러그(210)을 형성한다. 도면에는 도시되어 있지 않지만, 절연체 상에는 트랜지스터의 소스/드레인 혹은 다이오드를 노출시키는 컨택홀(도면부호 없음)이 형성된다. 상기 컨택홀은 메모리 셀의 수만큼 형성되고, 상기 컨택홀에는 도전성 물질이 채워짐으로써, 다수의 싱글 컨택 플러그(210)가 형성된다.
상기 싱글 컨택 플러그(210) 상에는 하부 전극을 형성하기 위하여 하부 전극 상호간에 절연 기능을 수행하는 유전체의 절연 몰드(250)를 형성한다. 상기 절연 몰드(250)는, SiOx 또는 SiOxNy 등과 같은 유전체 물질로 절연층을 적층한 다음 다수의 컨택 라인을 따라 싱글 컨택 플러그(210)와 일부 오버랩되도록 나머지 부분을 식각한다.
따라서, 컨택 라인의 길이 방향으로 트랜치(260)가 형성된다. 이때, 절연 몰드(250)는 적어도 싱글 컨택 플러그(210)의 일측으로 컨택 플러그와 일부 오버랩되되, 컨택 플러그의 타측으로 하부 전극이 형성되는 것을 고려하여, 적어도 싱글 컨택 플러그의 1/2 이상이 노출되도록 트랜치(260)를 형성한다. 따라서, 상기 트랜치에 절연체과 금속막을 반복하여 적층함으로써 다수의 하부 전극을 형성하게 된다.
도 7(b)에 도시된 바와 같이, 절연 몰드(250) 상부에는 일정한 두께로 하부 전극을 구성할 제1금속막과, 하부 전극 사이를 절연하는 제1절연막을 필요한 갯수 만큼 반복하여 증착(deposition) 한다. 3개의 하부 전극을 형성하고자 하는 경우에는 제1금속막/제1절연막/제2금속막/제2절연막을 순서대로 형성한다.
도 7(c)에 도시된 바와 같이, 상기 제1,2금속막 중에서 양단부가 노출되도록 상부의 수평적 부분 전부와 하부의 수평적 부분 중 상당 부분을 에치백(etch back : E/B)하여 제거한다. 따라서, 상방으로 연장되는 제1, 2하부 전극의 일단부와 수평으로 연장되는 제1, 2하부 전극의 타단부는 노출된다. 이로써, 제1하부 전극(220)/제1절연체(240)/제2하부 전극(222)/제2절연체(242)가 형성된다.
도 7(d)에 도시된 바와 같이, 다시 일정한 두께로 도체의 제3금속막과 부도체의 제3절연막을 도포한다. 마찬가지로 상부의 수평적 부분 전부와 하부의 수평적 부분 중 상당 부분을 에치백(E/B)하여 제거한다. 따라서, 제1, 2, 3하부 전극의 상단부는 모두 상방으로 노출되지만, 제1, 2하부 전극의 하단부는 제3하부 전극의 일측과 연결되고, 제3하부 전극의 하단부만이 노출된다.
도 7(e)에 도시된 바와 같이, 상기 컨택 라인의 길이 방향으로 형성된 트랜치(260)를 SiOx 또는 SiOxNy 등과 같은 유전체 물질로 채운 다음, 평탄화 공정(CMP)을 통하여 유전체 표면을 연마한다.
도 7(f)에 도시된 바와 같이, 컨택 라인의 가로 방향으로 하부 전극과 유전체 물질을 식각하여, 2차 트랜치(262)를 형성한다. 상기 2차 트랜치에 의하여 다수의 메모리 셀이 형성되고, 하나의 싱글 컨택 플러그(210)에 대하여 3개의 하부 전극이 대응된다. 그리고, 2차 트랜치(262) 부분에 유전체 물질을 충진하여 가로 방향에서 하부 전극을 절연한다. 상기 하부 전극의 가로 세로의 길이는 메모리 셀의 소형화 추세에 비추어 50㎚ 내지 60㎚의 크기로 형성한다.
도 7(g)에 도시된 바와 같이, 하부 전극(220, 222, 224)의 상부에 에치 백(E/B)을 통하여 리세스(recess)를 형성한다. 도 7(h)에 도시된 바와 같이, 상기 리세스에 상변화 물질(230, 232, 234)을 채우고, 상부 표면을 연마하는 평탄화 공정(CMP)을 수행한다. 도 7(i)에 도시된 바와 같이, 상기 상변화 물질의 상부에 상부 전극(Top Electrod Contact : TEC)(280)을 상기 컨택 라인의 길이 방향에서 스트립 형태로 형성한다.
다음은, 본 발명의 또 다른 실시예에 따라 구성되고, 라인 타입(line-type)의 하부 전극 상에 라인 타입(line-type)의 상변화 물질이 복수로 크로스(cross) 된 멀티 레벨 셀(MLC)의 메모리 셀(300) 제작방법을 도면을 참조하여 상세하게 설명하기로 한다.
도 8(a)에 도시된 바와 같이, 다수의 싱글 하부 전극(320)을 형성하고, SiOx 또는 SiOxNy 등과 같은 유전체 물질로 절연층을 적층한 다음, 전극 라인의 길이 방향으로 절연층을 식각함으로써, 트랜치(360)를 형성하고, 전극 2피치(pitch) 간격으로 절연 몰드(350)를 제작한다.
도 8(b)에 도시된 바와 같이, 하부 전극(320) 상부에는 일정한 두께로 상변화 물질을 구성할 제1상변화 물질막을 증착(deposition)한다. 상기 증착은 산화공정, 물리기상증착법(Physical Vapor Depostion method), 화학기상증착법(Chemical Vapor Deposition method) 혹은 원자층적층법(Atomic Layer Depostion method)에 의하여 가능하다. 3개의 상변화 물질을 형성하고자 하는 경우에는 제1상변화 물질막/제1절연막/제2상변화 물질막/제2절연막/제3상변화 물질막을 반복하여 증착한다.
도 8(c)에 도시된 바와 같이, 증착된 제1상변화 물질막을 에치백(E/B)하여 수직 부분만을 제외하고 나머지를 모두 제거한다. 이로써, 제1상변화 물질(330)을 형성한다. 도 8(d)에 도시된 바와 같이, 제1절연막을 증착한 다음 제1절연막을 에치백(E/B)하여 수직 부분만을 제외하고 나머지를 제거한다. 도 8(e)에 도시된 바와 같이, 이로써 제1절연체(340)를 형성한다.
도 8(f)에 도시된 바와 같이, 이와 같은 증착과 에치백을 3번 반복하여 실시하면, 제1상변화 물질(330)/제1절연체(340)/제2상변화 물질(332)/제2절연체(342)/제3상변화 물질(334)이 순서대로 형성된다. 도 8(g)에 도시된 바와 같이, 상기 트랜치(360)에 SiOx 또는 SiOxNy 등과 같은 유전체 물질을 채운 다음, 평탄화 공정(CMP)을 통하여 유전체 표면을 연마한다. 도 8(h)에 도시된 바와 같이, 상변화 물질의 상부에는 상부 전극(TEC)(380)을 스트립 형태로 형성한다.
이상에서 살펴본 바와 같이, 본 발명은 하나의 컨택 플러그 상에 길이, 두께 혹은 비정항에 따라 셋 저항값이 다른 하부 전극과 상변화 물질을 3개 이상 병렬적으로 연결하거나 혹은 하나의 하부 전극 상에 조성비 혹은 종류의 차이에 따라 셋 저항값이 다른 상변화 물질을 3개 이상 병렬적으로 연결 함으로써, 1개의 리셋 저항(Rreset1)과 3개의 셋 저항(Rset1, Rset2, Rset3)의 차이로 인하여, 전체적으로 4개 이상의 저항 차이를 갖게 되는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1은 본 발명의 일 실시예에 의한 다수의 하부 전극이 병렬적으로 설치되는 반도체 메모리의 구성을 나타내는 단면도.
도 2는 본 발명의 다른 실시예에 의한 다수의 하부 전극과 다수의 상변화 물질이 병렬적으로 설치되는 반도체 메모리 셀 구성을 나타내는 사시도.
도 3은 본 발명의 다른 실시예에 의한 하부 전극의 두께에 따라 셋 저항과 리셋 전류의 경향을 나타내는 그래프.
도 4는 본 발명의 다른 실시예에 의한 셋 혹은 리셋 상태의 프로그램에 따라 데이터의 구분을 나타내는 표.
도 5는 본 발명의 또 다른 실시예에 의한 다수의 상변화 물질이 병렬적으로 설치되는 반도체 메모리 셀 구성을 나타내는 사시도.
도 6은 본 발명의 또 다른 실시예에 의한 상변화 물질의 조성비와 종류에 따라 셋 저항과 리셋 전류의 경향을 나타내는 그래프.
도 7a 내지 도 7i는 본 발명의 다른 실시예에 의한 반도체 메모리 셀 형성방법을 각각 나타내는 사시도.
도 8a 내지 도 8h는 본 발명의 또 다른 실시예에 의한 반도체 메모리 셀 형성방법을 각각 나타내는 사시도.
**도면의 주요구성에 대한 부호의 설명**
100: 일 실시예의 메모리 셀 110: 반도체 기판
120, 122: 하부 전극 130: 상변화 물질
140: 절연체 200: 다른 실시예의 메모리 셀
210: 컨택 플러그 220, 222, 224: 제1,2,3하부 전극
230, 232, 234: 제1,2,3상변화 물질 240, 242: 제1,2절연체
250: 절연 몰드 260, 262: 제1,2트랜치
280: 상부 전극 300: 또 다른 실시예의 메모리 셀
320: 하부 전극 330, 332, 334: 제1,2,3상변화 물질
340, 342: 제1,2절연체 350: 절연 몰드
360: 트랜치 380: 상부 전극

Claims (11)

  1. 컨택 플러그 상에 3개 이상의 하부 전극(BEC)을 병렬적으로 형성하고,
    상기 하부 전극과 상변화 물질이 상호 대응되도록, 하부 전극 상에 3개 이상의 상변화 물질(GST)을 병렬적으로 형성하며,
    상기 상변화 물질 상에 하나의 상부 전극(TEC)를 형성하는 것을 포함하여 구성되는 반도체 메모리의 멀티 레벨 셀 형성방법.
  2. 제 1 항에 있어서,
    상기 상변화 물질을 형성하는 것은,
    상기 하부 전극의 상부 일부를 제거하고, 상기 제거된 공간에 상변화 물질을 채우는 반도체 메모리의 멀티 레벨 셀 형성방법.
  3. 제 1 항에 있어서,
    상기 하부 전극과 상변화 물질을 병렬적으로 형성하는 것은,
    싱글 컨택 플러그 상에 3개 이상의 하부 전극(BEC)과 3개 이상의 상변화 물질(GST)이 절연체에 의하여 갇힌(confined) 구조로 병렬 형성됨으로써, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 반도체 메모리의 멀티 레벨 셀 형성방법.
  4. 제 3 항에 있어서,
    상기 하부 전극과 상변화 물질을 형성하는 것은,
    상기 하부 전극과 상변화 물질을 라인 타입으로 형성함으로써, 상기 싱글 컨택 플러그와 하부 전극, 상기 하부 전극과 상변화 물질, 상기 상변화 물질과 상부 전극은 라인(line) 접촉(contact)되는 반도체 메모리의 멀티 레벨 셀 형성방법.
  5. 제 3 항에 있어서,
    상기 하부 전극과 상변화 물질을 병렬 형성하는 것은,
    상기 싱글 컨택 플러그 상에 적어도 일부가 상기 컨택 플러그와 오버랩되는 유전체의 절연 몰드를 형성하고,
    상기 절연 몰드 상에 다수의 금속막과 절연막을 반복하여 증착하고, 수직적 부분을 제외한 수평적 부분은 에치백(E/B)으로 제거함으로써, 다수의 하부 전극(BEC)과 절연체가 라인 타입으로 병렬 형성되고,
    상기 하부 전극의 상부를 리세스(recess)한 후, 상기 리세스에 상변화 물질을 채우는 것을 포함하여 구성되는 반도체 메모리의 멀티 레벨 셀 형성방법.
  6. 제 3 항에 있어서,
    상기 하부 전극(BEC)의 두께(S), 길이(L) 혹은 비저항(ρ)을 달리함으로써, 3개 이상의 셋(set) 저항과 1개의 리셋(reset) 저항으로, 저항 레벨이 4개 이상의 멀티 레벨을 형성하는 반도체 메모리의 멀티 레벨 셀 형성방법.
  7. 절연체 상에 트랜지스터의 소스/드레인 혹은 다이오드를 노출시키는 컨택홀을 메모리 셀의 수만큼 다수 형성하고,
    상기 컨택홀에는 도전성 물질을 채워서, 다수의 컨택 플러그를 형성하며,
    상기 컨택 플러그 상에 절연층을 증착하고, 적어도 일부가 상기 컨택 플러그와 오버랩되는 유전체의 절연 몰드를 상기 컨택 플러그 라인의 길이 방향을 따라 형성할 수 있도록, 상기 길이 방향으로 트렌치를 형성하며,
    상기 절연 몰드 상에 균일한 두께로 하부 전극을 구성할 금속막과, 하부 전극 사이를 절연하는 절연막을 필요한 만큼 반복하여 증착하고,
    상기 금속막 중에서 양단부가 노출되도록 수평적 부분을 에치백(E/B)하여, 다수의 하부 전극과 다수의 절연체를 형성하며,
    상기 노출된 다수의 하부 전극과 연결되는 금속막과, 이를 절연하는 절연막을 최종적으로 도포한 후, 모든 하부 전극의 상단부와 최종의 하부 전극만이 노출되도록 에치백(E/B)하고,
    상기 트렌치를 유전체 물질로 채운 후, 표면을 평탄화하며,
    상기 컨택 라인의 가로 방향으로 하부 전극과 유전체 물질을 식각하여, 2차 트랜치를 형성함으로써, 다수의 메모리 셀을 형성하고,
    상기 2차 트랜치를 유전체 물질로 체워서 상기 다수의 메모리 셀을 절연하며,
    상기 하부 전극의 상부를 에치백(E/B)하여 리세스(recess)를 형성하며,
    상기 리세스에 상변화 물질을 채운 후, 표면을 평탄화하며,
    상기 상변화 물질의 상부에 상부 전극(TEC)을 상기 컨택 라인의 길이 방향에서 스트립 형태로 형성하는 반도체 메모리의 멀티 레벨 셀 형성방법.
  8. 하나의 하부 전극(BEC) 상에 유전체 물질에 의하여 절연되는 3개 이상의 상변화 물질(GST)을 병렬적으로 형성하고,
    상기 상변화 물질 상에 하나의 상부 전극(TEC)을 형성하는 것을 포함하여 구성되는 반도체 메모리의 멀티 레벨 셀 형성방법.
  9. 제 8 항에 있어서,
    상기 하부 전극은 라인 타입(line-type)으로 형성되고,
    상기 3개 이상의 상변화 물질은 라인 타입(line-type)으로 형성되되, 상변화 물질/절연체가 반복하여 증착됨으로써, 병렬 형성되며,
    상기 라인 타입의 하부 전극과 라인 타입의 상변화 물질은 크로스(cross)로 교차함으로써, 상기 하부 전극과 상변화 물질은 포인트(point) 접촉(contact)되는 반도체 메모리의 멀티 레벨 셀 형성방법.
  10. 제 8 항에 있어서,
    상기 상변화 물질은 상변화 물질의 조성비 혹은 상변화 물질의 종류에 따라 셋(set) 저항값을 달리함으로써, 3개 이상의 셋(set) 저항과 1개의 리셋(reset) 저 항으로 멀티 레벨을 형성하고, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 반도체 메모리의 멀티 레벨 셀 형성방법.
  11. 제 8 항에 있어서,
    상기 상변화 물질을 병렬 형성하는 것은,
    상기 라인 타입의 하부 전극 상에 적어도 일부가 하부 전극과 오버랩되는 유전체의 절연 몰드를 형성하되, 상기 라인과 크로스(cross)되는 방향으로 형성하고, 상기 절연 몰드 상에 다수의 상변화 물질막과 절연막을 반복하여 증착하고, 수직적 부분을 제외한 수평적 부분은 에치백(E/B)으로 제거함으로써, 다수의 상변화 물질과 절연체가 라인 타입으로 병렬 형성되는 반도체 메모리의 멀티 레벨 셀 형성방법.
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