KR20150020558A - 순열 메모리 셀 - Google Patents

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Abstract

다양한 실시예는 적어도 2개의 저항 변화 메모리(RCM) 셀을 갖는 장치를 포함한다. 하나의 실시예에서, 장치는 RCM 셀 각각으로 연결되는 적어도 2개의 전기 접촉부를 포함한다. 메모리 셀 물질은 RCM 셀 각각으로 연결된 전기 접촉부 각각의 쌍 사이에 배치된다. 상기 메모리 셀 물질은 전기 접촉부들 사이에 전도 경로를 형성할 수 있고, 이때 상기 메모리 셀 물질의 적어도 일부분은 적어도 2개의 RCM 셀 각각으로 전기적으로 연결되는 적어도 2개의 전기 접촉부 중 선택된 전기 접촉부들 사이에 전도 경로를 교차-연결하도록 구성된다. 추가 장치 및 방법이 기재된다.

Description

순열 메모리 셀{PERMUTATIONAL MEMORY CELLS}
우선권 출원
본 출원은 그 전체가 본 명세서에 참조로서 포함되는 2012년 05월 11일자로 출원된 미국 출원 번호 13/469,706호로부터 우선권의 이득을 주장한다.
배경기술
컴퓨터 및 그 밖의 다른 전자 시스템, 가령, 디지털 텔레비전, 디지털 카메라, 및 셀룰러 전화기는 종종 정보를 저장하기 위해 하나 이상의 메모리 디바이스를 가진다. 메모리 디바이스의 크기는 더 높은 밀도의 저장 용량을 얻기 위해 점점 더 감소하는 중이다. 증가된 밀도가 획득될 때, 소비자는 종종 메모리 디바이스가 고속 액세스를 유지하면서 더 적은 전력을 사용하기를 원한다.
저항 변화 메모리(resistance change memory)(RCM) 셀의 전기 접촉부들 사이에 형성되는 이산 전도 경로(conductive pathway)(CP), 가령, 필라멘트 또는 필라멘트형 연결기를 이용하여 동작하는 RCM 셀의 경우, 이론적으로, 복수의 전기 접촉부들 간 복수의 경로가 가능하다. 본 발명은 3개 이상의 전기 접촉부(전기 접촉부)(EC)를 갖는 셀 내 복수의 전도 경로의 다양한 조합(combination)과 순열(permutation)을 이용함으로써 RCM 셀 또는 그 밖의 다른 유형의 필라멘트 기반 메모리 셀(가령, 저항성 랜덤 액세스 메모리(resistive random-access memory)(RRAM) 셀)에서 멱법칙(power-law)에 따라 증가하는 저장 밀도에 대한 메커니즘을 제공한다.
도 1은 하나의 실시예에 따라 메모리 셀을 갖는 메모리 어레이를 갖는 메모리 디바이스의 블록도이다.
도 2는 하나의 실시예에 따라 액세스 구성요소 및 메모리 요소를 갖는 메모리 셀을 포함하는 메모리 어레이를 갖는 메모리 디바이스의 부분 블록도이다.
도 3은 다양한 실시예에 따라, 메모리 요소로 연결된 액세스 구성요소를 갖는 메모리 셀의 개략도이다.
도 4는 도 1 및 2의 메모리 디바이스와 함께 사용되거나 도 3의 메모리 셀을 형성하기 위해 사용될 수 있는 저항 변화 메모리(RCM) 셀의 몇 가지 유형 중 하나의 단순화된 개략적 블록도이다.
도 5는 하나의 실시예에 따라, 2개의 전기 접촉부를 갖는 메모리 셀과 연관된 조합 및 순열의 개수를 도시한다.
도 6은 하나의 실시예에 따라, 4개의 전기 접촉부를 갖는 메모리 셀 내 전도 경로에 대한 조합 및 순열의 개수를 도시한다.
도 7은 하나의 실시예에 따라 6개의 전기 접촉부를 갖는 메모리 셀에서 전도 경로에 대한 조합 및 순열의 개수를 도시한다.
도 8은 하나의 실시예에 따라 조밀 육방 구조 어레이로 된 7개의 전기 접촉부를 갖는 메모리 셀 내 전도 경로에 대한 조합 및 순열의 개수를 가리키는 평면도이다.
도 9는 하나의 실시예에 따라 사각 어레이로 된 4개의 전기 접촉부를 갖는 메모리 셀 내 전도 경로에 대한 조합 및 순열의 개수를 가리키는 평면도이다.
도 10은 메모리 디바이스를 포함하는 시스템 실시예의 블록도이다.
이하의 기재는 본 발명을 구현하는 예시적 장치(회로, 디바이스, 구조체, 시스템 등) 및 방법(가령, 프로세스, 프로토콜, 시퀀스, 기법 및 기술)을 포함한다. 이하의 기재에서, 설명 목적으로, 여러 가지 특정 상세사항이 본 발명의 주제의 다양한 실시예의 이해를 제공하기 위해 제공된다. 본 명세서를 읽은 후, 해당 분야의 통상의 기술자에게 본 발명의 다양한 실시예가 이들 특정 상세사항 없이 실시될 수 있음이 자명할 것이다. 또한, 다양한 실시예의 기재를 모호하게 하지 않도록 공지된 장치 및 방법은 상세히 나타내지 않았다.
RCM 셀의 전기 접촉부들 간에 형성된 이산 전도 경로(CP), 가령, 필라멘트 또는 필라멘트형 연결기를 이용해 동작하는 저항 변화 메모리(RCM) 셀의 경우, 이론적으로 복수의 전기 접촉부들 간 복수의 경로가 가능하다. 본 발명은 3개 이상의 전기 접촉부(EC)를 갖는 셀 내 복수의 전도 경로의 다양한 조합과 순열을 이용함으로써 RCM 셀 또는 그 밖의 다른 유형의 필라멘트 기반 메모리 셀(가령, 저항성 랜덤 액세스 메모리(RRAM) 셀)에서 멱법칙으로 증가하는 저장 밀도에 대한 메커니즘을 제공한다.
이제 도 1을 참조하면, 메모리 디바이스(101)의 형태로 된 장치의 블록도가 나타난다. 하나의 실시예에 따라 상기 메모리 디바이스(101)는 많은(가령, 하나 또는 그 이상의) 메모리 셀(100)을 갖는 하나 이상의 메모리 어레이(102)를 포함한다. 상기 메모리 셀(100)은 액세스 라인(104)(가령, 신호 WL0 내지 WLm를 전달하기 위한 워드라인) 및 제 1 데이터 라인(106)(가령, 신호 BL0 내지 BLn를 전달하기 위한 비트 라인)과 함께 로우(row)와 컬럼(column)으로 배열될 수 있다. 상기 메모리 디바이스(101)는 액세스 라인(104)과 제 1 데이터 라인(106)을 이용하여 메모리 셀(100)로 그리고 메모리 셀로부터 정보를 전송할 수 있다. 메모리 셀(100) 중 어느 것이 액세스되어야 할지를 결정하기 위해, 로우 디코더(row decoder)(107) 및 컬럼 디코더(column decoder)(108)가 어드레스 라인(109) 상에서 어드레스 신호 A0 내지 AX를 디코딩한다.
감지 회로, 가령, 감지 증폭기 회로(110)가 제 1 데이터 라인(106) 상의 신호의 형태로 된 메모리 셀(100)로부터 판독된 정보의 값을 결정하도록 동작한다. 또한 메모리 셀(100)로 써질 정보의 값을 결정하기 위해 감지 증폭기 회로(110)는 제 1 데이터 라인(106) 상의 신호를 사용할 수 있다.
상기 메모리 디바이스(101)는 메모리 어레이(102)와 입/출력(I/O) 라인(105) 간 정보의 값을 전송하기 위한 회로(112)를 포함하는 것으로 더 나타난다. I/O 라인(105) 상의 신호 DQ0 내지 DQN가 메모리 셀(100)로부터 읽힌 또는 메모리 셀로 써진 정보의 값을 나타낼 수 있다. 상기 I/O 라인(105)은 메모리 디바이스(101)가 위치하는 패키지 상에 메모리 디바이스(101)의 노드(가령, 핀, 솔더 볼, 또는 그 밖의 다른 인터커넥트 기법, 가령, 붕괴 제어 칩 연결(controlled collapse chip connection)(C4), 또는 플립 칩 부착부(FCA))를 포함할 수 있다. 메모리 디바이스(101) 외부의 그 밖의 다른 디바이스(가령, 도 1에 도시되어 있지 않는 메모리 제어기 또는 프로세서)가 I/O 라인(105), 어드레스 라인(109), 또는 제어 라인(120)을 통해 메모리 디바이스(101)와 통신할 수 있다.
상기 메모리 디바이스(101)는 메모리 동작, 가령, 메모리 셀(100) 중 선택된 메모리 셀로부터 정보의 값을 읽기 위한 읽기 동작 및 메모리 셀(100) 중 선택된 메모리 셀로 정보를 프로그램(가령, 쓰기)하기 위한 프로그래밍 동작(쓰기 동작이라고도 일컬어짐)을 수행할 수 있다. 또한 상기 메모리 디바이스(101)는 메모리 셀(100) 모두 또는 일부로부터 정보를 제거하기 위한 메모리 소거 동작을 수행할 수 있다.
메모리 제어 유닛(118)은 제어 라인(120) 상의 신호를 이용해 메모리 작업을 제어한다. 제어 라인(120) 상의 신호의 예시는, 메모리 디바이스(101)가 수행할 수 있거나 수행해야 하는 동작(가령, 프로그래밍 동작 또는 읽기 동작)이 무엇인지를 가리키기 위해, 하나 이상의 클록 신호 및 그 밖의 다른 신호를 포함할 수 있다. 메모리 디바이스(101) 외부에 있는 그 밖의 다른 디바이스(가령, 프로세서 또는 메모리 제어기)는 제어 라인(120) 상의 제어 신호의 값을 제어할 수 있다. 제어 라인(120) 상의 신호의 값의 특정 조합이 메모리 디바이스(101)가 대응하는 메모리 동작(가령, 프로그램, 읽기, 또는 소거 동작)을 수행하도록 할 수 있는 명령어(가령, 프로그래밍, 읽기, 또는 소거 명령어)를 생성할 수 있다.
본 명세서에 기재된 다양한 실시예가 이해의 편의를 위해 단일-비트 메모리 저장 개념과 관련된 예시를 사용하더라도, 본 발명의 주제는 다양한 복수 비트 스킴에도 적용될 수 있다. 예를 들어, 예를 들어, 분수 비트(fractional bit)의 값, 단일 비트의 값 또는 복수의 비트의 값, 가령, 2, 3, 4, 또는 이 이상의 비트의 값을 나타내기 위해, 메모리 셀(100) 각각이 적어도 2개의 데이터 상태 중 서로 다른 데이터 상태로 프로그래밍될 수 있다.
예를 들어, 메모리 셀(100) 각각이 "0" 또는 "1"의 2진 값을 단일 비트로 나타내기 위해 2개의 데이터 상태 중 하나로 프로그래밍될 수 있다. 때때로 이러한 셀이 싱글-레벨 셀(single-level cell)(SLC)이라고 일컬어진다.
또 다른 예를 들면, 메모리 셀(100) 각각이 가령 복수 비트의 값을 나타내기 위해 3개 이상의 데이터 상태 중 하나, 가령, 2개의 비트의 경우 4개의 가능한 값 "00", "01", "10" 및 "11" 중 하나, 3개의 비트의 경우 8개의 가능한 값 "000", "001", "010", "011", "100", "101", "110" 및 "111" 중 하나, 또는 더 많은 복수 비트의 경우 또 다른 값들의 세트 중 하나로 프로그래밍될 수 있다. 때때로 3개 이상의 데이터 상태 중 하나로 프로그래밍될 수 있는 셀은 멀티-레벨 셀(multi-level cell)(MLC)이라고 일컬어진다. 이들 유형의 셀에 대한 다양한 동작들이 이하에서 더 상세히 설명된다.
메모리 디바이스(101)는 공급 전압(supply voltage), 가령, 공급 전압 신호 Vcc 및 Vss를 각각 제 1 공급 라인(130) 및 제 2 공급 라인(132) 상에서 수신할 수 있다. 예를 들어, 공급 전압 신호 Vss는 접지 전위(가령, 대략 0볼트의 값을 가짐)일 수 있다. 공급 전압 신호 Vcc는 외부 전원, 가령, 배터리 또는 교류-직류(AC-DC) 변환기 회로(도 1에 도시되지 않음)로부터 메모리 디바이스(101)로 공급되는 외부 전압을 포함할 수 있다.
또한 메모리 디바이스(101)의 회로(112)는 선택 회로(select circuit)(115) 및 입/출력(I/O) 회로(116)를 포함하는 것으로 나타난다. 선택 회로(115)는 신호 SEL1 내지 SELn에 응답하여, 메모리 셀(100)로부터 읽히거나 메모리 셀로 프로그램될 정보의 값을 나타낼 수 있는 제 1 데이터 라인(106) 및 제 2 데이터 라인(113) 상에서 신호를 선택할 수 있다. 컬럼 디코더(108)는 어드레스 라인(109) 상에 존재하는 A0 내지 AX 어드레스 신호를 기초로 SEL1 내지 SELn 신호를 선택적으로 활성화될 수 있다. 선택 회로(115)는 제 1 데이터 라인(106) 및 제 2 데이터 라인(113) 상에서 신호를 선택하여, 읽기 및 프로그래밍 동작 동안 메모리 어레이(102)와 I/O 회로(116) 간 통신을 제공할 수 있다.
메모리 디바이스(101)는 비휘발성 메모리 디바이스를 포함할 수 있고, 메모리 셀(100)은 비휘발성 메모리 셀을 포함하여, 전력(가령, Vcc 또는 Vss 또는 둘 모두)이 메모리 디바이스(101)로부터 연결해제될 때 메모리 셀(100)이 자신이 저장한 정보를 유지할 수 있도록 한다.
메모리 셀(100) 각각은 (가령, 대응하는 저항 상태(resistance state)로 프로그래밍됨으로써) 적어도 일부분이 원하는 데이터 상태로 프로그래밍될 수 있는 물질을 갖는 메모리 요소를 포함할 수 있다. 따라서 서로 다른 데이터 상태가 메모리 셀(100) 각각으로 프로그래밍된 정보의 서로 다른 값을 나타낼 수 있다.
메모리 디바이스(101)는 프로그래밍 명령어 및 메모리 셀(100) 중 하나 이상의 선택된 메모리 셀로 프로그래밍될 정보의 값을 (가령, 외부 프로세서 또는 메모리 제어기로부터) 수신할 때 프로그래밍 동작을 수행할 수 있다. 정보의 값을 기초로 하여, 메모리 디바이스(101)는 선택된 메모리 셀을 적절한 데이터 상태로 프로그래밍하여 상기 선택된 메모리 셀에 저장될 정보의 값을 나타낼 수 있다.
해당 분야의 통상의 기술자라면 메모리 디바이스(101)가 그 밖의 다른 구성요소를 포함할 수 있으며, 이의 적어도 일부가 본 명세서에 언급됨을 알 수 있다. 그러나 기재된 다양한 실시예의 상세사항을 모호하게 하지 않도록 이들 구성요소 중 다수가 도면에 도시되어 있지 않는다. 메모리 디바이스(101)는 디바이스 및 메모리 셀을 포함하고, 본 명세서에 기재된 그 밖의 다른 다양한 도면 및 실시예를 참조하여 이하에서 기재되는 것과 유사하거나 동일한 메모리 동작(가령, 프로그래밍 동작 및 소거 동작)을 이용해 동작할 수 있다.
이제 도 2를 참조하면, 메모리 디바이스(201)의 형태로 된 장치의 부분 블록도이, 하나의 예시적 실시예에 따라, 액세스 구성요소(211) 및 메모리 요소(222)를 갖는 메모리 셀(200)을 포함하는 메모리 어레이(202)를 포함하는 것이 도시되어 있다. 상기 메모리 어레이(202)는 도 1의 메모리 어레이(102)와 유사하거나 동일할 수 있다. 도 2에 더 도시되어 있는 바와 같이, 메모리 셀(200)로의 신호, 가령, 신호 WL0, WL1, 및 WL2를 전도하도록 메모리 셀(200)은 액세스 라인, 가령, 워드 라인과 함께 복수의 로우(230, 231, 232)로 배열되어 있는 것이 나타난다. 또한 메모리 셀(200)로의 신호, 가령, 신호 BL0, BL1, 및 BL2를 전도하기 위해, 메모리 셀은 데이터 라인, 가령, 비트 라인과 함께, 복수의 컬럼(240, 241, 242)으로 배열되어 있는 것이 나타난다. 메모리 요소(222)로의 액세스를 가능하게 하도록, 가령, 메모리 요소(222)를 패스 요소(pass element)로서 동작시키도록, 또는 메모리 요소(222)로부터 정보를 읽거나 메모리 요소로 정보를 프로그래밍(가령, 쓰기) 하도록 액세스 구성요소(211)가 (가령, 신호 WL0, WL1, 및 WL2의 적절한 값을 이용함으로써) 켜질 수 있다.
정보를 메모리 요소(222)로 프로그래밍하는 것은 메모리 요소(222)가 특정 저항 상태를 갖도록 하는 것을 포함할 수 있다. 따라서 메모리 셀(200)로부터 정보를 읽는 것은, 예를 들어, 액세스 구성요소(211)로 인가된 특정 전압에 응답하여 메모리 요소(222)의 저항 상태를 결정하는 것을 포함할 수 있다. 저항을 결정하는 동작은 (가령, 메모리 셀로 전기적으로 연결된 비트 라인의 전류를 감지함으로써) 메모리 셀(200)을 통과하여 흐르는 전류(또는 전류의 부재)를 감지하는 동작을 포함할 수 있다. 전류의 측정된 값(가령, 일부 예시에서, 전류가 검출되는지 여부)을 기초로 하여, 메모리에 저장된 정보의 대응하는 값이 결정될 수 있다. 메모리 셀(200)에 저장된 정보의 값이 또 다른 방식으로, 가령, 메모리 셀로 전기적으로 연결된 비트 라인의 전압을 감지함으로써, 결정될 수 있다.
도 3은 다양한 실시예에 따라 메모리 요소(333)로 연결된 액세스 구성요소(311)를 갖는 메모리 셀(300)의 개략도이다. 도 3에서 WL 및 BL로 라벨링된 라인이 각각 도 1의 액세스 라인(104) 중 임의의 하나 및 제 1 데이터 라인(106) 중 임의의 하나에 대응할 수 있다. 도 3은 예를 들어, 금속-옥사이드-반도체 전계-효과 트랜지스터(MOSFET)를 포함하는 액세스 구성요소(311)의 예시를 도시한다. 해당 분야의 통상의 기술자라면 본 명세서를 읽은 후, 메모리 셀(300)이 그 밖의 다른 유형의 액세스 구성요소, 가령, 다이오드를 포함할 수 있거나, 일부 교차점 어레이 실시예의 경우와 같이, 어떠한 액세스 구성요소도 포함하지 않을 수 있음을 알 것이다.
메모리 요소(333)는 2개의 전극, 가령, 제 1 전극(351)과 제 2 전극(352) 사이에 연결되고 배치될 수 있다. 도 3은 이들 전극을 점으로 개략적으로 도시한다. 구조적으로, 이들 전극 각각은 전도성 물질을 포함할 수 있다. 상기 메모리 요소(333)는 서로 다른 저항 상태를 갖기 위해, 가령, 신호에 응답하여 변경될 수 있는 물질을 포함할 수 있다. 메모리 요소(333)에 저장된 정보의 값은 메모리 요소(333)의 저항 상태에 대응할 수 있다. 액세스 구성요소(311)는 메모리 셀(300)의 동작 동안, 가령, 읽기, 프로그래밍, 또는 소거 동작 동안, (가령, 전압 또는 전류로 구현된) 신호가 전극(351, 352)의 쌍을 통해 메모리 요소(333)로 그리고 메모리 요소로부터 전송될 수 있게 할 수 있다.
프로그래밍 동작은 액세스 구성요소(311)를 켜기 위해 신호 WL를 사용하고, 그 후 메모리 요소(333)를 통해 신호 BL(가령, 프로그래밍 전압 또는 전류를 갖는 신호)을 인가할 수 있다. 이러한 신호는 메모리 요소(333)의 물질의 적어도 일부분이 자신의 저항 상태를 변경하게 할 수 있다. 변경은, 가령, 소거 동작을 수행함으로써 반전될 수 있다. 예를 들어, 메모리 요소(333) 내에 포함되는 전해질 내에 국소 전도 영역이 형성될 수 있다. 국소 전도 영역의 형성은 이하에서, 예를 들어 도 4를 참조하여 더 상세히 설명된다. 국소 전도 영역의 횡방향 크기는 메모리 셀(300)의 저항 상태를 결정할 수 있으며, 여기서, 서로 다른 저항 상태가 메모리 요소(333)에 저장된 정보의 서로 다른 값을 나타내는 서로 다른 데이터 상태에 대응한다.
읽기 동작은 액세스 구성요소(311)를 켜기 위해(또는 그 밖의 다른 방식으로 메모리 셀(300)을 액세스하기 위해) 신호 WL을 사용하고, 그 후 메모리 요소(333) 양단의 전압 또는 메모리 요소를 통과하는 전류(가령, 읽기 전압 또는 전류)를 갖는 신호 BL을 인가할 수 있다. 읽기 동작은 읽기 전압 또는 전류를 기초로 하여 메모리 셀(300)의 저항을 측정하여 여기에 저장된 정보의 대응하는 값을 결정할 수 있다. 예를 들어, 메모리 셀(300)에서, 읽기 전류가 메모리 요소(333)를 통과할 때 서로 다른 저항 상태가 서로 다른 값(가령, 전압 또는 전류 값)을 신호 BL로 전할 수 있다. 메모리 디바이스의 그 밖의 다른 회로(가령, 도 1의 I/O 회로(116) 같은 회로)가 신호 BL을 이용해 메모리 요소(333)의 저항 상태를 측정하여, 여기에 저장된 정보의 값을 결정할 수 있다.
읽기, 프로그래밍, 또는 소거 동작 중에 사용되는 전압 또는 전류는 서로 상이할 수 있다. 예를 들어, 프로그래밍 동작에서, 메모리 요소(333)를 통해 흐르는 전류를 생성하는 신호(가령, 도 3의 신호 BL)의 값(가령, 전압)은 물질 상태 또는 메모리 요소의 적어도 일부분이 변경되게 하기에 충분할 수 있다. 상기 변경은 메모리 요소(333)에 저장될 정보의 값을 반영하기 위해 메모리 요소의 저항 상태를 변경할 수 있다.
읽기 동작에서, 메모리 요소(333)를 통과하여 흐르는 전류를 생성하는 신호(가령, 도 3의 신호 BL)의 값(가령, 전압)은 전류를 생성하기에 충분하지만 메모리 요소의 임의의 부분이 변경되도록 하는 데는 불충분할 수 있다. 따라서 읽기 동작 동안 그리고 읽기 동작 후에 메모리 요소에 저장된 정보의 값이 변경되지 않은 채 유지될 수 있다.
소거 동작에서, 신호(가령, 도 3의 신호 BL)의 전압 값이 프로그래밍 동작에서 사용되는 전압과 반대 극성을 가질 수 있다. 따라서 상기 신호, 이 경우 전류를 생성하는 신호는 메모리 요소의 물질 상태를 이의 본래 상태, 예를 들어, 메모리 셀 상에서 임의의 프로그래밍이 수행되기 전의 상태로 변경, 또는 재설정할 수 있다.
도 1 내지 3의 메모리 셀(100, 200, 300)의 다양한 메모리 셀 또는 모든 메모리 셀은 이하에서 기재되는 메모리 셀 중 하나 이상과 유사하거나 동일한 구조를 갖는 메모리 셀을 포함할 수 있다.
예를 들어, 도 4는 도 1 및 2의 메모리 디바이스와 함께 사용될 수 있고 도 3의 메모리 요소(333)와 유사하거나 동일할 수 있는 복수의 메모리 셀 중 하나의 단순화된 개략적 블록도이다. 즉, 메모리 셀(300)은 저항 변화 메모리(RCM) 셀(400)을 포함할 수 있다. RCM 셀(400)은, 셀 저항 변화, 따라서, 메모리 상태가 메모리 젤 전극들 사이의 국소 전도 영역의 형성 또는 제거를 기초로 하는 메모리 셀을 포함할 수 있다. 일부 RCM 기법에서, 때때로 국소 전도 영역은 전도성 필라멘트라고 지칭된다. 일부 실시예에서, RCM은 옥사이드 또는 칼코게나이드(chalcogenide)-계 메모리 셀 물질에서 국소 전도 영역이 형성되는 저항성 랜덤 액세스 메모리(RRAM)의 유형을 포함한다. 하나의 실시예에서, RRAM 셀은 전도성-브리징 RAM(conductive-bridging RAM)(CBRAM) 메모리 셀이다. 이 경우, RCM 셀(400)의 동작은 RCM 셀(400)의 메모리 셀 물질(409) 내 금속 이온의 전압-구동 이온 이주 및 전기화학적 증착을 기초로 한다. 또 다른 실시예에서, RRAM 셀은 전이 금속 옥사이드 메모리 셀 물질 내에서 산소 음이온의 전계 구동 표류 또는 산소 공공(oxygen vacancy)에 의해 국소 전도 영역을 형성 및 소거하는 것을 기초로 한다.
임의의 신호(가령, 바이어스 전압)가 RCM 셀(400)의 애노드(405) 및 캐소드(407)로 인가되기 전에, RCM 셀(400)의 기본 구성은 금속-절연체-금속 구조를 가진다. 일부 실시예에서, 각각의 RCM 셀이 비-옴 액세스 디바이스(non-ohmic access device), 가령, 다이오드와 직렬로 구성되어, 메모리 셀 어레이 내 선택되지 않은 메모리 셀을 통한 기생 전류 경로를 제어할 수 있다. 임의의 전압이 애노드(405)로 인가되기 전에, RCM 셀(400)은 "재설정" (가령, 원시) 상태인 것으로 간주될 수 있다. 상기 재설정 상태는 메모리 셀 물질(409)의 자연스러운 절연(즉, 전기적으로 비-전도성) 속성으로 인해 비교적 높은 저항 상태이다. 예를 들어, RCM 셀(400)의 애노드(405)로 양 전압(positive voltage)을 인가함으로써, 금속 이온이 애노드(405)로부터, 메모리 셀 물질(409)을 통해, 캐소드(407)를 향해 구동된다.
예를 들어 애노드(405)는 산화 가능하고, 고속 확산성의 금속 또는 금속 합금 층일 수 있다. 상기 애노드(405)는 다양한 유형의 전기화학적 활물질 또는 금속 합금으로 구성될 수 있다. 구체적 예시에서, 애노드(405)는 은(Ag), 구리(Cu), 알루미늄(Al), 또는 아연(Zn)을 포함할 수 있고 금속 이온 도너(metallic ion donor)로서 기능한다. 상기 캐소드(407)는 이온을 메모리 셀 물질(409)로 제공하기 위한 유의미한 용해도 또는 유의미한 이동도를 갖지 않는 반도체 또는 금속 물질을 포함하는 비교적 비활성 물질일 수 있다.
구체적 예를 들면, 캐소드(407)는 백금(Pt), 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 티타늄 니트라이드(TiN), 도핑된 실리콘(Si), 탄탈럼 니트라이드(TaN), 또는 루테늄(Ru)을 포함할 수 있다. 상기 메모리 셀 물질(409)은 칼코게나이드, 가령, 은-도핑된 게르마늄 셀레나이드(Ag-GeSe), 은-도핑된 게르마늄 설파이드(Ag-GeS2), 구리-도핑된 게르마늄 설파이드(Gu-GeS2), 또는 구리 텔루라이드(CuTex), 또는 옥사이드, 가령, 전이 금속 옥사이드(가령, ZrOx), 반도체 옥사이드(가령, SiOx), 희토류 옥사이드(가령, YbOx), 또 다른 금속 옥사이드(가령, AlOx), 또는 이들의 조합(가령, ZrSiOx)일 수 있다.
더 전통적인 메모리 기법(가령, 플래시 메모리)과 비교되는 RCM 셀(400)의 한 가지 이점은 상기 RCM 셀(400)이 더 작은 기술 노드로 축소될 수 있는 가능성을 제안하고, 모든 동작(가령, 읽기, 프로그래밍 및 소거)에 대해 비교적 저전력으로 동작될 수 있다는 것이다. 또한 이들 동작은 전통적인 메모리에서보다 더 높은 속도로 수행될 수 있다.
이제 도 5를 참조하면, 2개의 전기 접촉부를 갖는 메모리 셀(500)에 대한 조합 및 순열이 도시되어 있다. 제 1 전기 접촉부(501)(EC1)와 제 2 전기 접촉부(503)(EC2)가 예를 들어 메모리 셀 물질(505)에 의해 분리되어 있다. 제 1 전기 접촉부(501)에서 제 2 전기 접촉부(503)로 뻗어 있는 전도 경로(507)가 도시되어 있다. 메모리 셀(500)의 단순한 2진 온/오프(on/off) 배열을 가정할 때, 상기 전도 경로(507)는 제 1 전기 접촉부(501)와 제 2 전기 접촉부(503) 사이에서 가능한 전기 연결만 제공한다.
앞서 간략하게 언급된 바와 같이, 이산 CP를 기반으로 동작하는 RCM 셀의 경우, 원칙적으로 복수의 전기 접촉부 간 복수의 경로가 가능하다. 셀 당 3개 이상의 전극 접촉부를 갖는 임의의 필라멘트 기반 RCM 셀 기법이 고려될 수 있다.
정보 저장을 위한 순열의 개수는 셀 당 전극 접촉부의 개수와 대략 멱법칙 관계로 증가하고, 조합(및 프로그래밍/소거 및 읽기 동작)의 개수는 대략 선형으로만 증가한다. 도시된 구성에서 메모리 셀 상의 전기 접촉부의 소정의 개수 N EC 에 대하여, 전도 경로의 최대 개수 N CP 는 수식(1)에 의해 결정될 수 있다:
Figure pct00001
수식(2)로 표현되는 멱법칙 관계에 따라 온/오프 순열의 최대 개수, N PERM 이 제공된다:
Figure pct00002
수식(2)에 의해 결정되는 순열의 개수는 다양한 가능한 전도 경로 배열들 간 온/오프 설정의 시퀀스 또는 순서와 관련된다. 순열의 개념이 이하에서 표 Ⅲ을 참조하여 더 상세히 언급된다.
수식(1)은 짝수 개의 전기 접촉부에 대해 적용된다. 홀수 개의 전기 접촉부 또는 상이한 기하학적 형태 및 배열의 전기 접촉부는 약간 상이한 개수의 CP를 도출할 수 있지만, CP의 최대 개수는 상기의 전도 경로 수식(1)에 의해 제공된 결과와 여전히 정성적으로 유사하며, 이는 이하에서 더 상세히 설명될 것이다.
단 2개의 전기 접촉부가 제공되는 도 5의 단순한 예시에서, 메모리 셀(500)의 전기 접촉부의 개수는 2이며, 접촉부 EC1 및 EC2라고 지정된다. 따라서 2개의 전기 접촉부에 대하여, 전도 경로의 최대 개수는 하나(one) - 즉, EC1과 EC2 간 전도 경로(507) - 이다. EC1을 EC2로 연결하는 가능한 순열 또는 방식의 개수가 역시 하나이다. 도 5의 메모리 셀(500)에 대한 이들 가능한 조합 및 순열이 이하의 표 Ⅰ에서 정리되어 있다.
Figure pct00003
표 Ⅰ
따라서 전도 경로의 최대 개수 및 가능한 순열의 최대 개수는 2개의 전기 접촉부의 경우 단 하나이다.
그러나 이제 도 6을 참조하면, 4개의 전기 접촉부를 갖는 메모리 셀(600) 내 전도 경로에 대한 조합 및 순열의 개수가 도시되어 있다. 메모리 셀(600)은 4개의 전기 접촉부(601)(EC1, EC2, EC3, 및 EC4)를 포함하고, 이 예시의 경우, 2개의 메모리 상태("온" 또는 "오프")를 가진다고 간주될 수 있다. 상기 메모리 셀(600)은 접촉부(EC1과 EC2)를 전기적으로 연결하는 제 1 전도 경로(611), 접촉부(EC2 및 EC3)를 전기적으로 연결하는 제 2 전도 경로(613), 접촉부(EC1 및 EC4)를 전기적으로 연결하는 제 3 전도 경로(615), 및 접촉부(EC3 및 EC4)를 전기적으로 연결하는 제 4 전도 경로(617)를 가진다. 접촉부(EC2 및 EC3)를 전기적으로 연결하는 제 2 전도 경로(613) 및 접촉부(EC1 및 EC4)를 전기적으로 연결하는 제 3 전도 경로(615)는 교차-연결된 전도 경로라고 간주될 수 있다. 도 6의 측면도 도시가 전도 경로(CP) 구성의 3차원 형태를 나타내지 않는다. 전기 접촉부(EC)의 기하학적 형태 레이아웃이 2개의 CP를 전기적으로 단락(short)시킬 수 있기 때문에 제 2 전도 경로(613)와 제 3 전도 경로(615)가 물리적으로 겹치지 않도록 이들을 분리시킨다.
앞서 도 4를 참조하여 언급된 바와 같이 전해질(609)은 필라멘트 또는 전도 경로 중 임의의 것의 성장 또는 형성을 가능하게 할 수 있다. 도 6에서 도시된 바와 같이, 전해질(609)은 4개의 전기 접촉부(601) 각각 간에 연속으로 형성된다(가령, 연속 전해질). 그러나 또 다른 실시예에서, 전해질(609)은 단일 연속 가닥을 형성하지 않고, 대신 4개의 전기 접촉부(601) 각각을 임의의 방식으로 가교하는 전해질(609)의 연속 부분을 포함할 수 있다.
4개의 전기 접촉부(601)에 대해 도 6의 메모리 셀(600)에 전도 경로 및 멱법칙 순열 관계를 적용하면, 전도 경로의 최대 개수는 4인 것으로 밝혀진다. 4개의 전기 접촉부(601)를 연결하는 가능한 순열 또는 방식의 최대 개수는 16이다. 도 6의 메모리 셀(600)에 대한 이들 가능한 조합 및 순열은 이하의 표 Ⅱ에서 정리된다.
Figure pct00004
표 Ⅱ
따라서 4개의 전기 접촉부(601)를 갖는 도 6의 메모리 셀(600)에 대한 전도 경로의 최대 개수는 4이고, 가능한 순열의 최대 개수는 16이다. 이하의 표 Ⅲ은 전기 접촉부들 간에 "온" 상태의 전도 경로를 갖는 전기 접촉부들에 대한 다양한 조합의 온/오프 구성 상태에 따라 달라지는 조합의 개수 및 순열의 개수의 표시를 제공한다.
Figure pct00005
표 Ⅲ
앞서 간략히 언급된 바와 같이, 순열의 개수는 다양한 가능한 전도 경로 배열들 간 온/오프 설정의 가령 읽기의 시퀀스, 또는 순서와 관련된다. 따라서 모든 전도 경로의 온/오프 구성의 개수는 표 Ⅲ의 상단의 모두 "오프"(0, 0, 0, 0)에서, 표 Ⅲ의 하단의 모두 "온"(1, 1, 1, 1)까지 다양하기 때문에, 전도 경로가 켜지거나 프로그래밍되거나, 소거되거나, 읽힐 수 있는 순열 또는 시퀀스의 개수는 각각의 새로운 "온" 상태에 대해 1씩 증가한다. 결과적으로, RCM 셀로 전기적으로 연결된 전기 접촉부의 쌍은 전기 접촉부가 서로 직접 대향하여 배치됐는지 또는 가령 도 6 및 도 7에 도시된 바와 같이 교차-연결되어 있는지에 무관하게, 프로그래밍, 소거, 또는 읽기 동작을 위해 개별적으로 액세스되도록 구성된다.
예를 들어, CP-3 및 CP-4의 CP만 "온(on)" 또는 "오프(off)"인 상황을 고려한다. 이 예시에서, 조합은 단 2개만 존재한다: (1) 접촉부 EC1에서 EC4, 및 (2) 접촉부 EC3에서 EC4. 그러나 순열은 3개가 존재한다: (1) CP-3 "오프" 및 CP-4 "오프"의 CP, (2) CP-3 "오프" 및 CP-4 "온"의 CP, 및 (3) CP-3 "온" 및 CP-4 "온"의 CP. 따라서 "1"을 저장하기 위해 4개의 서로 다른 방식이 존재한다. 이들 순열은 표 Ⅲ에서 온/오프 시퀀스의 행 1 내지 3을 참조하면 더 쉽게 시각화될 수 있다.
앞서 제공된 표 및 수식(1) 및 (2)는 온-오프 상태와만 관련된다. 본 발명의 이러한 2진 단순화는 이해의 명료성을 위해서 제공된 것에 불과하며 한정을 의도한 것이 아니다. 멀티-레벨 셀(multi-level cell)(MLC)을 고려할 때, 복수의 전도 경로의 조합과 순열 모두 3개 이상의 전기 접촉부(EC)를 갖는 셀 내에서 고려될 수 있다. 예를 들어, MLC 적용예에서, 각각의 전도 경로가 3개의 상태(가령, 고, 중, 및 저 저장 상태)를 갖는 경우, 4개의 전도 경로를 갖는 3-상태 MLC 디바이스의 경우 수식(3)이 적용된다:
Figure pct00006
결과적으로, 3개의 상태 및 4개의 전도 경로의 경우, N PERM = 34. 따라서 N PERM = 81. 일반적으로 메모리 상태의 임의의 개수, N S 에 대해 수식(4)이 적용된다:
Figure pct00007
따라서 수식(4)을 적용하면, 4개의 전도 경로를 갖는 4-상태 MLC의 경우, N PERM = 44, 즉, N PERM = 256이고; 5-상태 MLC의 경우 N PERM = 54, 즉, N PERM = 625인 등이다. 따라서 해당 분야의 통상의 기술자라면, 본 명세서에 제공된 개시내용을 읽고 이해한 후, 기재된 순열 방법을 적용함으로써 가능한 저장 밀도의 큰 증가를 이해할 것이다. 덧붙여, 정보 저장에 대한 순열의 개수는 셀 당 전극 접촉부의 개수와 멱법칙 관계로 증가하지만, 조합(및 각자의 프로그래밍/소거 및 읽기 동작)의 개수는 단지 선형으로만 증가한다.
또 다른 예를 들면, 도 7은 6개의 전기 접촉부(701)(EC1, EC2, …, EC6)를 갖는 메모리 셀(700)에서 전도 경로에 대한 조합 및 순열의 개수를 도시한다. 예를 들어, 메모리 셀(700)은 2개의 메모리 상태("온" 또는 "오프")를 갖는 것으로 간주될 수 있다.
메모리 셀(700)은 접촉부(EC1 및 EC2)를 전기적으로 연결하는 제 1 전도 경로(715), 접촉부(EC1 및 EC4)를 전기적으로 연결하는 제 2 전도 경로(717), 접촉부(EC2 및 EC3)를 전기적으로 연결하는 제 3 전도 경로(719), 접촉부(EC3 및 EC4)를 전기적으로 연결하는 제 4 전도 경로(721), 접촉부(EC3 및 EC6)를 전기적으로 연결하는 제 5 전도 경로(723), 접촉부(EC4 및 EC5)를 전기적으로 연결하는 제 6 전도 경로(725), 접촉부(EC5 및 EC6)를 전기적으로 연결하는 제 7 전도 경로(727)를 가진다.
메모리 셀 물질(713)은 도 4를 참조하여 앞서 언급된 바와 같이 전도 경로들 중 임의의 것의 성장 또는 형성을 가능하게 할 수 있다. 도 7에 도시된 바와 같이, 메모리 셀 물질(713)은 6개의 전기 접촉부(701) 각각 사이에 연속으로 형성된다. 그러나 또 다른 실시예에서, 메모리 셀 물질(713)은 단일 연속 가닥을 형성하지 않고, 대신, 6개의 전기 접촉부(701) 각각을 임의의 방식으로 가교하는 메모리 셀 물질(713)의 연속 부분을 포함할 수 있다.
6개의 전기 접촉부에 대해 도 7의 메모리 셀(700)에 전도 경로 및 멱법칙 순열 관계, 각각 수식 (1) 및 (2)를 적용하면, 전도 경로의 최대 개수는 7인 것으로 밝혀진다. 6개의 전기 접촉부(701)를 연결하는 가능한 순열 또는 방식의 최대 개수는 128이다. 도 7의 메모리 셀(700)에 대한 이들 가능한 조합 및 순열이 이하의 표 Ⅳ에서 정리된다.
Figure pct00008
표 Ⅳ
따라서, 6개의 전기 접촉부(701)를 갖는 도 7의 메모리 셀(700)에 대한 전도 경로의 최대 개수는 7이며, 가능한 순열의 최대 개수는 128이다.
도 7에서, 메모리 셀(700)의 종료 비트(end bit)들이 연결될 수 없다고 가정된다. 예를 들어, EC6에서 접촉부 EC1 또는EC5로 접촉부 EC2로 되돌아 가는 어떠한 전도 경로도 도시되지 않는다. 그러나 이러한 배열이 가능하며 본 명세서를 읽은 후 해당 분야의 통상의 기술자에 의해 고려될 수 있다. 덧붙여, 도 8 및 도 9를 참조하여 설명되는 그 밖의 다른 배열이 또한 가능할 수 있다. 예를 들어, 그 밖의 다른 전극 접촉부 구성은 하나 이상의 셀 물질의 매트릭스 내 조밀 육방 구조(hexagonal close-packed)(HCP) 어레이 또는 비아 접촉부의 입방체 어레이를 포함할 수 있다.
일반적으로, 정보 저장을 위한 순열의 개수가 셀 당 전기 접촉부의 개수와 멱법칙 관계로 증가한다. 조합의 개수, 그리고 따라서 프로그램/소거 및 읽기 동작의 개수는 선형으로만 증가한다. 표 Ⅴ는 2-상태 메모리 셀에서 전기 접촉부의 예시적 개수 N EC 를 이용해 N PERM 에 대한 멱법칙 관계와 N CP 에 대한 선형 관계 모두를 나타낸다.
Figure pct00009
표 Ⅴ
또 다른 예시로서, 도 8이 7개의 전기 접촉부(801)(EC1, EC2, …, EC7)과 2개의 메모리 상태("온(on)" 또는 "오프(off)")를 갖는 메모리 셀(800) 내 전도 경로에 대한 조합 및 순열의 개수를 나타내는 평면도이다. 7개의 전기 접촉부(801)는 서로 횡방향으로 배열된 개별 메모리 셀들 사이에 조밀 육방 구조(HCP) 배열로 배열된다. 메모리 셀(800)의 HCP 배열은 더 큰 2
Figure pct00010
3 f2 메모리 셀 어레이의 서브세트를 포함할 수 있다. 메모리 셀(800)은 접촉부(EC1 및 EC7)를 전기적으로 연결하는 제 1 전도 경로(821), 접촉부(EC2 및 EC7)를 전기적으로 연결하는 제 2 전도 경로(823), 접촉부(EC3 및 EC7)를 전기적으로 연결하는 제 3 전도 경로(825), 접촉부(EC4 및 EC7)를 전기적으로 연결하는 제 4 전도 경로(827), 접촉부(EC5 및 EC7)를 전기적으로 연결하는 제 5 전도 경로(829), 및 접촉부(EC6 및 EC7)를 전기적으로 연결하는 제 6 전도 경로(831)를 가진다.
메모리 셀 물질(815)은 도 4를 참조하여 앞서 언급된 바와 같은 전도 경로들 중 임의의 전도 경로의 형성을 가능하게 할 수 있다. 메모리 셀 물질(815)이 도 8의 평면도에서 각각의 전기 접촉부를 둘러싸는 원형 배열로 나타나지만, 상기 메모리 셀 물질(815)은 어떠한 형태, 가령, 정사각형, 직사각형, 육각형, 또는 심지어 불규칙한 형태, 가령, 7개의 전기 접촉부(801)들 사이의 공동을 채워 상기 7개의 전기 접촉부(801) 중 이웃하는 각각을 가교하는 연속 형태라도 가질 수 있다. 예를 들어, 도시된 바와 같이, 제 1 전기 접촉부(EC1)와 제 7 전기 접촉부(EC7) 사이의 메모리 셀 물질(815)은 7개의 전기 접촉부(801)들 사이에 전도 경로가 형성되도록 만난다. 다른 실시예에서, 메모리 셀 물질(815)은 메모리 셀(800)의 전체 구성에 걸쳐 연속일 수 있다.
앞서 언급된 바와 같이, 전도 경로 수식(1)은, 예를 들어, 도 5 내지 7에서 도시된 구성에서 짝수 개가 아닌 전기 접촉부의 경우 근사에 불과하다. 홀수 개의 전기 접촉부, 가령, 도 8을 참조하여 기재된 7개의 전기 접촉부(801)의 경우, 제 7 접촉부(EC7)가 나머지 접촉부(EC1 내지 EC6)와 공유된다. 따라서 전도 경로 수식(1)은 근사에 불과하고 전기 접촉부의 정확한 기하학적 배열에 따라 약간 달라질 것이다. 그러나 전기 접촉부의 개수가 결정되면, 멱법칙 순열 관계, 수식(2)이 도 8의 메모리 셀(800)에 여전히 적용 가능하다. 6개의 전도 경로를 갖는 7개의 전기 접촉부의 경우, 상기 7개의 전기 접촉부(801)를 연결하는 가능한 순열 또는 방식의 최대 개수는 64이다. 도 8의 메모리 셀(800)에 대한 이들 가능한 조합 및 순열이 이하의 표 Ⅵ에서 정리된다.
Figure pct00011
표 Ⅵ
이제 도 9를 참조하면, 평면도가 사각 어레이의 4개의 전기 접촉부(901)를 갖는 메모리 셀(900)의 구성에서 전도 경로에 대한 조합 및 순열의 개수를 가리키며, 이때 개별 메모리 셀들은 서로 횡방향으로 배열된다. 상기 메모리 셀(900)은 더 큰 4f2 메모리 셀 어레이의 서브세트일 수 있다. 상기 메모리 셀(900)은 4개의 전기 접촉부(901)(EC1, EC2, EC3, 및 EC4)를 가지며, 이 예시의 경우 2개의 메모리 상태("온" 및 "오프")를 갖는 것으로 간주될 수 있다. 상기 메모리 셀(900)은 접촉부(EC1 및 EC2)를 전기적으로 연결하는 제 1 전도 경로(929), 접촉부(EC1 및 EC4)를 전기적으로 연결하는 제 2 전도 경로(931), 접촉부(EC1 및 EC3)를 전기적으로 연결하는 제 3 전도 경로(921), 접촉부(EC3 및 EC2)를 전기적으로 연결하는 제 4 전도 경로(927), 접촉부(EC3 및 EC4)를 전기적으로 연결하는 제 5 전도 경로(923), 및 접촉부(EC4 및 EC2)를 전기적으로 연결하는 제 6 전도 경로(925)를 가진다.
교차-연결된 전도 경로, 가령, 접촉부(EC1 및 EC4)를 전기적으로 연결하는 제 2 전도 경로(931) 및 접촉부(EC3 및 EC2)를 전기적으로 연결하는 제 4 전도 경로(927) 중 어느 하나 또는 둘 모두는 선택적 전도 경로로 간주될 수 있다. 즉, 구체적 메모리 디바이스에 따라서, 이들 전도 경로 중 하나 또는 둘 모두는 주어진 구성에서 채용되지 않을 수 있다. 따라서 도 9의 메모리 셀(900)의 경우, 설계자가 2개의 선택적 교차-연결된 전도 경로 중 하나 또는 둘 모두를 포함하도록 선택한 여부에 따라서, 4, 5, 또는 6개의 전도 경로가 존재할 수 있다. 일부 실시예에서, 예를 들어, 국소 전도 영역이 중앙 공간을 가로지를 때 충분히 고립될 수 없는 경우 간섭을 피하기 위해, 모든 전도 경로가 사용되는 것은 아닐 수 있다.
메모리 셀 물질(909)은 도 4를 참조하여 앞서 언급된 바와 같은 전도성 경로들 중 임의의 것의 형성을 가능하게 할 수 있다. 도 8을 참조하여 언급된 메모리 셀 물질(815)에서와 같이, 도 9의 메모리 셀 물질(909)은 임의의 형태, 가령, 정사각형, 직사각형, 육각형, 또는 4개의 전기 접촉부(901)의 이웃하는 전기 접촉부들을 가교하는 전해질의 연속인 부분으로서 상기 4개의 전기 접촉부(901) 간 임의의 공동을 완전하게 채우는 한 불규칙한 형태를 가질 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제 1 전기 접촉부(EC1)와 제 4 전기 접촉부(EC4) 사이의 메모리 셀 물질(909)은 전도 경로를 형성하도록 만난다.
4개의 전기 접촉부에 대해 도 9의 메모리 셀(900)로 전도 경로 및 멱법칙 순열 관계를 적용하면, 전도 경로의 최대 개수는 (2개의 선택적 교차-연결된 전도 경로 중 하나 또는 둘 모두가 사용되는지 여부에 따라서) 4, 5, 또는 6이다. 선택된 전도 경로의 개수를 기초로 하여, 4개의 전기 접촉부를 연결하는 가능한 순열 또는 방식의 최대 개수는 16, 32, 또는 64가 된다. 도 9의 메모리 셀(900)의 이들 가능한 조합 및 순열은 이하의 표 Ⅶ에서 정리된다.
Figure pct00012
표 Ⅶ
본 명세서에 제공되는 개시내용을 읽고 이해한 것을 기초로 하여, 해당 분야의 통상의 기술자라면 기법 및 개념을 메모리 셀의 임의의 개수의 접촉부 및 다양한 배열로 쉽게 확장시킬 수 있다. 예를 들어, 해당 분야의 통상의 기술자라면 기법 및 개념을 또 다른 메모리 셀과 다양한 기하학적 배열로 된 수백 개, 수천 개, 또는 훨씬 더 많은 전기 접촉부를 갖는 메모리 셀에 적용할 수 있다. 따라서 많은 실시예들이 구현될 수 있다.
예를 들어, 도 10의 시스템(1000)은 제어기(1003), 입/출력(I/O) 디바이스(1011)(가령, 키패드, 터치스크린, 또는 디스플레이), 메모리 디바이스(1009), 무선 인터페이스(1007), 정적 랜덤 액세스 메모리(SRAM) 디바이스(1001), 및 버스(1013)를 통해 서로 연결된 시프트 레지스터(가령, 본 명세서에 개시된 기법을 이용하여 형성된 모놀리식 시프트 레지스터)를 포함하는 것으로 나타난다. 하나의 실시예에서 배터리(1005)는 시스템(1000)으로 전력을 공급할 수 있다. 상기 메모리 디바이스(1009)는 NAND 메모리, 플래시 메모리, NOR 메모리, 이들의 조합 등을 포함할 수 있다.
상기 제어기(1003)는, 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로-제어기 등을 포함할 수 있다. 상기 메모리 디바이스(1009)는 시스템(1000)에 의해 전송되는 정보를 저장하도록 사용될 수 있다. 선택사항으로서 상기 메모리 디바이스(1009)는 시스템(1000)의 동작 동안 제어기(1003)에 의해 실행되는 명령의 형태로 된 정보를 저장하도록 사용될 수 있고 시스템(1000)에 의해 생성, 수집, 또는 수신된 사용자 데이터(가령, 이미지 데이터)의 형태로 된 정보를 저장하도록 사용될 수 있다. 본 명세서에 개시되는 바와 같이 명령은 디지털 정보 및 사용자 데이터로서 저장될 수 있고 디지털 정보로서 메모리의 하나의 섹션에 그리고 아날로그 정보로서 또 다른 섹션에 저장될 수 있다. 또 다른 예를 들면, 한 특정 섹션이 한 때 디지털 정보를 저장하는 것으로 라벨링되고, 나중에 아날로그 정보를 저장하도록 재할당 및 재구성될 수 있다. 제어기(1003), 메모리 디바이스(1009), 및/또는 시프트 레지스터(1015)가 본 명세서에 기재된 신규한 메모리 디바이스들 중 하나 이상을 포함할 수 있다.
I/O 디바이스(1011)가 정보를 생성하도록 사용될 수 있다. 라디오 주파수(RF) 신호에 의해 무선 통신 네트워크로 정보를 송신 및 무선 통신 네트워크로부터 정보를 수신하기 위해, 상기 시스템(1000)은 무선 인터페이스(1007)를 이용할 수 있다. 무선 인터페이스(1007)의 예시는 안테나 또는 무선 송수신기, 가령, 다이폴 안테나를 포함할 수 있다. 그러나 본 발명의 대상의 범위는 이에 한정되지 않는다. 또한, 상기 I/O 디바이스(1011)는 저장된 것이 무엇인지를 반영하는 신호를 (디지털 정보가 저장된 경우) 디지털 출력으로서, 또는 (아날로그 정보가 저장된 경우) 아날로그 출력으로서 전달할 수 있다. 상기에서 무선 적용예의 하나의 예시가 제공되지만, 본 명세서에 개시되는 본 발명의 대상의 실시예는 비-무선 적용예에서도 사용될 수 있다. I/O 디바이스(1011)가 본 명세서에 기재된 신규한 메모리 디바이스 중 하나 이상을 포함할 수 있다.
본 발명의 방법 및 장치의 다양한 예시가 다양한 실시예의 구조의 일반적인 이해를 제공하려는 의도를 가지며 본 명세서에 기재된 구조, 특징, 및 물질을 사용할 수 있는 장치 및 방법의 모든 요소 및 특징에 대한 완전한 기재를 제공하려는 의도를 갖지 않는다.
다양한 실시예의 장치는 예를 들어 고속 컴퓨터에서 사용되는 전자 회로, 통신 및 신호 프로세싱 회로, 단일 또는 다중-프로세서 모듈, 단일 또는 복수의 임베디드 프로세서, 다중-코어 프로세서, 데이터 스위치, 및 애플리케이션 특정 모듈, 가령, 멀티레이어, 멀티-칩 모듈 등을 포함하거나 이에 포함될 수 있다. 이러한 장치는 다양한 전자 시스템, 가령, 텔레비전, 셀룰러 전화기, 개인 컴퓨터(가령, 랩톱 컴퓨터, 데스크톱 컴퓨터, 핸드헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어, 차량, 의료 기기(가령, 심장 모니터, 혈압 모니터 등), 셋 톱 박스, 및 그 밖의 다른 다양한 전자 시스템 내 하위-구성요소로서 더 포함될 수 있다.
해당 분야의 통상의 기술자라면, 본 명세서에 개시된 이러한 그리고 그 밖의 다른 방법(가령, 프로그래밍 또는 읽기 동작)에 대해, 다양한 방법의 부분을 형성하는 활동들이 상이한 순서로 구현될 수 있을 뿐 아니라, 서로 치환되는 다양한 요소를 이용해 반복되고 동시에 실행될 수도 있다. 또한, 주요 동작 및 작업만 예시로서 제공되며, 동작 및 작업 중 일부는 선택사항이며, 개시된 실시예의 본질에서 벗어나지 않으면서, 조합되어 더 적은 동작 및 작업이 되거나 추가 동작 및 작업으로 확장될 수 있다.
따라서 본 발명은 다양한 양태의 예시로 의도된 본 명세서에서 기재된 특정 실시예와 관련하여 한정되지 않는다. 본 개시내용을 읽고 이해한 후 해당 분야의 통상의 기술자에게 많은 수정 및 변형이 이뤄질 수 있음이 자명할 것이다. 본 명세서에서 나열된 것에 추가로, 본 발명의 범위 내의 기능적으로 균등한 방법 및 장치가, 상기 기재로부터 해당 분야의 통상의 기술자에게 자명할 것이다. 일부 실시예의 부분 및 특징이 다른 실시예의 부분 및 특징에 포함되거나 이를 치환할 수 있다. 그 밖의 다른 많은 실시예가 본 명세서에 제공되는 기재를 읽고 이해하면 해당 분야의 통상의 기술자에게 자명할 것이다. 이러한 수정 및 변형이 첨부된 청구항의 범위 내에서 속하려는 의도를 가진다. 본 개시내용은 이하의 특허청구항 및 이러한 특허청구항의 권리 범위와 균등한 범위에 의해서만 한정된다. 본 명세서에서 사용되는 용어는 특정 실시예를 기술하는 목적만 갖고 한정하려는 의도는 갖지 않음을 이해해야 한다.
다양한 실시예에서, 적어도 2개의 저항 변화 메모리(RCM) 셀을 포함하는 장치가 제공된다. 상기 장치는 RCM 셀 각각으로 연결되는 적어도 2개의 전기 접촉부를 포함한다. 메모리 셀 물질이 RCM 셀 각각으로 연결되는 전기 접촉부 각각의 쌍 사이에 배치된다. 전해질은 상기 전기 접촉부들 사이에 국소 전도 경로를 형성할 수 있으며, 여기서, 상기 전해질의 적어도 일부분이 적어도 2개의 RCM 셀 각각으로 전기적으로 연결된 적어도 2개의 전기 접촉부 중 선택된 전기 접촉부들 간 전도 경로를 교차-연결하도록 배열된다.
장치의 실시예들 중 적어도 일부에서, 전기 접촉부 각각의 쌍이 프로그램, 소거, 또는 읽기 동작을 위해 개별적으로 액세스되도록 구성된다. 장치의 실시예들 중 적어도 일부에서, 전기 접촉부 쌍 사이에 형성될 전도 경로의 개수는 전기 접촉부의 총 개수를 기초로 선형으로 증가한다. 장치의 실시예들 중 적어도 일부에서, 프로그래밍, 소거, 또는 읽기 동작에 대한 순열의 개수는 전도 경로의 개수를 기초로 멱법칙 관계에 따라 증가한다.
다양한 실시예에서, 적어도 하나의 저항 변화 메모리(RCM) 셀을 포함하는 장치가 제공된다. 상기 장치는 서로 횡방향으로 배열된 3개 이상의 전기 접촉부를 갖는 RCM 셀로 전기적으로 연결되는 3개 이상의 전기 접촉부를 포함한다. 메모리 셀 물질이 전기 접촉부 쌍 사이에 배치된다. 전해질은 3개 이상의 전기 접촉부 쌍 사이에 국소 전도 경로를 형성할 수 있다.
장치의 일부 실시예에서, 전해질의 적어도 일부분이 전기 접촉부들 중 선택된 전기 접촉부들 사이에 전도 경로를 교차-연결하도록 배열된다.
다양한 실시예에서, 전기 디바이스로 연결되는 적어도 3개의 전기 접촉부를 갖는 전기 디바이스를 포함하는 장치가 제공된다. 상기 3개의 접촉부는 서로 횡방향으로 배열된다. 메모리 셀 물질은 적어도 3개의 전기 접촉부 중 적어도 전기 접촉부 쌍 사이에 배치된다.
장치의 일부 실시예에서, 상기 전기 디바이스는 모놀리식 솔리드-스테이트 시프트 레지스터를 포함한다.
다양한 실시예에서, 메모리 디바이스를 동작시키는 방법이 제공된다. 상기 방법은 적어도 3개의 전기 접촉부를 갖는 메모리 디바이스에서, 메모리 디바이스 상에서 복수의 동작을 수행하기 위한 시퀀스를 선택하는 단계, 상기 메모리 디바이스 상에서 제 1 동작을 수행하도록 적어도 3개의 전기 접촉부 중 제 1 쌍을 선택하는 단계, 및 상기 메모리 디바이스 상에서 다음 동작을 수행하도록 상기 적어도 3개의 전기 접촉부 중 교차-결합된 전기 접촉부의 다음 쌍을 선택하는 단계를 포함한다.
다양한 실시예에서, 적어도 3개의 저항 변화 메모리(RCM) 셀을 포함하는 장치가 제공된다. 상기 장치는 RCM 셀이 서로 횡방향으로 배열되는 RCM 셀 각각으로 전기적으로 연결된 적어도 하나의 전기 접촉부를 포함한다. 메모리 셀 물질은 적어도 3개의 RCM 셀 각각으로 연결되는 전기 접촉부들 중 적어도 전기 접촉부 쌍 사이에 배치된다. 상기 전해질은 전기 접촉부 사이에 전도 경로를 형성할 수 있다.
장치의 일부 실시예에서, 조밀 육방 구조(hexagonal close-packed) 어레이로 7개의 RCM 셀이 형성된다. 장치의 일부 실시예에서, 사각 배열로 4개의 RCM 셀이 형성된다.
본 명세서에서 사용될 때, "또는"이라는 용어는 포함 또는 배제 관점으로 해석될 수 있다. 덧붙여, 이하에서 언급된 다양한 예시적 실시예가 주로 2-상태(가령, 싱글-레벨 셀(SLC)) 메모리 디바이스와 관련될 수 있지만, 상기 실시예는 단지 개시의 명료성을 위해서 제공된 것이며 따라서 SLC 메모리 디바이스의 형태로 된 장치에 한정되지 않고, 심지어 일반적인 메모리 디바이스에도 한정되지 않는다. 예를 들어, 제공된 개시내용은 다른 유형의 전기 디바이스, 가령, 필라멘트 또는 전도 경로를 기반으로 하는 모놀리식 솔리드-스테이트 시프트 레지스터에 쉽게 적용될 수 있다.
읽는 자로 하여금 기술적 발명의 속성을 빠르게 확인할 수 있도록 본 발명의 요약이 제공된다. 상기 요약서는 청구항을 해석하거나 제한하려 사용되지 않을 것이라는 점을 염두에 두고 제출된다. 덧붙여, 상기의 상세한 설명에서, 다양한 특징들이 본 발명을 요약하기 위한 목적으로 하나의 단일 실시예로 함께 그룹지어진다. 본 발명의 이 방법은 청구항을 제한하는 것으로 해석되지 않을 것이다. 따라서 이하의 청구항이 상세한 설명에 포함되며, 각각의 청구항은 각자 자신의 개별 실시예를 나타낸다.

Claims (25)

  1. 적어도 2개의 저항 변화 메모리(resistance change memory)(RCM) 셀,
    적어도 2개의 RCM 셀 각각으로 전기적으로 연결된 적어도 2개의 전기 접촉부, 및
    적어도 2개의 RCM 셀 각각으로 연결되는 적어도 2개의 전기 접촉부 쌍 사이에 배치되는 메모리 셀 물질 - 상기 메모리 셀 물질은 적어도 2개의 전기 접촉부 사이에 전도 경로를 형성할 수 있고, 상기 메모리 셀 물질의 적어도 일부분은 적어도 2개의 RCM 셀 각각으로 전기적으로 연결된 적어도 2개의 전기 접촉부 중 선택된 전기 접촉부들 간에 전도 경로를 교차-연결(cross-couple)하도록 배열됨 - 을 포함하는, 장치.
  2. 제1항에 있어서, 상기 적어도 2개의 RCM 셀은 연속 메모리 셀 물질을 공유하는, 장치.
  3. 제1항에 있어서, 상기 적어도 2개의 RCM 셀 각각으로 전기적으로 연결된 적어도 2개의 전기 접촉부 중 각각의 전기 접촉부의 쌍이 프로그래밍, 소거, 또는 읽기 동작을 위해 개별적으로 액세스되도록 구성되는, 장치.
  4. 제1항에 있어서, 상기 적어도 2개의 RCM 셀 각각으로 전기적으로 연결된 적어도 2개의 전기 접촉부의 쌍 사이에 형성될 전도 경로의 개수는 전기 접촉부의 총 개수를 기초로 대략 선형으로 증가하는, 장치.
  5. 제4항에 있어서, 프로그래밍, 소거, 또는 읽기 동작을 위한 순열의 개수는 전도 경로의 개수를 기초로 대략 멱법칙(power-law) 관계에 따라 증가하는, 장치.
  6. 제1항에 있어서, 상기 RCM 셀은 전도성 브리징 랜덤 액세스 메모리(conductive-bridging random access memory)(CBRAM) 셀을 포함하는, 장치.
  7. 제1항에 있어서, 상기 RCM 셀은 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는, 장치.
  8. 제1항에 있어서, 상기 RCM 셀의 적어도 일부는 싱글-레벨 셀(single-level cell) 메모리 디바이스를 포함하는, 장치.
  9. 제1항에 있어서, 상기 RCM 셀의 적어도 일부는 멀티-레벨 셀(multi-level cell) 메모리 디바이스를 포함하는, 장치.
  10. 제1항에 있어서, 상기 메모리 셀 물질은 칼코게나이드 물질(chalcogenide material)을 포함하는, 장치.
  11. 제1항에 있어서, 상기 전기 접촉부 중 적어도 하나는 산화 가능 금속 물질을 갖는 애노드인, 장치.
  12. 제1항에 있어서, 상기 전기 접촉부 중 적어도 하나는 비활성 물질을 포함하는 캐소드인, 장치.
  13. 적어도 하나의 저항 변화 메모리(resistance change memory)(RCM) 셀,
    적어도 하나의 RCM 셀로 전기적으로 연결된 3개 이상의 전기 접촉부 - 상기 3개 이상의 전기 접촉부는 서로 횡방향으로 배열됨 - , 및
    3개 이상의 전기 접촉부의 쌍 사이에 배치된 메모리 셀 물질 - 상기 메모리 셀 물질은 3개 이상의 전기 접촉부의 쌍 사이에 전도 경로를 형성할 수 있음 - 를 포함하는, 장치.
  14. 제13항에 있어서, 상기 메모리 셀 물질의 적어도 일부분은 적어도 하나의 RCM 셀로 전기적으로 연결된 3개 이상의 전기 접촉부 중 선택된 전기 접촉부들 사이에 전도 경로를 교차-연결하도록 구성되는, 장치.
  15. 제14항에 있어서, 3개 이상의 전기 접촉부는 RCM 셀 동작의 순열의 개수로 인해 적어도 하나의 RCM 셀의 저장 밀도를 증가시키도록 구성되는, 장치.
  16. 전기 디바이스,
    상기 전기 디바이스로 연결된 적어도 3개의 전기 접촉부 - 상기 3개의 접촉부는 서로 횡방향으로 배열되고 교차-연결되도록 구성됨 - , 및
    상기 적어도 3개의 전기 접촉부 중 적어도 전기 접촉부 쌍 사이에 배치되는 메모리 셀 물질
    을 포함하는, 장치.
  17. 제16항에 있어서, 상기 메모리 셀 물질은 상기 적어도 3개의 전기 접촉부 중 선택된 전기 접촉부를 교차-연결하는 것을 가능하게 하도록 배열되는, 장치.
  18. 제16항에 있어서, 상기 전기 디바이스는 모놀리식(monolithic) 솔리드-스테이트 시프트 레지스터를 포함하는, 장치.
  19. 메모리 디바이스를 동작시키는 방법으로서, 상기 방법은
    적어도 3개의 전기 접촉부를 갖는 메모리 디바이스에서,
    메모리 디바이스 상에서 복수의 동작을 수행하는 시퀀스를 선택하는 단계,
    상기 메모리 디바이스 상에서 제 1 동작을 수행하기 위해 적어도 3개의 전기 접촉부 중 제 1 전기 접촉부 쌍을 선택하는 단계, 및
    상기 메모리 디바이스 상에서 다음 동작을 수행하기 위해 상기 3개 이상의 전기 접촉부 중 교차-결합된 전기 접촉부의 다음 쌍을 선택하는 단계
    를 포함하는, 메모리 디바이스를 동작시키는 방법.
  20. 제19항에 있어서, 복수의 동작 중 적어도 하나는 상기 메모리 디바이스의 저항 측정을 수행하는 것을 포함하는, 메모리 디바이스를 동작시키는 방법.
  21. 제19항에 있어서, 시퀀스들 중 선택된 시퀀스의 최대 개수는 멱법칙(power-law) 관계에 의해 대략적으로 기술되는, 메모리 디바이스를 동작시키는 방법.
  22. 적어도 3개의 저항 변화 메모리(RCM) 셀,
    적어도 3개의 RCM 셀 각각으로 전기적으로 연결되는 적어도 하나의 전기 접촉부를 포함하는 복수의 전기 접촉부 - 상기 적어도 3개의 RCM 셀은 서로 횡방향으로 배열됨 - , 및
    상기 적어도 3개의 RCM 셀 각각으로 전기적으로 연결되는 적어도 하나의 전기 접촉부의 적어도 전기 접촉부 쌍 사이에 배치되는 메모리 셀 물질 - 상기 메모리 셀 물질은 적어도 전기 접촉부 쌍 사이에 전도 경로를 형성할 수 있음 -
    을 포함하는, 장치.
  23. 제22항에 있어서, 상기 메모리 셀 물질의 적어도 일부분은 적어도 3개의 RCM 셀 각각으로 전기적으로 연결된 적어도 하나의 전기 접촉부 중 선택된 전기 접촉부들 사이에 전도 경로를 교차-연결하도록 배열되는, 장치.
  24. 제22항에 있어서, 상기 RCM 셀은 조밀 육방 구조(hexagonal close-packed) 어레이로 형성되는, 장치.
  25. 제22항에 있어서, 상기 RCM 셀은 사각 어레이로 형성되는, 장치.
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