KR20100031698A - Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same - Google Patents

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에스. 브래드 허너
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Abstract

A method of forming a memory cell is provided that includes (1) forming a first conductor (206) above a substrate; (2) forming a reversible resistance-switching element (202) above the first conductor using a selective growth process; (3) forming a diode (204) above the first conductor; and (4) forming a second conductor (208) above the diode and the reversible resistance-switching element so as to obtain a crosspoint memory device. The switching element can also be steered by a TFT. The switching element contains a difficult to etch material, e.g. TiO2, and is formed without etching this material by means of oxidising another material, e.g. Ti or TiN.

Description

선택적으로 성장한 가역 저항-스위칭 소자를 사용하는 메모리 셀과 상기 메모리 셀을 형성하는 방법{MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME}MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME}

본 출원은, "MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME"이란 제목의 2007년 6월 29일 출원된 미합중국 특허출원 일련번호 제 11/772,082호(Attorney Docket No. SD-MXD-0335X) 및 "MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME"이란 제목의 2007년 6월 29일 출원된 미합중국 특허출원 일련번호 제 11/772,088호(Attorney Docket No. SD-MXD-0335Y)의 우선권을 주장하며, 이들 모두는 그대로 본 명세서에 참조로서 인용된다.This application is directed to US Patent Application Serial No. 11 / 772,082, filed June 29, 2007 entitled "MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME." SD-MXD-0335X) and US Patent Application Serial No. 11 / 772,088, filed June 29, 2007, entitled "MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME." Docket No. SD-MXD-0335Y), all of which are incorporated herein by reference in their entirety.

관련 출원에 대한 상호 참조Cross Reference to Related Application

본 출원은 다음의 특허 출원에 관련되며, 이들 각각은 그대로 본 명세서에 참조로서 인용된다:This application is related to the following patent applications, each of which is incorporated herein by reference in its entirety:

"METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY -SWITCHING GROWN OXIDE"이란 제목의 2007년 6월 29일 출원된 미합중국 특허출원 일련번호 제 11/772,081호(Docket No. MD-304X).US Patent Application Serial No. 11 / 772,081 filed June 29, 2007 entitled "METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY -SWITCHING GROWN OXIDE" (Docket No. MD-304X).

"MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME"이란 제목의 2007년 6월 29일 출원된 미합중국 특허출원 일련번호 제 11/772,090호(Docket No. MXD-333X).United States Patent Application Serial No. 11 / 772,090, filed June 29, 2007 entitled "MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME" (Docket No. MXD-333X).

"MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME"이란 제목의 2007년 6월 29일 출원된 미합중국 특허출원 일련번호 제 11/772,084호(Docket No. MXD-333Y). US Patent Application Serial No. 11 / 772,084, filed June 29, 2007 entitled "MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME." (Docket No. MXD-333Y).

본 발명은, 비휘발성 메모리(non-volatile memory)에 관한 것이고, 보다 구체적으로는 선택적으로 성장한 가역 저항-스위칭 소자(slectively grown reversible resistance-switching element)를 사용하는 메모리 셀(memory cell) 및 메모리 셀을 형성하는 방법에 관한 것이다.FIELD OF THE INVENTION The present invention relates to non-volatile memory, and more particularly to memory cells and memory cells that employ selectively grown reversible resistance-switching elements. It relates to a method of forming a.

가역 저항-스위칭 소자(reversible resistance-switching element)로부터 형성된 비휘발성 메모리가 알려져 있다. 예를 들어, 본 명세서에 그대로 참조로서 인용된 "REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE -SWITCHING MATERIAL"이란 제목의 2005년 5월 9일 출원된 미합중국 출원 일련번호 제 11/125,939호(이하, '939 출원)는 메탈 산화물 또는 메탈 질화물과 같은 가역 저항률-스위칭 재료에 의해 직렬로 결합한 다이오드를 포함하는 재기록 가능한 비휘발성 메모리 셀을 기술한다.Non-volatile memories formed from reversible resistance-switching elements are known. For example, U.S. Application Serial No. 11 / 125,939, filed May 9, 2005 entitled "REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL", hereby incorporated by reference herein (hereinafter, " 939 application describes a rewritable non-volatile memory cell comprising a diode coupled in series by a reversible resistivity-switching material such as a metal oxide or metal nitride.

그러나, 재기록 가능한 저항률-스위칭 재료(rewriteable resistivity-switching element)로 메모리 디바이스를 제조하는 것은 어려우며, 가역 저항률-스위칭 재료를 사용하는 메모리 디바이스를 형성하는 개선된 방법이 바람직하다.However, it is difficult to manufacture a memory device with a rewriteable resistivity-switching material, and an improved method of forming a memory device using a reversible resistivity-switching material is desirable.

발명의 제 1 양상에서, (1) 기판 위에 스티어링 소자(steering element)를 형성하는 단계; 그리고 (2) 선택 성장 공정을 이용하여 상기 스티어링 소자에 결합된 가역 저항-스위칭 소자를 형성하는 단계를 포함하는 메모리 셀을 형성하는 방법이 제공된다. In a first aspect of the invention, (1) forming a steering element over a substrate; And (2) forming a reversible resistance-switching element coupled to the steering element using a selective growth process.

본 발명의 제 2 양상에서, (1) 기판 위에 제 1 전도체(first conductor)를 형성하는 단계; (2) 선택 성장 공정을 이용하여 상기 제 1 전도체 위에 가역 저항-스위칭 소자를 형성하는 단계; (3) 상기 제 1 전도체 위에 다이오드를 형성하는 단계; 그리고 (4) 상기 다이오드 및 상기 가역 저항-스위칭 소자 위에 제 2 전도체를 형성하는 단계를 포함하는 메모리 셀을 형성하는 방법이 제공된다.In a second aspect of the invention, (1) forming a first conductor over a substrate; (2) forming a reversible resistance-switching element over said first conductor using a selective growth process; (3) forming a diode over the first conductor; And (4) forming a second conductor over the diode and the reversible resistance-switching element.

본 발명의 제 3 양상에서, (1) 기판 위에 제 1 전도체(first conductor)를 형성하는 단계; (2) 상기 제 1 전도체 위에 티타늄 질화물 층(titanium nitride layer)을 형성하는 단계; (3) 상기 티타늄 질화물 층을 산화시킴으로써 가역 저항-스위칭 소자를 선택적으로 형성하는 단계; (4) 상기 가역 저항-스위칭 소자 위에 수직 다결정 다이오드(vertical polycrystalline diode)를 형성하는 단계; 그리고 (5) 상기 수직 다결정 다이오드 위에 제 2 전도체를 형성하는 단계를 포함하는 메모리 셀을 형성하는 방법이 제공된다. In a third aspect of the invention, (1) forming a first conductor over a substrate; (2) forming a titanium nitride layer over the first conductor; (3) selectively forming a reversible resistance-switching element by oxidizing the titanium nitride layer; (4) forming a vertical polycrystalline diode over the reversible resistance-switching element; And (5) forming a second conductor over the vertical polycrystalline diode.

본 발명의 제 4 양상에서, (1) 소스 영역(source region)과 드레인 영역(drain region)을 갖는 박막 트랜지스터(thin film transistor)를 형성하는 단계; (2) 상기 트랜지스터의 상기 소스 영역 또는 상기 드레인 영역에 결합된 제 1 전도체를 형성하는 단계; (3) 상기 제 1 전도체 위에 티타늄 질화물 층을 형성하는 단계; (4) 상기 티타늄 질화물 층을 산화시킴으로써 가역 저항-스위칭 소자를 선택적으로 형성하는 단계; 그리고 (5) 상기 가역 저항-스위칭 소자 위에 제 2 전도체를 형성하는 단계를 포함하는 메모리 셀을 형성하는 방법이 제공된다. In a fourth aspect of the invention, (1) forming a thin film transistor having a source region and a drain region; (2) forming a first conductor coupled to the source region or the drain region of the transistor; (3) forming a titanium nitride layer over the first conductor; (4) selectively forming a reversible resistance-switching element by oxidizing the titanium nitride layer; And (5) forming a second conductor over said reversible resistance-switching element.

본 발명의 제 5 양상에서, (1) 스티어링 소자; 그리고 (2)상기 스티어링 소자에 결합되고 선택 성장 공정을 이용해 형성된 가역 저항-스위칭 소자를 포함하는 메모리 셀이 제공된다. In a fifth aspect of the present invention, there is provided an apparatus comprising: (1) a steering element; And (2) a memory cell comprising a reversible resistance-switching element coupled to the steering element and formed using a selective growth process.

본 발명의 제 6 양상에서, (1) 제 1 전도체; (2)상기 제 1 전도체 위에 형성된 제 2 전도체; (3) 상기 제 1 및 제 2 전도체 사이에 형성된 다이오드; 그리고 (4) 선택 성장 공정을 이용해 상기 제 1 및 제 2 전도체 사이에 형성된 가역 저항-스위칭 소자를 포함하는 메모리 셀이 제공된다.In a sixth aspect of the invention, there is provided a method for producing a semiconductor device comprising: (1) a first conductor; (2) a second conductor formed over the first conductor; (3) a diode formed between the first and second conductors; And (4) a reversible resistance-switching element formed between the first and second conductors using a selective growth process.

본 발명의 제 7 양상에서, (1) 제 1 전도체; (2)상기 제 1 전도체 위에 형성된 티타늄 질화물 층; (3) 상기 티타늄 질화물 층을 산화시킴으로써 선택적으로 형성된 가역 저항-스위칭 소자; (4) 상기 가역 저항-스위칭 소자 위에 형성된 수직 다결정 다이오드; 그리고 (5) 상기 수직 다결정 다이오드 위에 형성된 제 2 전도체를 포함하는 메모리 셀이 제공된다.In a seventh aspect of the invention, (1) a first conductor; (2) a titanium nitride layer formed over the first conductor; (3) a reversible resistance-switching element selectively formed by oxidizing the titanium nitride layer; (4) a vertical polycrystalline diode formed over said reversible resistance-switching element; And (5) a second conductor formed over the vertical polycrystalline diode.

본 발명의 제 8 양상에서, (1) 소스 영역 및 드레인 영역을 갖는 박막 트랜지스터; (2) 상기 소스 영역 또는 상기 드레인 영역에 결합된 제 1 전도체; (3) 상기 제 1 전도체 위에 형성된 티타늄 질화물 층; (4) 상기 티타늄 질화물 층을 산화시킴으로써 선택적으로 형성된 가역 저항-스위칭 소자; 그리고 (5) 상기 가역 저항-스위칭 소자 위에 형성된 제 2 전도체를 포함하는 메모리 셀이 제공된다.In an eighth aspect of the invention, (1) a thin film transistor having a source region and a drain region; (2) a first conductor coupled to the source region or the drain region; (3) a titanium nitride layer formed over the first conductor; (4) a reversible resistance-switching element selectively formed by oxidizing the titanium nitride layer; And (5) a second conductor formed over the reversible resistance-switching element.

본 발명의 제 9 양상에서, (1) 제 1 방향으로 연장된 제 1 복수의 실질적으로 평행이고, 실질적으로 동일평면인 전도체; (2) 복수의 다이오드; (3) 복수의 가역 저항-스위칭 소자; 그리고 (4) 상기 제 1 방향과 다른 제 2 방향으로 연장된 제 2 복수의 실질적으로 평행이고, 실질적으로 동일평면인 전도체를 포함하는 복수의 비휘발성 메모리 셀이 제공된다. 각각의 메모리 셀에서, 다이오드중 하나와 가역 저항-스위칭 소자 중 하나가 직렬로 배치되고, 제 1 전도체중 하나와 상기 제 2 전도체 중 하나 사이에 배치된다. 각각의 가역 저항-스위칭 소자가 선택 성장 공정을 이용해 형성된다. In a ninth aspect of the invention, there is provided an apparatus, comprising: (1) a first plurality of substantially parallel, substantially coplanar conductors extending in a first direction; (2) a plurality of diodes; (3) a plurality of reversible resistance-switching elements; And (4) a plurality of nonvolatile memory cells comprising a second plurality of substantially parallel, substantially coplanar conductors extending in a second direction different from the first direction. In each memory cell, one of the diodes and one of the reversible resistance-switching elements are disposed in series and disposed between one of the first conductors and one of the second conductors. Each reversible resistance-switching element is formed using a selective growth process.

본 발명의 제 10 양상에서, 기판 위에 형성되고 복수의 메모리 셀을 갖는 제 1 메모리 레벨을 포함하는 단결정 3차원 메모리 어레이가 제공된다. 제 1 메모리 레벨의 각각의 메모리 셀은 (1) 스티어링 소자; 그리고 (2) 상기 스티어링 소자에 결합되고 선택 성장 공정을 이용해 형성된 가역 저항-스위칭 소자를 포함한다. 단결정 3차원 메모리 어레이는 또한 상기 제 1 메모리 레벨 위에 단결정적으로 형성된 적어도 제 2 메모리 레벨을 포함한다. 수많은 다른 실시예가 제공된다.In a tenth aspect of the invention, a single crystal three dimensional memory array is provided that includes a first memory level formed over a substrate and having a plurality of memory cells. Each memory cell of the first memory level comprises (1) a steering element; And (2) a reversible resistance-switching element coupled to the steering element and formed using a selective growth process. The single crystal three dimensional memory array also includes at least a second memory level monolithically formed above the first memory level. Numerous other embodiments are provided.

본 발명의 다른 특징 및 실시예가 다음의 상세한 설명, 첨부된 청구항 및 첨부 도면으로부터 보다 분명해질 것이다. Other features and embodiments of the present invention will become more apparent from the following detailed description, the appended claims and the accompanying drawings.

도 1은, 본 발명에 따라서 제공된 예시적인 메모리 셀의 개략적인 예시도.1 is a schematic illustration of an exemplary memory cell provided in accordance with the present invention.

도 2a는, 본 발명에 따라서 제공된 메모리 셀의 제 1 실시예의 단순 투시도.2A is a simplified perspective view of a first embodiment of a memory cell provided in accordance with the present invention.

도 2b는, 도 2a의 복수의 메모리 셀로부터 형성된 제 1 메모리 레벨의 일부의 단순 투시도.FIG. 2B is a simplified perspective view of a portion of a first memory level formed from the plurality of memory cells of FIG. 2A.

도 2c는, 본 발명에 따라서 제공된 제 1 예시적인 3차원 메모리 어레이의 일부의 단순 투시도.2C is a simplified perspective view of a portion of a first exemplary three dimensional memory array provided in accordance with the present invention.

도 2d는 본 발명에 따라서 제공된 제 2 예시적인 3차원 메모리 어레이의 일부의 단순 투시도.2D is a simplified perspective view of a portion of a second exemplary three dimensional memory array provided in accordance with the present invention.

도 3은, 도 2a의 메모리 셀의 예시적인 실시예의 단면도.3 is a cross-sectional view of an exemplary embodiment of the memory cell of FIG. 2A.

도 4a ~ d는 본 발명에 따라서 싱글 메모리 레벨의 제조 동안 기판의 일부의 단면도.4A-D are cross-sectional views of a portion of a substrate during fabrication of a single memory level in accordance with the present invention.

도 5는, 본 발명에 따라서 제공된 대안적인 메모리 셀의 단면도.5 is a cross-sectional view of an alternative memory cell provided in accordance with the present invention.

전술한 바와 같이, 재기록 가능한 저항률-스위칭 재료로 메모리 디바이스를 제조하는 것은 어렵다. 예를 들어, 많은 재기록 가능한 저항률-스위칭 재료는 화학적으로 에칭하기가 어렵고, 집적 회로에서 이들의 사용과 연관된 제조 비용 및 복잡도가 증가한다. As mentioned above, it is difficult to fabricate a memory device from a rewritable resistivity-switching material. For example, many rewritable resistivity-switching materials are difficult to etch chemically, and the manufacturing costs and complexity associated with their use in integrated circuits increase.

본 발명에 따라서, 화학적으로 에칭하기 어려운 재기록 가능한 저항률-스위칭 재료가 에칭됨이 없이 메모리 셀내에서 사용될 수 있다. 예를 들어, 적어도 하 나의 실시예에서, 가역 저항률-스위칭 재료가 에칭됨이 없이 메모리 셀 내에서 사용될 수 있도록 선택 성장 공정을 이용해 형성된 가역 저항률-스위칭 재료를 포함하는 메모리 셀이 제공된다. According to the present invention, a rewritable resistivity-switching material that is difficult to chemically etch can be used in the memory cell without being etched. For example, in at least one embodiment, a memory cell is provided that includes a reversible resistivity-switching material formed using a selective growth process such that the reversible resistivity-switching material can be used in a memory cell without being etched.

하나 이상의 예시적인 실시예에서, 가역 저항-스위칭 소자가 가역 저항률-스위칭 재료로서 티타늄 산화물을 이용해 형성될 수 있다. 티타늄 산화물 막은 기술된 바와 같이 앞서 인용된 '939 출원에서 메모리 셀에서 사용하기에 적합하도록 도시되었다. In one or more exemplary embodiments, a reversible resistance-switching element can be formed using titanium oxide as the reversible resistivity-switching material. Titanium oxide films have been shown to be suitable for use in memory cells in the '939 application cited above, as described.

TiO, TiO2, TiOx, TiOxNy 등과 같은 티타늄 산화물 막은 화학적으로 에칭하기에 어렵다. 적어도 하나의 실시예에서, 선택 성장 공정의 이용을 통해, 티타늄 산화물 층은 티타늄 산화물 층이 에칭됨이 없이 메모리 셀의 가역 저항-스위칭 소자에서 사용될 수 있다. 예를 들어, 가역 저항-스위칭 소자는 티타늄 산화물보다 패턴 및 에칭이 용이한 티타늄 질화물과 같은 티타늄 함유 층을 산화시킴으로써 형성될 수 있다. 이러한 방법에서, 단지 기본적인 티타늄 함유 층(예를 들어, 티타늄 질화물 또는 티타늄)이 티타늄 함유 층 및 티타늄 산화 층이 아닌 산화에 앞서 패턴화되고/되거나 에칭된다. Titanium oxide films such as TiO, TiO 2 , TiO x , TiO x N y and the like are difficult to chemically etch. In at least one embodiment, through the use of a selective growth process, the titanium oxide layer can be used in the reversible resistance-switching element of the memory cell without the titanium oxide layer being etched. For example, a reversible resistance-switching element can be formed by oxidizing a titanium containing layer, such as titanium nitride, which is easier to pattern and etch than titanium oxide. In this method, only the basic titanium containing layer (eg titanium nitride or titanium) is patterned and / or etched prior to oxidation, not the titanium containing layer and the titanium oxide layer.

몇몇 실시예에서, 티타늄 산화물은 O2, 오존, 동일 또는 임의의 다른 적절한 산화 종의 조합과 같은 산소 환경에서 티타늄 함유 층의 급속한 열적 산화에 의해 선택적으로 형성될 수 있다. 다른 실시예에서, 티타늄 산화물은 기체 또는 액체 오존 클리닝, 또는 임의의 다른 적절한 산화 프로세스를 이용해 산소 또는 다른 산소 원을 갖는 화학 증착(CVD) 챔버에서 산소 확산을 이용해 티타늄 함유 층을 산화시킴으로써 형성될 수 있다. 임의의 경우에 있어서, 티타늄 산화물 층의 에칭을 위한 필요가 제거될 수 있으며 메모리 셀 제조가 상당히 단순해진다. In some embodiments, the titanium oxide may be selectively formed by rapid thermal oxidation of the titanium containing layer in an oxygen environment such as O 2 , ozone, a combination of the same or any other suitable oxidizing species. In other embodiments, the titanium oxide may be formed by oxidizing the titanium containing layer using oxygen diffusion in a chemical vapor deposition (CVD) chamber with oxygen or other oxygen sources using gas or liquid ozone cleaning, or any other suitable oxidation process. have. In any case, the need for etching of the titanium oxide layer can be eliminated and memory cell fabrication is significantly simplified.

다른 재료가 메모리 셀에서 사용하기 위해 가역 또는 원-타임-프로그램가능한 저항률-스위칭 재료를 형성하기 위해 본 발명에 따라서 선택적으로 산화될 수 있다. 예를 들어, Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN 등은 기판 위에 증착될 수 있으며, Ta2O5, Nb2O5, Al2O3, HfO2, V2O5 등과 같은 가역 저항률-스위칭 재료를 형성하기 위해 티타늄 함유 층에 유사하게 에칭되고/되거나 산화된다. Other materials may be selectively oxidized in accordance with the present invention to form a reversible or one-time-programmable resistivity-switching material for use in a memory cell. For example, Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN and the like may be deposited on a substrate, and Ta 2 O 5 , Nb 2 O 5 , Al 2 O 3 , HfO 2 , V 2 O 5 Similarly etched and / or oxidized to the titanium containing layer to form a reversible resistivity-switching material such as the like.

예시적인 본 발명의 메모리 셀Exemplary Memory Cells of the Invention

도 1은 본 발명에 따라서 제공된 예시적인 메모리 셀(100)의 개략적인 예이다. 메모리 셀(100)은 스티어링 소자(104)에 결합된 가역 저항-스위칭 소자(102)를 포함한다. 1 is a schematic illustration of an exemplary memory cell 100 provided in accordance with the present invention. Memory cell 100 includes a reversible resistance-switching element 102 coupled to a steering element 104.

가역 저항-스위칭 소자(102)는 둘 이상의 상태간에 가역적으로 스위칭될 수 있는 저항을 갖는 (개별적으로 도시되지 않은) 가역 저항률-스위칭 재료를 포함한다. 예를 들어, 소자(102)의 가역 저항률-스위칭 재료는 제 1 전압 및/또는 전류를 가할때 고-저항률 상태로 스위칭 가능한 제조때 초기, 낮은-저항률 상태일 수 있다. 제 2 전압 및/또는 전류의 인가는 낮은-저항률 상태로 가역 저항률-스위칭 재료를 리턴할 수 있다. 대안으로, 가역 저항-스위칭 소자(102)는 적절한 전압(들) 및/또는 전류(들)를 가할 때 낮은-저항 상태로 가역적으로 스위칭 가능한 제조시 초기, 고-저항 상태일 수 있다. 메모리 셀에서 사용될 때, 비록 둘 이상의 데이터/저항 상태가 사용될 수 있다고 하더라도, 하나의 저항 상태는 2진 "0"을 나타낼 수 있는 반면에 다른 저항 상태는 2진 "1"을 나타낼 수 있다. 수많은 가역 저항률-스위칭 재료 및 가역 저항-스위칭 소자를 사용한 메모리 셀의 동작이 기술된다, 예를 들어, 앞서 인용된 '939 출원.Reversible resistance-switching element 102 comprises a reversible resistivity-switching material (not shown separately) having a resistance that can be reversibly switched between two or more states. For example, the reversible resistivity-switching material of device 102 may be in an initial, low-resistance state in fabrication that is switchable to a high-resistance state upon application of the first voltage and / or current. Application of the second voltage and / or current may return the reversible resistivity-switching material to a low-resistance state. Alternatively, reversible resistance-switching element 102 may be in an initial, high-resistance state in manufacture that is reversibly switchable to a low-resistance state when applying appropriate voltage (s) and / or current (s). When used in a memory cell, although two or more data / resistance states may be used, one resistance state may represent a binary "0" while the other resistance state may represent a binary "1". The operation of memory cells using numerous reversible resistivity-switching materials and reversible resistive-switching elements is described, for example, the '939 application cited above.

본 발명의 적어도 하나의 실시예에서, 가역 저항-스위칭 소자(102)가 선택 성장 공정을 이용해 형성된다. 이하 더 기술되는 바와 같이, 선택 성장 공정의 이용은 가역 저항률-스위칭 재료가 에칭될 가역 저항률-스위칭 재료없이 가역 저항-스위칭 소자(102)에서 제공될 수 있도록 한다. 이에 의해 가역 저항-스위칭 소자(102)의 제조가 단순해진다. In at least one embodiment of the present invention, the reversible resistance-switching element 102 is formed using a selective growth process. As described further below, the use of a selective growth process allows the reversible resistivity-switching material to be provided in the reversible resistivity-switching element 102 without the reversible resistivity-switching material to be etched. This simplifies the manufacture of the reversible resistance-switching element 102.

스티어링 소자(104)는 가역 저항-스위칭 소자(102)를 통해 전압 및/또는 전류를 선택적으로 제한함으로써 비저항 전도를 나타내는 박막 트랜지스터, 다이오드, 또는 다른 적절한 스티어링 소자를 포함할 수 있다. 이러한 방법에 있어서, 메모리 셀(100)은 2차 또는 3차원 메모리 어레이의 일부로서 사용될 수 있으며 데이터는 어레이내 다른 메모리 셀의 상태에 영향을 끼치지 않고 메모리 셀(100)에 기록하고/하거나 메모리 셀(100)로부터 판독할 수 있다. The steering element 104 may include a thin film transistor, diode, or other suitable steering element that exhibits resistive conduction by selectively limiting the voltage and / or current through the reversible resistance-switching element 102. In this way, memory cell 100 can be used as part of a secondary or three-dimensional memory array and data can be written to memory cell 100 and / or memory without affecting the state of other memory cells in the array. Can read from cell 100.

메모리 셀(100), 가역 저항-스위칭 소자(102) 및 스티어링 소자(104)의 예시적인 실시예가 도 2a-5를 참조하여 이하 기술된다. Exemplary embodiments of the memory cell 100, the reversible resistance-switching element 102 and the steering element 104 are described below with reference to FIGS. 2A-5.

메모리 셀의 제 1 예시적인 First exemplary memory cell 실시예Example

도 2A는 본 발명에 따라서 제공된 메모리 셀(200)의 제 1 실시예의 단순 투 시도이다. 도 2A를 참조하면, 메모리 셀(200)은 제 1 전도체(206)와 제 2 전도체(208) 사이의 다이오드(204)에 직렬로 결합된 (착시적으로 도시된) 가역 저항-스위칭 소자(202)를 포함한다. 몇몇 실시예에서, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 배리어 층(209)이 가역 저항-스위칭 소자(202)와 다이오드(204) 사이에 제공될 수 있다. 2A is a simple two attempt of a first embodiment of a memory cell 200 provided in accordance with the present invention. Referring to FIG. 2A, the memory cell 200 is an optically reversible resistance-switching element 202 coupled in series with a diode 204 between a first conductor 206 and a second conductor 208. ). In some embodiments, a barrier layer 209, such as titanium nitride, tantalum nitride, tungsten nitride, or the like, may be provided between the reversible resistance-switching element 202 and the diode 204.

이하 더 기술될 바와 같이, 가역 저항-스위칭 소자(202)는 메모리 셀(200)의 제조를 단순히 하기 위해 선택적으로 형성된다. 적어도 하나의 실시예에서, 가역 저항-스위칭 소자(202)는 티타늄 질화물과 같은 티타늄 함유 층을 산화시킴으로써 형성된 티타늄 산화물 층의 일부를 포함한다. 예를 들어, 티타늄 질화물 층 또는 티타늄의 다른 유사한 형태가 다이오드(204) 위 또는 아래에 증착되고, 패턴화되며 에칭될 수 있다(예를 들어, 제 1 전도체(206)를 갖는 것과 같은). 그 다음, 티타늄 질화물(또는 다른) 층이 티타늄 산화물을 형성하기 위해 산화될 수 있다(예를 들어, 급속한 열적 산화 또는 다른 산화 프로세스 사용).As will be described further below, the reversible resistance-switching element 202 is optionally formed to simplify the manufacture of the memory cell 200. In at least one embodiment, the reversible resistance-switching element 202 includes a portion of a titanium oxide layer formed by oxidizing a titanium containing layer such as titanium nitride. For example, a titanium nitride layer or other similar form of titanium may be deposited, patterned and etched over or under diode 204 (eg, with first conductor 206). The titanium nitride (or other) layer can then be oxidized to form titanium oxide (eg, using rapid thermal oxidation or other oxidation process).

도 2A의 실시예에서, 티타늄 질화물 또는 유사한 층(210)이 제 1 전도체(206) 위에 형성되고, 패턴화되며 에칭된다. 그 다음, 티타늄 질화물 또는 유사한 층(210)이 티타늄 산화물 층(212)을 형성하기 위해 산화된다. 다이오드(204)에 의해 수직적으로 오버랩 및/또는 정렬되는 티타늄 산화물 층(212)의 일부가 메모리 셀(200)의 다이오드(204)와 제 1 전도체(206) 사이의 가역 저항-스위칭 소자(202)로서 제공될 수 있다. 몇몇 실시예에서, 하나 이상의 필라멘트와 같은 가역 저항-스위칭 소자(202)의 일부만이 스위칭될 수 있고/있거나 스위칭 가능하다. 티타늄 산화물 층(212)은 예를 들어 TiO, TiO2, TiOx, TiOxNy 등을 포함할 수 있다. 비록 가역 저항-스위칭 소자(202)가 도 2A내 다이오드(204) 아래에 위치되는 것으로 도시된다고 하더라도, 대안적인 실시예에서 가역 저항-스위칭 소자(202)가 다이오드(204) 위에 위치될 수 있다는 것이 이해될 것이다. 가역 저항-스위칭 소자(202)를 위한 추가적인 상세한 설명이 도 3을 참조하여 이하 기술된다.In the embodiment of FIG. 2A, titanium nitride or similar layer 210 is formed, patterned and etched over the first conductor 206. Titanium nitride or similar layer 210 is then oxidized to form titanium oxide layer 212. A portion of the titanium oxide layer 212 that is vertically overlapped and / or aligned by the diode 204 is the reversible resistance-switching element 202 between the diode 204 and the first conductor 206 of the memory cell 200. It can be provided as. In some embodiments, only a portion of the reversible resistance-switching element 202, such as one or more filaments, may be switched and / or switchable. Titanium oxide layer 212 may include, for example, TiO, TiO 2 , TiO x , TiO x N y , and the like. Although the reversible resistance-switching element 202 is shown as being positioned below the diode 204 in FIG. 2A, it is understood that in an alternative embodiment the reversible resistance-switching element 202 can be positioned above the diode 204. Will be understood. Further details for the reversible resistance-switching element 202 are described below with reference to FIG. 3.

다이오드(204)는 다이오드의 p-영역 위에 n-영역을 갖는 윗방향 포인팅 또는 다이오드의 n-영역 위에 p-영역을 갖는 아래 방향 포인팅인지 어떤지 수직 다결정 p-n 또는 p-i-n 다이오드와 같은 임의의 적절한 다이오드를 포함할 수 있다. 상기 다이오드(204)의 예시적인 실시예는 도 3을 참조하여 아래 기술되어 있다.Diode 204 includes any suitable diode, such as a vertical polycrystalline pn or pin diode, whether it is an upward pointing with an n-region above the p-region of the diode or a downward pointing with a p-region above the n-region of the diode. can do. An exemplary embodiment of the diode 204 is described below with reference to FIG. 3.

제 1 및/또는 제 2 전도체(206, 208)는, 텅스텐, 임의의 적절한 금속, 크게 도핑된 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마늄화합물(germanide), 전도성 게르마늄화합물 등과 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 도 2A의 실시예에서, 제 1 및 제 2 전도체(206, 208)는 레일형이며 상이한 방향(예를 들어, 서로 실질적으로 수직)으로 연장된다. 다른 전도체 형상 및/또는 구성이 사용될 수 있다. 몇몇 실시예에서, (도시되지 않은) 배리어 층, 응착 층, 반사방지 코팅 등이 디바이스 성능을 향상시키고/향상시키거나 디바이스 제조에 도움을 주기 위해 제 1 및/또는 제 2 전도체(206, 208)가 사용될 수 있다.The first and / or second conductors 206 and 208 may be any suitable such as tungsten, any suitable metal, heavily doped semiconductor material, conductive silicon compound, conductive silicon compound-germanide, conductive germanium compound, or the like. It may comprise a conductive material. In the embodiment of FIG. 2A, the first and second conductors 206, 208 are railed and extend in different directions (eg, substantially perpendicular to each other). Other conductor shapes and / or configurations may be used. In some embodiments, barrier layers, adhesion layers, antireflective coatings, and the like (not shown) may be used to improve device performance and / or assist device fabrication of the first and / or second conductors 206, 208. Can be used.

전술한 바와 같이, 다른 재료가 가역 저항-스위칭 소자(202)를 형성하기 위해 사용될 수 있다. 예를 들어, Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN 등과 같은 재료가 제 1 전도체(206) 위에 증착(및/또는 패턴화되고 에칭됨)된 다음에 가역 저항-스위칭 소자(202)를 포함하는 층(212)을 형성하기 위해 산화된다. As mentioned above, other materials may be used to form the reversible resistance-switching element 202. For example, materials such as Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN, etc. are deposited (and / or patterned and etched) on the first conductor 206 and then reversible resistance Oxidized to form a layer 212 comprising the switching element 202.

도 2B는 도 2A의 복수의 메모리 셀(200)로부터 형성된 제 1 메모리 레벨(214)의 일부의 단순 투시도이다. 단순히 하기 위해, 티타늄 함유 층(210) 및 티타늄 산화물 층(212)만이 아래 전도체(206) 중 하나에 도시된다. 메모리 어레이(214)는 복수 비트 라인(제 2 전도체(208)) 및 (도시된 바와 같이) 다중 메모리 셀이 결합되는 워드 라인(제 1 전도체(206))을 포함하는 "크로스-포인트" 어레이이다. 다른 메모리 어레이 구성이 사용될 수 있으며, 마찬가지로 다중 레벨의 메모리가 사용될 수 있다. 예를 들어, 도 2C는 제 2 메모리 레벨(220) 아래에 위치된 제 1 메모리 레벨(218)을 포함하는 모놀리식 3차원 어레이(216)의 일부의 단순 투시도이다. 도 2C의 실시예에서, 각각의 메모리 레벨(218, 220)은 크로스-포인트 어레이내 복수의 메모리 셀(200)을 포함한다. 하나 이상의 추가적인 층(예를 들어, 인터레벨 유전체)이 제 1 및 제 2 메모리 레벨(218 및 220) 사이에 존재할 수 있지만, 단순화하기 위해 도 2C에 도시되지 않는다.다른 메모리 어레이 구성이 사용될 수 있으며, 마찬가지로 추가적인 레벨의 메모리가 사용될 수 있다. 도 2C의 실시예에서, 모든 다이오드는 다이오드의 하부 또는 상부에 p-도핑 영역을 갖는 p-i-n 다이오드가 사용되는지에 따라서 위 또는 아래와 같은 동일한 방향의 "포인트"일 수 있으며, 다이오드 제조를 단순화한다.FIG. 2B is a simplified perspective view of a portion of the first memory level 214 formed from the plurality of memory cells 200 of FIG. 2A. For simplicity, only titanium containing layer 210 and titanium oxide layer 212 are shown in one of the conductors 206 below. Memory array 214 is a "cross-point" array comprising a plurality of bit lines (second conductor 208) and word lines (first conductor 206) to which multiple memory cells are coupled (as shown). . Other memory array configurations can be used, as well as multiple levels of memory. For example, FIG. 2C is a simplified perspective view of a portion of a monolithic three dimensional array 216 that includes a first memory level 218 located below a second memory level 220. In the embodiment of FIG. 2C, each memory level 218, 220 includes a plurality of memory cells 200 in a cross-point array. One or more additional layers (eg, interlevel dielectrics) may exist between the first and second memory levels 218 and 220, but are not shown in FIG. 2C for simplicity. Other memory array configurations may be used and Similarly, additional levels of memory may be used. In the embodiment of Figure 2C, all diodes may be "points" in the same direction as above or below, depending on whether a p-i-n diode having a p-doped region on the bottom or top of the diode is used, which simplifies diode fabrication.

몇몇 실시예에서, 메모리 레벨은 예를 들어 본 명세서에 참조로서 인용된 "High-density three-dimensional memory cell"이란 제목의 미합중국 특허 제 6,952,030호에 기술된 바와 같이 형성될 수 있다. 예를 들어, 제 1 메모리 레벨의 상부 전도체는 도 2D에 도시된 바와 같이 제 1 메모리 레벨 위에 위치되는 제 2 메모리 레벨의 하부 전도체로서 사용될 수 있다. 이러한 실시예에서, 인접한 메모리 레벨상의 다이오드는 바람직하게 본 명세서에 참조로서 인용된 "LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT"란 제목의 2007년 3월 27일 출원된 미합중국 출원 일련번호 제 11/692,151호(이후 '151 출원)에 기술된 바와 같이 반대 방향 포인트이다. 예를 들어, 제 1 메모리 레벨(218)의 다이오드는 화살표 A1으로 표시된 바와 같이(예를 들어, 다이오드의 아래에 p-영역을 갖는) 업워드 포인팅 다이오드인 반면에, 제 2 메모리 레벨(220)의 다이오드는 화살표 A2로 표시된 바와 같이(예를 들어, 다이오드의 아래에 n-영역을 갖는) 다운워드 포인팅 다이오드이거나, 그 반대이다.In some embodiments, memory levels may be formed, for example, as described in US Pat. No. 6,952,030, entitled "High-density three-dimensional memory cell," which is incorporated herein by reference. For example, the top conductor of the first memory level can be used as the bottom conductor of the second memory level located above the first memory level as shown in FIG. 2D. In such an embodiment, the diode on the adjacent memory level is preferably a U.S. application serial number filed March 27, 2007 entitled "LARGE ARRAY OF UPWARD POINTING PIN DIODES HAVING LARGE AND UNIFORM CURRENT", incorporated herein by reference. Opposite point as described in 11 / 692,151 (hereafter '151 application). For example, the diode of the first memory level 218 is an upward pointing diode (eg, with a p-region under the diode) as indicated by arrow A 1 , while the second memory level 220 Diode is a downward pointing diode (eg, with an n-region underneath the diode) or vice versa, as indicated by arrow A 2 .

모놀리식 3차원 메모리 어레이는 다중 메모리 레벨이 방해하는 기판이 없는 웨이퍼와 같은 단일 기판 위에 형성된다. 하나의 메모리 레벨을 형성하는 층이 기존의 레벨 또는 레벨의 층 위에 직접적으로 증착되거나 성장된다. 대조적으로, 적층 메모리는 "Three dimensional structure memory"란 제목의 Leedy의 미합중국 특허 제5,915,167호에서와 같이 분리 기판에 메모리 레벨을 형성하고 서로 상부에 메모리 레벨을 부착함으로써 구성되었다. 기판은 박막화되거나 접착에 앞서 메모리 레벨로부터 제거될 수 있지만, 메모리 레벨이 분리 기판 위에 초기에 형성되기 때문에, 이러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이가 아니다. Monolithic three-dimensional memory arrays are formed on a single substrate, such as a wafer without a substrate, where multiple memory levels interfere. Layers forming one memory level are deposited or grown directly on top of existing levels or layers of levels. In contrast, stacked memories were constructed by forming memory levels on separate substrates and attaching memory levels on top of each other, as in Leedy, US Pat. No. 5,915,167, entitled "Three dimensional structure memory." The substrate may be thinned or removed from the memory level prior to bonding, but since the memory level is initially formed over the separate substrate, these memories are not truly monolithic three dimensional memory arrays.

도 3은 도 2A의 메모리 셀(200)의 예시적인 실시예의 단면도이다. 도 3을 참조하면, 메모리 셀(200)은 가역 저항-스위칭 소자(202)(예를 들어, 가역 저항률-스위칭 재료의 층의 일부, 본 실시예에서 티타늄 산화물 층(212)), 다이오드(204) 및 제 1 및 제 2 전도체(206, 208)를 포함한다. 가역 저항-스위칭 소자(202)는 다이오드(204)와 수직적으로 위에 놓이고/거나 오버랩되는 티타늄 산화물 층(212)의 일부일 수 있다. 3 is a cross-sectional view of an exemplary embodiment of the memory cell 200 of FIG. 2A. Referring to FIG. 3, memory cell 200 is a reversible resistance-switching element 202 (eg, a portion of a layer of reversible resistivity-switching material, titanium oxide layer 212 in this embodiment), diode 204. ) And first and second conductors 206 and 208. The reversible resistance-switching element 202 may be part of the titanium oxide layer 212 overlying and / or overlapping with the diode 204.

도 3의 실시예에서, 가역 저항-스위칭 소자(202)는 선택 성장 공정에 의해 형성된다. 예를 들어, 티타늄 산화물 층(212)은 티타늄 함유 층(210)을 산화시킴으로써 티타늄 함유 층(210)에 선택적으로 형성될 수 있다. 이러한 방법으로, 티타늄 산화물 층(212)이 아닌 티타늄 함유 층(210)이 제 1 전도체(206)를 위한 패턴화 및 에칭 단계(들) 동안과 같이 에칭된다. In the embodiment of FIG. 3, the reversible resistance-switching element 202 is formed by a selective growth process. For example, titanium oxide layer 212 may be selectively formed in titanium containing layer 210 by oxidizing titanium containing layer 210. In this way, the titanium containing layer 210, not the titanium oxide layer 212, is etched as during the patterning and etching step (s) for the first conductor 206.

티타늄 함유 층(210)은 임의의 적절한 프로세스에 의해 산화될 수 있다. 예를 들어, 티타늄 함유 층(210)은 산소, 오존, 동일 또는 다른 산소원의 조합에서 열적 산화(예를 들어, 급속한 열적 산화를 이용해)를 이용해 산화될 수 있다. 대안으로 또는 추가적으로, 티타늄 함유 층(210)은 기체 또는 액체 오존 클리닝을 이용하거나, 티타늄 산화물을 형성하기 위해 임의의 다른 적절한 산화물 프로세스를 이용해 오존 또는 다른 산소원을 갖는 CVD 챔버에서 산소 확산을 이용해 산화될 수 있다. 전술한 바와 같이, 다른 가역 저항-스위칭 재료가 Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN 등등을 산화시킴으로써 유사하게 형성될 수 있다. Titanium containing layer 210 may be oxidized by any suitable process. For example, the titanium containing layer 210 may be oxidized using thermal oxidation (eg, using rapid thermal oxidation) in oxygen, ozone, a combination of the same or other oxygen sources. Alternatively or additionally, titanium containing layer 210 may be oxidized using gas or liquid ozone cleaning or oxygen diffusion in a CVD chamber with ozone or other oxygen source using any other suitable oxide process to form titanium oxide. Can be. As mentioned above, other reversible resistance-switching materials can be similarly formed by oxidizing Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN and the like.

일 예시적인 실시예에서, 급속한 열적 산화는 원하는 산화물 두께 및/또는 다른 속성에 따라서 약 2sccm 내지 약 40sccm의 산소 흐름율에서 약 1초 내지 약 5분 동안 약 300℃ 내지 약 800℃의 온도에서 수행될 수 있다. 다른 산화 종, 온도, 시간 및/또는 흐름율이 사용될 수 있다. In one exemplary embodiment, rapid thermal oxidation is performed at a temperature of about 300 ° C. to about 800 ° C. for about 1 second to about 5 minutes at an oxygen flow rate of about 2 sccm to about 40 sccm, depending on the desired oxide thickness and / or other properties. Can be. Other oxidizing species, temperatures, times and / or flow rates can be used.

CVD 챔버내 오존 확산에 의한 산화는 원하는 산화물 두께 및/또는 다른 속성에 따라서 약 10sccm과 60sccm 사이와 같은 적절한 오존 흐름율로 약 2분 내지 약 4시간, 보다 바람직하게는 약 15 내지 25분 동안 약 300℃ 내지 약 800℃의 온도, 보다 바람직하게는 약 350℃ 내지 약 450℃의 온도에서 수행될 수 있다. 다른 산화 종, 온도, 시간 및/또는 흐름율이 사용될 수 있다. Oxidation by ozone diffusion in the CVD chamber is about 2 minutes to about 4 hours, more preferably about 15 to 25 minutes, at an appropriate ozone flow rate such as between about 10 sccm and 60 sccm, depending on the desired oxide thickness and / or other properties. It may be carried out at a temperature of 300 ℃ to about 800 ℃, more preferably at a temperature of about 350 ℃ to about 450 ℃. Other oxidizing species, temperatures, times and / or flow rates can be used.

각각의 상기 경우에 있어서, 단지 티타늄 함유 층(210)만이 패턴화되고 에칭되며, 그리고 티타늄 산화물 층의 에칭을 위한 필요가 제거된다. 이에 의해, 메모리 셀 제조가 상당히 단순해진다. 더욱이, 임의의 원하는 티타늄 산화물의 두께가 형성될 수 있다. 몇몇 실시예에서, 약 500 옹스트롬 이하, 보다 바람직하게는 약 300 옹스트롬 이하의 티타늄 산화물 층 두께가 가역 저항-스위칭 소자(202)를 위해 사용된다(비록 다른 두께 범위가 사용될 수 있다 하더라도).In each of these cases, only the titanium containing layer 210 is patterned and etched, and the need for etching of the titanium oxide layer is eliminated. This greatly simplifies memory cell fabrication. Moreover, any desired thickness of titanium oxide can be formed. In some embodiments, a titanium oxide layer thickness of about 500 angstroms or less, more preferably about 300 angstroms or less, is used for the reversible resistance-switching device 202 (although other thickness ranges may be used).

전술한 바와 같이, 다이오드(204)는 수직 p-n 또는 p-i-n 다이오드일 수 있으며, 이것은 포인트 업워드 또는 다운워드일 수 있다. 인접한 메모리 레벨이 전도체를 공유하는 도 2D의 실시예에서, 인접한 메모리 레벨은 바람직하게 제 1 메모리 레벨에 대해 다운워드-포인팅 p-i-n 다이오드 및 인접한, 제 2 메모리 레벨에 대해 업워드-포인팅 p-i-n 다이오드와 같은 반대 방향의 포인트인 다이오드를 갖는다(또는 반대). As discussed above, diode 204 may be a vertical p-n or p-i-n diode, which may be a point upward or downward. In the embodiment of FIG. 2D where adjacent memory levels share a conductor, adjacent memory levels are preferably such as down-pointing pin diodes for the first memory level and up-pointing pin diodes for the adjacent, second memory level. With diodes in opposite directions (or vice versa).

몇몇 실시예에서, 다이오드(204)는 폴리실리콘, 다결정 실리콘-게르마늄 합금, 폴리게르마늄 또는 임의의 다른 적절한 재료와 같은 다결정 반도체 재료로 형성될 수 있다. 예를 들어, 다이오드(204)는 고농도 n+ 폴리실리콘 영역(302), n+ 폴리실리콘 영역(302) 위에 저농도 또는 진성(비의도적으로 도핑된) 폴리실리콘 영역(304) 및 진성 영역(304) 위에 고농도 도핑된, p+ 폴리실리콘 영역(306)을 포함할 수 있다. 몇몇 실시예에서, 박막(예를 들어, 수백 옹스트롬 이하) 게르마늄 및/또는 실리콘-게르마늄 합금 층을 이용할 때 약 10% 이하의 게르마늄을 갖는 (도시되지 않은) 실리콘-게르마늄 합금 층이 n+ 폴리실리콘 영역(302)에 형성되어 전술한 바와 같이, 예를 들어, "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING"이란 제목의 2005년 12월 9일 출원된 미합중국 특허출원 일련번호 제 11/298,331호(이후 '331 출원)(본 명세서에 그 전체 기재 내용이 참조로 포함되어 있음)에서 n+ 폴리실리콘 영역(302)으로부터 진성 영역(304)으로의 도펀트 이동을 방지 및/또는 감소시킬 수 있다. n+ 및 p+ 영역의 위치가 역전될 수 있다는 것이 이해될 것이다. In some embodiments, diode 204 may be formed of a polycrystalline semiconductor material, such as polysilicon, polycrystalline silicon-germanium alloy, polygermanium, or any other suitable material. For example, the diode 204 may be a high concentration n + polysilicon region 302, a low concentration or intrinsic (unintentionally doped) polysilicon region 304 above the n + polysilicon region 302, and a high concentration above the intrinsic region 304. It may comprise a doped, p + polysilicon region 306. In some embodiments, a silicon-germanium alloy layer (not shown) having a germanium and / or silicon-germanium alloy layer of about 10% or less when using a thin film (eg, several hundred angstroms or less) germanium and n + polysilicon regions US Patent Application Serial No. 11 / filed Dec. 9, 2005, entitled "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING," Dopant migration from n + polysilicon region 302 to intrinsic region 304 may be prevented and / or reduced in 298,331 (hereinafter filed '331), the entire disclosure of which is incorporated herein by reference. . It will be appreciated that the position of the n + and p + regions may be reversed.

몇몇 실시예에서, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 배리어 층(308)은 티타늄 산화물 층(212)과 n+ 영역(302)에 형성될 수 있다(예를 들어, 폴리실리콘 영역으로의 금속 원자의 이동을 방지 및/또는 감소시키기 위해). 이러한 금속 배리어 층의 이용은 배리어 층(308)과 티타늄 산화물 층(212) 간의 원하지 않는 정류 접점을 형성할 수 있다. 따라서, 몇몇 실시예에서, 티타늄, 니켈, 기타 전도성 재료 등과 같은 (도시되지 않은) 박막 전도성 층이 티타늄 산화물 층(212)와 배리어 층(308) 사이에 형성될 수 있다(예를 들어, 작업 기능 튜닝을 위해, 정류 접점의 형성을 감소시키거나 방지하기 위해).In some embodiments, barrier layer 308, such as titanium nitride, tantalum nitride, tungsten nitride, or the like, may be formed in titanium oxide layer 212 and n + region 302 (eg, metal atoms to the polysilicon region). To prevent and / or reduce migration). The use of such a metal barrier layer can form unwanted rectifying contacts between barrier layer 308 and titanium oxide layer 212. Thus, in some embodiments, a thin film conductive layer (not shown), such as titanium, nickel, other conductive materials, etc., may be formed between the titanium oxide layer 212 and the barrier layer 308 (eg, work function). For tuning, to reduce or prevent the formation of rectifying contacts).

다이오드(204)가 증착된 실리콘으로부터 형성될 때(예를 들어, 비정질 또는 다결정), 규소화합물 층(310)은 제조시 낮은 저항률 상태로 증착된 실리콘을 위치시키기 위해 다이오드(204)상에 형성될 수 있다. 이러한 낮은 저항률 상태는 큰전압이 증착된 실리콘을 낮은 저항률 상태로 스위칭하기 위해 요구되지 않기 때문에 메모리 셀(200)의 프로그래밍을 보다 쉽게 한다. 예를 들어, 티타늄 또는 코발트와 같은 규소화합물-형성 금속 층(312)은 p+ 폴리실리콘 영역(306)상에 증착될 수 있다. (이하 기술된) 다이오드(204)를 형성하는 증착된 실리콘을 결정화하기 위해 사용된 후속적인 어닐 단계 동안, 규소화합물-형성 금속 층(312) 및 다이오드(204)의 증착된 실리콘은 규소화합물 층(310)을 형성하기 위해 상호작용하며, 규소화합물-형성 금속 층(312)의 전체 또는 일부를 소모한다. When the diode 204 is formed from deposited silicon (eg, amorphous or polycrystalline), the silicon compound layer 310 may be formed on the diode 204 to locate the deposited silicon in a low resistivity state during manufacture. Can be. This low resistivity state makes programming of the memory cell 200 easier because no high voltage is required to switch the deposited silicon to the low resistivity state. For example, a silicon compound-forming metal layer 312 such as titanium or cobalt may be deposited on the p + polysilicon region 306. During the subsequent annealing step used to crystallize the deposited silicon forming the diode 204 (described below), the silicon-forming metal layer 312 and the deposited silicon of the diode 204 are formed of a silicon compound layer ( 310 to form and consume all or part of the silicon-forming metal layer 312.

본 명세서에 참조로서 인용된 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"란 제목의 미합중국 특허 제 7,176,064호에 기술된 바와 같이, 티타늄 및 코발트와 같은 규소화합물-형성 재료는 규소화합물 층을 형성하기 위해 어닐링 동안 증착된 실리콘과 반응한다. 티타늄 규소화합물과 코발트 규소화합물의 격자 공간은 실리콘의 것과 가까우면, 이러한 규소화합물 층은 증착된 실리콘이 결정화됨에 따라서 인접한 증착된 실리콘을 위한 "결정화 템플릿" 또는 "시드"로서 제공될 수 있다(예를 들어, 규소화합물 층(310)은 어닐링 동안 실리콘 다이오드(204)의 크리스털 구조을 향상시킨다). 이에 의해, 보다 낮은 저항률 실리콘이 제공된다. 유사한 결과가 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드에 대해 달성될 수 있다. As described in US Pat. No. 7,176,064 entitled "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide," which is incorporated herein by reference, silicon-forming materials such as titanium and cobalt may contain a silicon compound layer. Reacts with the deposited silicon during annealing to form. If the lattice spacing of titanium and cobalt silicon compounds is close to that of silicon, this silicon compound layer may be provided as a "crystallization template" or "seed" for adjacent deposited silicon as the deposited silicon crystallizes (eg For example, silicon layer 310 enhances the crystal structure of silicon diode 204 during annealing). This provides a lower resistivity silicon. Similar results can be achieved for silicon-germanium alloys and / or germanium diodes.

규소화합물-형성 금속 층(312)의 형성에 이어, 상부 전도체(208)가 형성된다. 몇몇 실시예에서, 하나 이상의 배리어 층 및/또는 부착 층(314)이 전도층(315)의 증착에 앞서 규소화합물-형성 금속 층(312)위에 형성될 수 있다. 전도층(315), 배리어 층(314) 및 규소화합물-형성 금속 층(312)은 상부 전도체(208)를 형성하기 위해 패턴화 및/또는 에칭이 함께 될 수 있다. Following formation of the silicon compound-forming metal layer 312, an upper conductor 208 is formed. In some embodiments, one or more barrier layer and / or adhesion layer 314 may be formed over silicon-forming metal layer 312 prior to the deposition of conductive layer 315. Conductive layer 315, barrier layer 314 and silicon-forming metal layer 312 may be patterned and / or etched together to form upper conductor 208.

상부 전도체(208)의 형성에 이어, 메모리 셀(200)이 어닐되어 다이오드(204)의 증착된 반도체 재료를 크리스탈화(및/또는 규소화합물 층(310)을 형성하기 위해)한다. 적어도 하나의 실시예에서, 어닐은 약 600℃ 내지 800℃, 보다 바람직하게는 약 650℃ 내지 750℃ 사이의 온도로 질소에서 약 10초 내지 약 2분 동안 수행될 수 있다. 다른 어닐링 시간, 온도 및/또는 환경이 사용될 수 있다. 전술한 바와 같이, 규소화합물 층(310)이 다이오드(204)를 형성하는 기본 증착 반도체 재료를 위한 어닐링 동안 "크리스탈화 템플릿" 또는 "시드"로서 제공될 수 있다. 이에 의해 보다 낮은 저항률 다이오드 재료가 제공된다. Following formation of the top conductor 208, the memory cell 200 is annealed to crystallize (and / or form the silicon compound layer 310) the diode 204 's deposited semiconductor material. In at least one embodiment, the annealing may be carried out in nitrogen at a temperature between about 600 ° C. and 800 ° C., more preferably between about 650 ° C. and 750 ° C. for about 10 seconds to about 2 minutes. Other annealing times, temperatures and / or environments can be used. As mentioned above, the silicon compound layer 310 may be provided as a "crystallization template" or "seed" during annealing for the underlying deposited semiconductor material forming the diode 204. This provides a lower resistivity diode material.

본 발명에 따라서 메모리 셀을 제조하기 위한 예시적인 프로세스가 도 4A-D를 참조하여 이하 기술된다. An exemplary process for fabricating a memory cell in accordance with the present invention is described below with reference to FIGS. 4A-D.

메모리 셀에 대한 예시적인 제조 프로세스Example Manufacturing Process for Memory Cells

도 4A-D는 본 발명에 따라서 제 1 메모리 레벨의 제조 동안 기판(400)의 일부의 단면도를 예시한다. 이하 기술될 바와 같이, 싱글 메모리 레벨은 선택 성장 공정을 이용해 형성된 가역 저항-스위칭 소자를 각각 포함하는 복수의 메모리 셀을 포함한다. 추가적인 메모리 레벨은 (도 2C-2D를 참조하여 전술한 바와 같이)제 1 메모리 레벨 위에 제조될 수 있다.4A-D illustrate cross-sectional views of a portion of substrate 400 during fabrication of a first memory level in accordance with the present invention. As will be described below, a single memory level includes a plurality of memory cells each containing a reversible resistance-switching element formed using a selective growth process. Additional memory levels may be fabricated above the first memory level (as described above with reference to FIGS. 2C-2D).

도 4A를 참조하면, 기판(400)은 이미 진행된 여러 프로세싱 단계를 갖는 것으로 도시된다. 기판(400)은 추가적인 회로를 갖거나 갖지 않는 실리콘, 게르마늄, 실리콘-게르마늄, 도핑안된, 도핑된, 벌크, 실리콘-온-절연체(SOI) 또는 다른 기판과 같은 임의의 적절한 기판일 수 있다. 예를 들어, 기판(400)은 (도시되지 않은)하나 이상의 n-well 또는 p-well 영역을 포함할 수 있다. Referring to FIG. 4A, the substrate 400 is shown having several processing steps already advanced. Substrate 400 may be any suitable substrate, such as silicon, germanium, silicon-germanium, undoped, doped, bulk, silicon-on-insulator (SOI) or other substrate, with or without additional circuitry. For example, substrate 400 may include one or more n-well or p-well regions (not shown).

절연층(402)은 기판(400) 위에 형성된다. 몇몇 실시예에서, 절연층(402)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물의 층 또는 임의의 다른 적절한 절연 층일 수 있다. 다른 실시예에서, 절연 층(402)은 기판(400)에서 트렌치를 에칭하고, 트렌치를 채우기 위해 기판(400) 위에 실리콘 이산화물, 실리콘 질화물 도는 다른 유전체와 같은 유전체를 증착시키며 기판(400)의 상면(403)을 재노출하기 위해 기판(400)을 평탄화함으로써 형성된 얕은 트렌치 격리(STI) 영역일 수 있다. 주목해야 할 것은 하나 이상의 실시예에서, 실리콘 질화물 또는 (도시되지 않은)유사한 보호층이 격리 영역 형성에 앞서 (예를 들어, 활성 영역을 보호하기 위해)기판(400)의 (도시되지 않은) 활성 영역 위에 형성될 수 있다. 대안으로서, 실리콘의 국부 산화(LOCOS) 프로세스 또는 임의의 다른 적절한 프로세스가 격리 층(402)을 정의하기 위해 사용될 수 있다. The insulating layer 402 is formed on the substrate 400. In some embodiments, insulating layer 402 may be a layer of silicon oxide, silicon nitride, silicon oxynitride, or any other suitable insulating layer. In another embodiment, insulating layer 402 etches the trench in substrate 400, deposits a dielectric, such as silicon dioxide, silicon nitride, or another dielectric over substrate 400 to fill the trench, and tops the substrate 400. It may be a shallow trench isolation (STI) region formed by planarizing the substrate 400 to re-expose 403. It should be noted that in one or more embodiments, silicon nitride or a similar protective layer (not shown) is activated (not shown) of the substrate 400 prior to forming the isolation region (eg, to protect the active region). It can be formed over the area. As an alternative, a local oxidation of silicon (LOCOS) process or any other suitable process may be used to define the isolation layer 402.

격리 층(402)의 형성에 이어, 부착 층(404)이 격리 층(402) 위에 형성된다 (예를 들어, 물리적 증착 또는 다른 방법에 의해). 예를 들어, 부착 층(404)은 티타늄 질화물 또는 탄탈륨 질화물, 텅스텐 질화물, 하나 이상의 부착층의 조합 등과 같은 다른 적절한 부착 층의 약 20 내지 약 500 옹스트롬, 바람직하게는 약 100 옹스트롬일 수 있다. 다른 부착 층 재료 및/또는 두께가 사용될 수 있다. 몇몇 실시예에서, 부착 층(404)은 선택적일 수 있다. Following formation of the isolation layer 402, an adhesion layer 404 is formed over the isolation layer 402 (eg, by physical vapor deposition or other method). For example, the adhesion layer 404 may be about 20 to about 500 angstroms, preferably about 100 angstroms, of other suitable adhesion layers, such as titanium nitride or tantalum nitride, tungsten nitride, a combination of one or more adhesion layers, and the like. Other adhesion layer materials and / or thicknesses may be used. In some embodiments, the adhesion layer 404 may be optional.

부착 층(404)의 형성 후, 전도 층(406)이 부착 층(404) 위에 증착된다. 전도 층(406)은 텅스텐 또는 다른 적절한 금속, 고농도 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마늄, 전도성 게르마늄, 또는 임의의 적절한 방법(예를 들어, 화학 증착, 물리적 증착 등)에 의해 증착된 것과 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 적어도 하나의 실시예에서, 전도성 층(406)은 약 200 내지 2500 옹스트롬의 텅스텐을 포함할 수 있다. 다른 전도 층 재료 및/또는 두께가 사용될 수 있다. After formation of the adhesion layer 404, a conductive layer 406 is deposited over the adhesion layer 404. Conductive layer 406 may be deposited by tungsten or other suitable metal, high concentration semiconductor material, conductive silicon compound, conductive silicon compound-germanium, conductive germanium, or any suitable method (eg, chemical vapor deposition, physical vapor deposition, etc.). And any suitable conductive material such as In at least one embodiment, the conductive layer 406 may comprise about 200 to 2500 angstroms of tungsten. Other conductive layer materials and / or thicknesses may be used.

전도 층(406)의 형성 후, 티타늄 질화물과 같은 티타늄 함유 층(407)이 (예를 들어, 물리적 증착 또는 다른 방법을 이용해) 전도 층(406) 위에 형성된다. 몇몇 실시예에서, 티타늄 함유 층(407)은 약 20 내지 약 1200 옹스트롬의 티타늄 질화물을 포함한다. 티타늄, 티타늄 합금, TiSi2, TiW 등과 같은 다른 티타늄 함유 층 재료 및/또는 두께가 사용될 수 있다. After formation of the conductive layer 406, a titanium containing layer 407, such as titanium nitride, is formed over the conductive layer 406 (eg, using physical vapor deposition or other methods). In some embodiments, the titanium containing layer 407 comprises about 20 to about 1200 angstroms of titanium nitride. Other titanium containing layer materials and / or thicknesses may be used, such as titanium, titanium alloys, TiSi 2 , TiW, and the like.

티타늄 함유 층(407)의 형성에 이어, 부착 층(404), 전도 층(406) 및 티타늄 함유 층(407)이 패턴화되고 에칭된다. 예를 들어, 부착 층(404), 전도 층(406) 및 티타늄 함유 층(407)이 소프트 또는 하드 마스크를 갖는 종래의 리소그래피 기법 및 습식 또는 건식 에칭 프로세싱을 이용해 패턴화되고 에칭될 수 있다. 적어도 하나의 실시예에서, 부착 층(404), 전도 층(406) 및 티타늄 함유 층(407)이 패턴화되고 에칭되어 (도 4A에 도시된 바와 같이) 실질적으로 평행하고, 실질적으로 공면 전도체(408)를 형성한다. 비록 다른 전도체 폭 및/또는 공간이 사용될 수 있다고 하더라도, 전도체(408)에 대한 예시적인 폭 및/또는 전도체(408) 간의 공간은 약 200 내지 약 2500 옹스트롬의 범위이다.Following formation of the titanium containing layer 407, the adhesion layer 404, the conductive layer 406 and the titanium containing layer 407 are patterned and etched. For example, the adhesion layer 404, the conductive layer 406 and the titanium containing layer 407 can be patterned and etched using conventional lithography techniques with soft or hard masks and wet or dry etch processing. In at least one embodiment, the adhesion layer 404, the conductive layer 406 and the titanium containing layer 407 are patterned and etched to form substantially parallel (as shown in FIG. 4A) and substantially coplanar conductors ( 408 is formed. Although other conductor widths and / or spaces may be used, exemplary widths and / or spaces between conductors 408 for conductors 408 range from about 200 to about 2500 angstroms.

전도체(408)가 형성된 후, 유전체 층(410)이 기판(400)위에 증착되어 전도체(408) 사이의 빈공간을 채우도록 한다. 예를 들어, 대략 3000-7000 옹스트롬의 실리콘 이산화물이 기판(400)에 증착될 수 있으며 평탄면(412)을 형성하기 위해 화학적 기계적 폴리싱 또는 에치백 프로세스를 이용하여 평탄화될 수 있다. 평탄 면(412)은 도시된 바와 같이 유전체 재료(410)에 의해 분리된 티타늄 함유 층 재료(407)의 노출된, 이산 영역(407a-f)을 포함한다. 이산 티타늄 함유 층 영역(407a-f)은 (이하 보다 더 기술되는 바와 같이) 기판(400) 위에 형성되는 각각의 메모리 셀을 위한 티타늄 산화물 가역 저항-스위칭 소자를 선택적으로 형성하기 위해 사용될 수 있다. After the conductor 408 is formed, a dielectric layer 410 is deposited over the substrate 400 to fill the voids between the conductors 408. For example, approximately 3000-7000 angstroms of silicon dioxide may be deposited on the substrate 400 and planarized using a chemical mechanical polishing or etch back process to form the flat surface 412. The flat surface 412 includes exposed, discrete regions 407a-f of the titanium containing layer material 407 separated by the dielectric material 410 as shown. Titanium dioxide containing layer regions 407a-f may be used to selectively form a titanium oxide reversible resistance-switching element for each memory cell formed over substrate 400 (as described further below).

실리콘 질화물, 실리콘 산화질화물, 로우 K 유전체 등과 같은 다른 유전체 재료 및/또는 다른 유전체 층 두께가 사용될 수 있다. 예시적인 로우 K 유전체는 탄소 도핑 산화물, 실리콘 탄소 층 등을 포함한다. Other dielectric materials and / or other dielectric layer thicknesses may be used, such as silicon nitride, silicon oxynitride, low K dielectrics, and the like. Exemplary low K dielectrics include carbon doped oxides, silicon carbon layers, and the like.

가역 저항-스위칭 소자가 티타늄-포함 재료와 다른 재료를 산화시켜 형성될 것이라면, 티타늄 함유 층(407)은 Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN 등과 같은 산화될 재료의 층에 의해 대체될 수 있다. If the reversible resistance-switching element is to be formed by oxidizing the titanium-comprising material and another material, the titanium containing layer 407 may be oxidized such as Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN, and the like. It can be replaced by a layer of material.

도 4B를 참조하면, 평탄화에 이어, 가역 저항-스위칭 소자(413a-f)가 각각의 티타늄 함유 층 영역(407a-f) 위에 형성된다. 예를 들어, 티타늄 산화물 층은 티타늄 함유 층 영역(407a-f)을 산화시킴으로써 각각의 티타늄 함유 층 영역(407a-f) 위에 선택적으로 형성될 수 있다. 몇몇 또는 모든 각각의 티타늄 함유 층 영역(407a-f)은 가역 저항-스위칭 소자(413a-f)를 생성하기 위해 산화 동안 소모될 수 있다. 전술한 바와 같이, 임의의 적절한 방법이 O2, 오존, 이들의 조합과 같은 산소 환경에서 급속한 열적 산화, 또는 임의의 다른 적절한 산화 종을 이용해 티타늄 함유 층 영역(407a-f)을 산화시키기 위해 사용될 수 있다. 다른 실시예에서, 티타늄 함유 층 영역은 오존 또는 다른 산소원을 갖는 CVD 챔버에서 산소 확산을 이용하거나, 기체 또는 액체 오존 클리닝을 이용하거나, 티타늄 산화물을 형성하기 위해 임의의 다른 적절한 산화 프로세스를 이용해 산화될 수 있다.4B, following planarization, a reversible resistance-switching element 413a-f is formed over each titanium containing layer region 407a-f. For example, a titanium oxide layer can be selectively formed over each titanium containing layer region 407a-f by oxidizing the titanium containing layer regions 407a-f. Some or all of the respective titanium containing layer regions 407a-f may be consumed during oxidation to produce the reversible resistance-switching elements 413a-f. As mentioned above, any suitable method may be used to oxidize the titanium containing layer regions 407a-f using rapid thermal oxidation, or any other suitable oxidizing species in an oxygen environment such as O 2 , ozone, or a combination thereof. Can be. In other embodiments, the titanium containing layer region is oxidized using oxygen diffusion in a CVD chamber with ozone or other oxygen source, using gas or liquid ozone cleaning, or using any other suitable oxidation process to form titanium oxide. Can be.

도 4C를 참조하면, 가역 저항-스위칭 소자(413a-f)가 형성된 후, 각각의 메모리 셀의 다이오드 구조가 형성된다. 약 10 내지 약 300 옹스트롬의 티타늄, 니켈 등과 같은 (도시되지 않은) 선택적 박막 전도층이 티타늄 산화 층 영역(예를 들어, 작업 기능 튜닝을 위해) 위에 형성될 수 있다. 몇몇 실시예에서, 티타늄 질화물, 탄탈륨 질화물, 텅스테 질화물 등과 같은 배리어 층(414)이 또한 다이오드 형성에 앞서 티타늄 산화물 층 영역 위에 형성될 수 있다(예를 들어, 금속 원자가 폴리실 리콘 영역으로 이동하는 것을 방지 및/또는 감소시키기 위해). 배리어 층(414)은 박막 전도층 외에 또는 박막 전도층 대신, 박막 전도층의 상부에 존재할 수 있고, 약 20 내지 약 500 옹스트롬, 바람직하게는 약 100 옹스트롬의 티타늄 질화물 또는 탄탈륨 질화물, 텅스텐 질화물과 같은 다른 적절한 배리어 층, 티타늄/티타늄 질화물, 탄탈륨/탄탈륨 질화물 또는 텅스텐/텅스텐 질화물 스택 등과 같은 다른 층과 조합하는 배리어 층일 수 있다. 다른 배리어 층 재료 및/또는 두께가 사용될 수 있다. 4C, after the reversible resistance-switching elements 413a-f are formed, the diode structure of each memory cell is formed. An optional thin film conductive layer (not shown), such as about 10 to about 300 angstroms of titanium, nickel, or the like, may be formed over the titanium oxide layer region (eg, for work function tuning). In some embodiments, barrier layer 414, such as titanium nitride, tantalum nitride, tungsten nitride, or the like, may also be formed over the titanium oxide layer region prior to diode formation (e.g., where metal atoms move into the polysilicon region). To prevent and / or reduce). The barrier layer 414 may be present on top of the thin film conductive layer in addition to or instead of the thin film conductive layer, and may be from about 20 to about 500 angstroms, preferably about 100 angstroms of titanium nitride or tantalum nitride, tungsten nitride Other suitable barrier layers, barrier layers in combination with other layers such as titanium / titanium nitride, tantalum / tantalum nitride or tungsten / tungsten nitride stacks, and the like. Other barrier layer materials and / or thicknesses may be used.

박막 전도 층(사용된다면) 및/또는 배리어 층(414)의 증착 후, 각각의 메모리 셀의 다이오드를 형성하기 위해 사용된 반도체 재료의 증착이 시작된다(예를 들어, 도 2A-3의 다이오드(204)). 각각의 다이오드는 전술한 바와 같이 수직 p-n 또는 p-i-n 다이오드일 수 있다. 몇몇 실시예에서, 각각의 다이오드는 폴리실리콘, 폴리실리콘-게르마늄 합금, 게르마늄 또는 임의의 다른 적절한 재료와 같은 다결정 반도체 재료로 형성된다. 편의를 위해, 폴리실리콘, 다운워드-포인팅 다이오드의 형성이 본 명세서에 기재된다. 다른 재료 및/또는 다이오드 구성이 사용될 수 있다는 것이 이해될 것이다. After deposition of the thin film conductive layer (if used) and / or barrier layer 414, deposition of the semiconductor material used to form the diode of each memory cell begins (e.g., the diodes of FIGS. 204)). Each diode may be a vertical p-n or p-i-n diode as described above. In some embodiments, each diode is formed of a polycrystalline semiconductor material, such as polysilicon, polysilicon-germanium alloy, germanium or any other suitable material. For convenience, the formation of polysilicon, downward-pointing diodes is described herein. It will be appreciated that other materials and / or diode configurations may be used.

도 4C를 참조하면, 배리어 층(414)의 형성에 이어, 고농도 n+ 실리콘 층(416)이 배리어 층(414)에 증착된다. 몇몇 실시예에서, n+ 실리콘 층(416)은 증착때 비정질 상태로 존재한다. 다른 실시예에서, n+ 실리콘 층(416)은 증착때 다결정 상태로 존재한다. 화학적 증착 또는 다른 적절한 프로세스가 n+ 실리콘 층(416)을 증착하기 위해 사용될 수 있다. 적어도 하나의 실시예에서, n+ 실리콘 층(416) 이 형성될 수 있으며, 예를 들어, 약 100 내지 1000 옹스트롬, 바람직하게는 약 100 옹스트롬의 약 1021cm-3의 도핑 농도를 갖는 인(phosphorus) 또는 비소(arsenic) 도핑 실리콘으로 형성될 수 있다. 다른 층 두께, 도펀트 및/또는 도핑 농도가 사용될 수 있다. 예를 들어, n+ 실리콘 층(416)이 증착 동안 도너 가스(donor gas)를 흘림으로써 원위치에 도핑될 수 있다. 다른 도핑 방법이 사용될 수 있다(예를 들어, 이온주입).Referring to FIG. 4C, following formation of the barrier layer 414, a high concentration n + silicon layer 416 is deposited on the barrier layer 414. In some embodiments, n + silicon layer 416 is in an amorphous state upon deposition. In another embodiment, n + silicon layer 416 is in a polycrystalline state upon deposition. Chemical vapor deposition or other suitable process may be used to deposit the n + silicon layer 416. In at least one embodiment, an n + silicon layer 416 may be formed, for example, a phosphorus having a doping concentration of about 10 21 cm −3 of about 100 to 1000 angstroms, preferably about 100 angstroms Or arsenic doped silicon. Other layer thicknesses, dopants and / or doping concentrations may be used. For example, n + silicon layer 416 may be doped in situ by flowing a donor gas during deposition. Other doping methods can be used (eg, ion implantation).

n+ 실리콘 층(416)의 증착 후, 저농도, 진성 및/또는 비의도적으로 도핑된 실리콘 층(418)이 n+ 실리콘 층(416) 위에 형성된다. 몇몇 실시예에서, 진성 실리콘 층(418)이 증착때 비정절 상태로 존재한다. 다른 실시예에서, 진성 실리콘 층(418)이 증착때 다결정 상태로 존재한다. 화학적 증착 또는 다른 적절한 증착 방법이 진성 실리콘 층(418)을 증착하기 위해 사용될 수 있다. 적어도 하나의 실시예에서, 진성 실리콘 층(418)은 약 500 내지 4800 옹스트롬, 바람직하게는 약 2500 옹스트롬의 두께일 수 있다. 다른 진성 층 두께가 사용될 수 있다. After deposition of the n + silicon layer 416, a low concentration, intrinsic and / or unintentionally doped silicon layer 418 is formed over the n + silicon layer 416. In some embodiments, intrinsic silicon layer 418 is in an amorphous state upon deposition. In another embodiment, intrinsic silicon layer 418 is in a polycrystalline state upon deposition. Chemical vapor deposition or other suitable deposition method may be used to deposit the intrinsic silicon layer 418. In at least one embodiment, the intrinsic silicon layer 418 may be about 500 to 4800 angstroms thick, preferably about 2500 angstroms thick. Other intrinsic layer thicknesses may be used.

박막(예를 들어, 수백 옹스트롬 이하) 게르마늄 및/또는 (도시되지 않은)실리콘-게르마늄 합금 층이 n+ 실리콘 층(416)에서 진성 실리콘 층(418)으로의 도펀트 이동을 방지 및/또는 감소시키기 위해 진성 실리콘 층(418)의 증착에 앞서 n+ 실리콘 층(416)에 형성될 수 있다(앞서 인용된 '331 출원에 기술된 바와 같이). A thin film (eg, several hundred angstroms or less) germanium and / or silicon-germanium alloy layer (not shown) to prevent and / or reduce dopant migration from n + silicon layer 416 to intrinsic silicon layer 418. It may be formed in the n + silicon layer 416 prior to the deposition of the intrinsic silicon layer 418 (as described in the '331 application cited above).

n+ 실리콘 층(416) 및 진성 실리콘 층(418)의 형성에 이어, n+ 실리콘 층(416), 진성 실리콘 층(418), 배리어 층(414) 및/또는 임의의 전도성 층(사용된 다면)이 패턴화 및 에칭되어 (도시된 바와 같이)전도체(408)를 오버라잉하는 실리콘 필러(silicon pillar)(420)를 형성하도록 한다. 소프트 또는 하드 마스크, 그리고 습식 또는 건식 에칭 프로세싱을 갖는 종래의 리소그래피 기법이 실리콘 필러(420)를 형성하기 위해 사용될 수 있다. Following the formation of n + silicon layer 416 and intrinsic silicon layer 418, n + silicon layer 416, intrinsic silicon layer 418, barrier layer 414 and / or any conductive layer (if used) Patterned and etched to form a silicon pillar 420 overlying conductor 408 (as shown). Conventional lithography techniques with soft or hard masks and wet or dry etch processing may be used to form the silicon filler 420.

실리콘 필러(420)가 형성된 후, 유전체 층(422)이 증착되어 실리콘 필러(420) 사이의 빈공간을 채운다. 예를 들어, 약 200-7000 옹스트롬의 실리콘 이산화물이 증착될 수 있으며 평탄면(424)을 형성하기 위해 화학적 기계적 폴리싱 또는 에치백 프로세스를 이용해 평탄해질 수 있다. 도시된 바와 같이, 평탄면(424)은 유전체 재료(422)에 의해 분리된 실리콘 필러(420)의 노출된 상면을 포함한다. 실리콘 질화물, 실리콘 산화질화물, 로우 K 유전체 등과 같은 다른 유전체 재료 및/또는 다른 유전체 층 두께가 사용될 수 있다. 예시적인 로우 K 유전체는 탄소 도핑 산화물, 실리콘 탄소 층 등을 포함한다.After the silicon filler 420 is formed, a dielectric layer 422 is deposited to fill the voids between the silicon pillars 420. For example, about 200-7000 angstroms of silicon dioxide may be deposited and planarized using a chemical mechanical polishing or etch back process to form a flat surface 424. As shown, the flat surface 424 includes an exposed top surface of the silicon filler 420 separated by the dielectric material 422. Other dielectric materials and / or other dielectric layer thicknesses may be used, such as silicon nitride, silicon oxynitride, low K dielectrics, and the like. Exemplary low K dielectrics include carbon doped oxides, silicon carbon layers, and the like.

실리콘 필러(420)의 형성 후, p+ 실리콘 영역(426)이 각각의 실리콘 필러(420), 실리콘 필러(420)의 상면 근처에 형성된다. 예를 들어, 블랭킷 p+ 임플란트가 실리콘 필러(420)내 사전결정된 깊이로 붕소(boron)를 주입하기 위해 사용될 수 있다. 예시적인 주입 가능한 분자 이온은 BF2, BF3, B 등을 포함한다. 몇몇 실시예에서, 약 1-5×10 ions/㎠ 의 임플란트 도스가 사용될 수 있다. 다른 임플란트 종 및/또는 도스가 사용될 수 있다. 더욱이, 몇몇 실시예에서, 확산 프로세스가 실리콘 필러(420)의 상부를 도핑하기 위해 사용될 수 있다. 적어도 하나의 실시예에 서, 비록 다른 p+ 실리콘 영역 사이즈가 사용될 수 있다고 하더라도, p+ 실리콘 영역(426)은 약 100-700 옹스트롬의 깊이를 갖는다. (주목해야 할 것은 형성될 다이오드가 업워드 포인팅 p-n 또는 p-i-n 다이오드이면, 실리콘 필러(420)의 상부는 n-타입으로 도핑될 것이다). 이에 의해, 각각의 실리콘 필러(420)는 다운워드-포인팅, p-i-n 다이오드(428)를 포함한다. After formation of the silicon filler 420, a p + silicon region 426 is formed near each silicon filler 420, the top surface of the silicon filler 420. For example, a blanket p + implant may be used to inject boron to a predetermined depth in silicon filler 420. Exemplary implantable molecular ions include BF 2 , BF 3 , B, and the like. In some embodiments, an implant dose of about 1-5 × 10 ions / cm 2 may be used. Other implant species and / or doses may be used. Moreover, in some embodiments, a diffusion process may be used to dope the top of the silicon pillar 420. In at least one embodiment, p + silicon region 426 has a depth of about 100-700 angstroms, although other p + silicon region sizes may be used. (Note that if the diode to be formed is an upward pointing pn or pin diode, the top of the silicon pillar 420 will be doped n-type). As such, each silicon filler 420 includes a down-pointing, pin diode 428.

도 4D를 참조하면, p-i-n 다이오드(428)의 완료 후, 규소화합물-형성 금속 층(430)이 기판(400) 위에 증착된다. 예시적인 규소화합물-형성 금속은 스퍼터 또는 기타 증착된 티타늄 또는 코발트를 포함한다. 몇몇 실시예에서, 규소화합물-형성 금속 층(430)은 약 10 내지 약 200 옹스트롬, 바람직하게는 약 20 내지 약 50 옹스트롬 그리고 보다 바람직하게는 약 20 옹스트롬의 두께를 갖는다. 다른 규소화합물-형성 금속 층 재료 및/또는 두께가 사용될 수 있다. 이하 더 기술될 바와 같이, 구조의 어닐링은 규소화합물-형성 금속 층(430)으로 부터의 금속 및 p+ 실리콘 영역(426)으로부터의 실리콘이 각각의 p+ 실리콘 영역(426)에 인접한 규소화합물 영역(432)을 형성하도록 반응한다. 4D, after completion of the p-i-n diode 428, a silicon compound-forming metal layer 430 is deposited over the substrate 400. Exemplary silicon compound-forming metals include sputter or other deposited titanium or cobalt. In some embodiments, the silicon compound-forming metal layer 430 has a thickness of about 10 to about 200 angstroms, preferably about 20 to about 50 angstroms and more preferably about 20 angstroms. Other silicon compound-forming metal layer materials and / or thicknesses may be used. As will be described further below, the annealing of the structure is such that the silicon from the silicon-forming metal layer 430 and the silicon from the p + silicon region 426 are adjacent to each p + silicon region 426. React to form).

규소화합물-형성 금속 층(430)의 형성에 이어, 전도체(436)의 제 2 세트가 전도체(408)의 하부 세트의 형성과 유사한 방식으로 다이오드(428) 위에 형성될 수 있다. 몇몇 실시예에서, 하나 이상의 배리어 층 및/또는 부착 층(438)이 전도체(436)의 상부, 제 2 세트를 형성하기 위해 사용된 전도층(440)의 증착에 앞서 규소화합물-형성 금속 층(430) 위에 배치될 수 있다. Following formation of the silicon compound-forming metal layer 430, a second set of conductors 436 may be formed over the diode 428 in a similar manner to the formation of a lower set of conductors 408. In some embodiments, one or more barrier layers and / or adhesion layers 438 are formed prior to deposition of the conductive layer 440 used to form the top, second set of conductors 436 (a silicon compound-forming metal layer). 430 may be disposed above.

전도 층(440)은 임의의 적절한 방법(예를 들어, 화학 증착, 물리적 증착 등) 에 의해 증착된 텅스텐, 다른 적절한 금속, 고농도 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마늄, 전도성 게르마늄 등과 같은 임의의 적절한 전도성 재료로 형성될 수 있다. 다른 전도 층 재료가 사용될 수 있다. 배리어 층 및/또는 부착 층(438)은 탄탈륨 질화물, 텅스텐 질화물, 하나 이상의 층의 조합, 또는 임의의 다른 적절한 재료(들)과 같은 티타늄 질화물 또는 다른 적절한 층을 포함할 수 있다. 증착된 전도 층(440), 배리어 및/또는 부착 층(438), 및/또는 규소화합물-형성 금속 층(430)이 전도체(436)의 제 2 세트를 형성하기 위해 패턴화 및/또는 에칭될 수 있다. 적어도 하나의 실시예에서, 상부 전도체(436)는 실질적으로 평행이고, 보다 낮은 전도체(408)와 다른 방향으로 연장되는 실질적으로 공면인 전도체가다. Conductive layer 440 may be formed by any suitable method (eg, chemical vapor deposition, physical vapor deposition, etc.) such as tungsten, other suitable metals, high concentration semiconductor materials, conductive silicon compounds, conductive silicon compounds-germanium, conductive germanium, and the like. It may be formed of any suitable conductive material. Other conductive layer materials can be used. Barrier layer and / or adhesion layer 438 may comprise titanium nitride or other suitable layer, such as tantalum nitride, tungsten nitride, a combination of one or more layers, or any other suitable material (s). The deposited conductive layer 440, barrier and / or adhesion layer 438, and / or silicon-forming metal layer 430 may be patterned and / or etched to form a second set of conductors 436. Can be. In at least one embodiment, the upper conductor 436 is a substantially parallel, substantially coplanar conductor that extends in a different direction than the lower conductor 408.

상부 전도체(436)의 형성에 이어, 구조는 다이오드(428)의 증착된 반도체 재료를 결정화(및/또는 규소화합물 영역(432)을 형성하기 위해)하기 위해 어닐닝될 수 있다. 적어도 하나의 실시예에서, 어닐은 약 600 내지 800℃, 보다 바람직하게는 약 650과 750℃ 사이의 온도로 질소에서 약 10초 내지 약 2분 동안 수행될 수 있다. 다른 어닐링 시간, 온도 및/또는 환경이 사용될 수 있다. 규소화합물 영역(432)은 다이오드(432)를 형성하는 기본 증착 반도체 재료를 위한 어닐링 동안 "크리스탈화 템플릿" 또는 "시드"로서 제공될 수 있다(예를 들어, 임의의 비정질 반도체 재료를 다결정 반도체 재료로 변화시키고/거나 다이오드(432)의 전반적인 크리스털 속성을 개선함으로써). 이에 의해 보다 낮은 저항률 다이오드 재료가 제공된다. Following formation of the top conductor 436, the structure may be annealed to crystallize (and / or form the silicon compound region 432) of the deposited semiconductor material of the diode 428. In at least one embodiment, the annealing may be performed for about 10 seconds to about 2 minutes in nitrogen at a temperature between about 600 and 800 ° C., more preferably between about 650 and 750 ° C. Other annealing times, temperatures and / or environments can be used. Silicon compound region 432 may be provided as a “crystallization template” or “seed” during annealing for the underlying deposited semiconductor material forming diode 432 (eg, any amorphous semiconductor material may be a polycrystalline semiconductor material. And / or improve the overall crystal properties of diode 432). This provides a lower resistivity diode material.

대안적인 예시적인 메모리 셀Alternative Example Memory Cells

도 5는 본 발명에 따라서 제공된 예시적인 메모리 셀(500)의 단면도이다. 메모리 셀(500)은 박막, 기판(505) 위에 형성된 가변 저항-스위칭 소자(504)에 결합된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(502)와 같은 박막 트랜지스터(TFT)를 포함한다. 예를 들어, MOSFET(502)은 임의의 적절한 기판에 형성된 n-채널 또는 p-채널 박막 MOSFET일 수 있다. 도시된 실시예에서, 실리콘 이산화물, 실리콘 질화물, 산소질화물 등과 같은 절연 영역(506)이 기판(505) 위에 형성되고 증착된 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 증착된 반도체 영역(507)이 절연 영역(506) 위에 형성된다. 박막 MOSFET(502)은 증착된 반도체 영역(507)내에 형성되고 절연 영역(506)에 의해 기판(505)으로부터 절연된다. 5 is a cross-sectional view of an exemplary memory cell 500 provided in accordance with the present invention. The memory cell 500 includes a thin film transistor (TFT), such as a metal oxide semiconductor field effect transistor (MOSFET) 502, coupled to a variable resistance-switching element 504 formed over a substrate 505. For example, MOSFET 502 may be an n-channel or p-channel thin film MOSFET formed on any suitable substrate. In the illustrated embodiment, an insulating region 506, such as silicon dioxide, silicon nitride, oxynitride, or the like, is formed over the substrate 505 and the deposited semiconductor region 507, such as silicon, germanium, silicon-germanium, or the like, is an insulating region. Over 506. Thin film MOSFET 502 is formed in deposited semiconductor region 507 and is insulated from substrate 505 by insulating region 506.

MOSFET(502)은 게이트 유전체 층(514)과 마찬가지로 소스/드레인 영역(508, 510) 및 채널 영역(512), 게이트 전극(516) 및 스페이서(518a-b)를 포함한다. 적어도 하나의 실시예에서, 소스/드레인 영역(508, 510)은 도핑된 p-타입일 수 있으며 채널 영역(512)은 도핑된 n-타입일 수 있는 반면에, 다른 실시예에서 소스/드레인 영역(508, 510)은 도핑된 n-타입이고 채널 영역(512)은 도핑된 p-타입일 수 있다. 임의의 다른 MOSFET 구성 또는 임의의 적절한 제조 기법이 박막 MOSFET(502)을 위해 사용될 수 있다. 몇몇 실시예에서, MOSFET(502)은 기판(506)에 형성된(예를 들어, STI, LOCOS 또는 다른 유사한 프로세스를 이용해 형성된) (도시되지 않은) 격리 영역에 의해 전기적으로 격리될 수 있다. 대안으로, MOSFET(502)의 게이트, 소스 및/또는 드레인 영역은 기판(506)에 형성된 (도시되지 않은) 다른 트랜지스터와 공유될 수 있다. MOSFET 502 includes source / drain regions 508 and 510 and channel region 512, gate electrode 516 and spacers 518a-b, similar to gate dielectric layer 514. In at least one embodiment, source / drain regions 508 and 510 may be doped p-type and channel region 512 may be doped n-type, while in other embodiments source / drain regions 508 and 510 may be doped n-type and the channel region 512 may be doped p-type. Any other MOSFET configuration or any suitable fabrication technique may be used for thin film MOSFET 502. In some embodiments, MOSFET 502 may be electrically isolated by an isolation region (not shown) formed in substrate 506 (eg, formed using STI, LOCOS, or other similar process). Alternatively, the gate, source and / or drain regions of MOSFET 502 can be shared with other transistors (not shown) formed in substrate 506.

가역 저항-스위칭 소자(504)는 보다 낮은 전도체(520), 보다 낮은 전도체(520) 위에 형성된 티타늄 함유 층(521), 티타늄 함유 층(521)위에 선택적으로 성장한 티타늄 산화물 층(522) 및 가역 저항률-스위칭 재료(티타늄 산화물 층(522))위에 형성된 상부 전도체(524)를 포함한다. 상부 및 하부 전도체(520, 524)는 텅스텐, 다른 금속, 고농도 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마늄, 전도성 게르마늄 등과 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 몇몇 실시예에서, (도시되지 않은)하나 이상의 배리어 및/또는 부착 층은 상부 및 하부 전도체(520, 524)와 가역 저항률-스위칭 재료(티타늄 산화물 층(522)) 사이에 제공될 수 있다. The reversible resistance-switching element 504 includes a lower conductor 520, a titanium containing layer 521 formed over the lower conductor 520, a titanium oxide layer 522 selectively grown on the titanium containing layer 521, and a reversible resistivity. An upper conductor 524 formed over the switching material (titanium oxide layer 522). The upper and lower conductors 520, 524 can include any suitable conductive material, such as tungsten, other metals, high concentration semiconductor materials, conductive silicon compounds, conductive silicon compounds-germanium, conductive germanium, and the like. In some embodiments, one or more barrier and / or adhesion layers (not shown) may be provided between the upper and lower conductors 520, 524 and the reversible resistivity-switching material (titanium oxide layer 522).

적어도 하나의 실시예에서, 가역 저항률-스위칭 재료(티타늄 산화물 층(522))는 도 1-4D의 실시예를 참조하여 전술한 바와 같이 선택 성장 공정을 이용해 형성된다. 예를 들어, 티타늄 산화물 층(522)은 O2, 오존, 동일 또는 임의의 다른 적절한 산화 종의 조합과 같은 산소 환경에서 티타늄 함유 층(521)의 급속한 열적 산화에 의해 선택적으로 형성될 수 있다. 다른 실시예에서, 티타늄 산화물 층(522)은 기체 또는 액체 오존 클리닝, 또는 임의의 다른 적절한 산화 프로세스를 이용해 산소 또는 다른 산소원을 갖는 화학 증착(CVD) 챔버에서 산소 확산을 이용해 티타늄 함유 층(521)을 산화시킴으로써 형성될 수 있다. 임의의 경우에 있어서, 티타늄 산화물 층의 에칭을 위한 필요가 제거될 수 있으며 메모리 셀 제조가 상당 히 단순해진다. 다른 재료가 메모리 셀(500)에서 사용하기 위해 가역 저항률-스위칭 재료를 형성하기 위해 본 발명에 따라서 선택적으로 산화될 수 있다(예를 들어, Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN 등).In at least one embodiment, the reversible resistivity-switching material (titanium oxide layer 522) is formed using a selective growth process as described above with reference to the embodiments of FIGS. 1-4D. For example, titanium oxide layer 522 may be selectively formed by rapid thermal oxidation of titanium containing layer 521 in an oxygen environment, such as a combination of O 2 , ozone, the same or any other suitable oxidizing species. In another embodiment, titanium oxide layer 522 is a titanium containing layer 521 using oxygen diffusion in a chemical vapor deposition (CVD) chamber having oxygen or another oxygen source using gas or liquid ozone cleaning, or any other suitable oxidation process. ) Can be formed by oxidizing. In any case, the need for etching the titanium oxide layer can be eliminated and memory cell fabrication is significantly simplified. Other materials may be selectively oxidized in accordance with the present invention to form a reversible resistivity-switching material for use in the memory cell 500 (eg, Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN, etc.).

도 5에 도시된 바와 같이, 가역 저항-스위칭 소자(504)는 제 1 전도성 플러스(526)에 의해 MOSFET(502)의 소스/드레인 영역(510)에 결합되고 제 2 전도성 플러그(530)에 의해 제 1 금속 레벨(M1) 라인(528)에 결합된다(이것은 유전체 층(532)을 통해 연장된다). 마찬가지로, 제 3 전도성 플러그(534)는 MOSFET(502)의 소스/드레인 영역(508)을 M1 라인(536)에 결합한다. 전도성 플러그 및/또는 라인은 텅스텐, 다른 금속, 고농도 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마늄, 전도성 게르마늄 등과 같은 (배리어 층을 갖거나 갖지 않는)임의의 적절한 재료로 형성될 수 있다. 주목해야 할 것은 MOSFET(502)이 n-채널 디바이스일 때, 영역(508)은 드레인으로서 제공되고 영역(510)은 MOSFET(502)을 위한 소스로서 제공되며; 그리고 MOSFET(502)이 p-채널 디바이스일 때, 영역(508)은 소스로서 제공되며 영역(510)은 MOSFET(502)을 위한 드레인으로서 제공된다. 유전체 층(532)은 실리콘 규소화합물, 실리콘 질화물, 실리콘 산소질화물, 로우 K 유전체 등과 같은 임의의 적절한 유전체를 포함할 수 있다. As shown in FIG. 5, the reversible resistance-switching element 504 is coupled to the source / drain region 510 of the MOSFET 502 by a first conductive plus 526 and by a second conductive plug 530. Is coupled to the first metal level M1 line 528 (which extends through the dielectric layer 532). Similarly, third conductive plug 534 couples source / drain region 508 of MOSFET 502 to M1 line 536. The conductive plugs and / or lines may be formed of any suitable material (with or without barrier layer) such as tungsten, other metals, high concentration semiconductor materials, conductive silicon compounds, conductive silicon compounds-germanium, conductive germanium, and the like. Note that when MOSFET 502 is an n-channel device, region 508 serves as a drain and region 510 serves as a source for MOSFET 502; And when MOSFET 502 is a p-channel device, region 508 serves as a source and region 510 serves as a drain for MOSFET 502. Dielectric layer 532 may include any suitable dielectric, such as silicon silicon compound, silicon nitride, silicon oxynitride, a low K dielectric, or the like.

메모리 셀(500)에서, 박막 MOSFET(502)은 도 2A-4D의 메모리 셀에서 사용된 다이오드의 것과 유사한 방식으로 스티어링 소자로서 동작하며, 가역 저항-스위칭 소자(504)를 통해 인가된 전압 및/또는 전류를 선택적으로 제한한다. In memory cell 500, thin film MOSFET 502 operates as a steering element in a manner similar to that of the diodes used in the memory cells of FIGS. 2A-4D, and the voltage applied through reversible resistance-switching element 504. Or selectively limit the current.

적어도 하나의 실시예에서, 가역 저항-스위칭 소자(504)는 약 500 옹스트롬 이하의 두께, 보다 바람직하게는 약 300 옹스트롬 이하의 두께를 갖는 티타늄 산화물 층을 포함한다. 다른 티타늄 산화물 두께가 사용될 수 있다. In at least one embodiment, the reversible resistance-switching element 504 includes a titanium oxide layer having a thickness of about 500 angstroms or less, more preferably about 300 angstroms or less. Other titanium oxide thicknesses may be used.

전술한 설명은 단지 본 발명의 예시적인 실시예를 개시한다. 본 발명의 범주내의 상기 개시된 장치 및 방법의 변경이 당업자에게 분명할 것이다. 예를 들어, 비록 본 발명이 티타늄 질화물의 선택적인 산화에 대해 주로 기술하였지만, Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN 등과 같은 메모리 셀에서 사용하기 위한 가역 저항률-스위칭 재료를 형성하기 위해 다른 재료가 선택적으로 산화될 수 있다. The foregoing description merely discloses exemplary embodiments of the invention. Modifications of the above disclosed apparatus and methods within the scope of the invention will be apparent to those skilled in the art. For example, although the present invention primarily describes selective oxidation of titanium nitride, reversible resistivity for use in memory cells such as Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN, etc. Other materials may be selectively oxidized to form the switching material.

따라서, 비록 본 발명이 본 발명의 예시적인 실시예와 관련하여 개시되었지만, 이어지는 청구항에 의해 정의된 바와 같이 다른 실시예가 본 발명의 사상 및 범주내에 포함될 것이라는 것이 이해될 것이다.Thus, although the invention has been disclosed in connection with exemplary embodiments of the invention, it will be understood that other embodiments will be included within the spirit and scope of the invention as defined by the following claims.

상술한 바와 같이, 본 발명은, 선택적으로 성장한 가역 저항-스위칭 소자를 사용하는 메모리 셀과, 메모리 셀을 형성하는 방법을 제공하는데 사용된다.As described above, the present invention is used to provide a memory cell using a selectively grown reversible resistance-switching element, and a method of forming a memory cell.

Claims (75)

메모리 셀로서,As a memory cell, 스티어링 소자(steering element)와,Steering element, 상기 스티어링 소자에 결합되고, 선택 성장 공정(selective growth process)을 이용해 형성된 가역 저항-스위칭 소자를A reversible resistance-switching element coupled to the steering element and formed using a selective growth process; 포함하는, 메모리 셀.Memory cells, including. 제 1항에 있어서, 상기 스티어링 소자는 다이오드를 포함하는, 메모리 셀.The memory cell of claim 1, wherein the steering element comprises a diode. 제 2항에 있어서, 상기 다이오드는 수직 다결정 다이오드(polycrystalline diode)를 포함하는, 메모리 셀.3. The memory cell of claim 2 wherein the diode comprises a vertical polycrystalline diode. 제 3항에 있어서, 상기 수직 다결정 다이오드는 낮은-저항률 상태로 존재하는 다결정 재료를 포함하는, 메모리 셀.4. The memory cell of claim 3 wherein the vertical polycrystalline diode comprises a polycrystalline material present in a low-resistance state. 제 2항에 있어서, 상기 다이오드는 p-n 다이오드 또는 p-i-n 다이오드를 포함하는, 메모리 셀.The memory cell of claim 2, wherein the diode comprises a p-n diode or a p-i-n diode. 제 1항에 있어서, 상기 스티어링 소자는 박막 트랜지스터(thin film transistor)를 포함하는, 메모리 셀.The memory cell of claim 1 wherein the steering element comprises a thin film transistor. 제 6항에 있어서, 상기 트랜지스터는 박막, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함하는, 메모리 셀The memory cell of claim 6, wherein the transistor comprises a thin film, metal oxide semiconductor field effect transistor (MOSFET). 제 1항에 있어서, 상기 가역 저항-스위칭 소자는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 포함하는, 메모리 셀.The memory cell of claim 1, wherein the reversible resistance-switching element comprises at least one of TiO, TiO 2 , TiO x and TiO x N y . 제 8항에 있어서, 상기 가역 저항-스위칭 소자는 약 500 옹스트롬 이하의 산화물 두께를 갖는, 메모리 셀.9. The memory cell of claim 8, wherein the reversible resistance-switching element has an oxide thickness of about 500 angstroms or less. 제 8항에 있어서, 상기 가역 저항-스위칭 소자는 약 300 옹스트롬 이하의 산화물 두께를 갖는, 메모리 셀.9. The memory cell of claim 8, wherein the reversible resistance-switching element has an oxide thickness of about 300 angstroms or less. 제 1항에 있어서, TiN 층을 더 포함하며 상기 가역 저항-스위칭 소자는 상기 TiN 층을 산화시킴으로써 형성되는, 메모리 셀.The memory cell of claim 1, further comprising a TiN layer and wherein the reversible resistance-switching element is formed by oxidizing the TiN layer. 제 1항에 있어서, 상기 스티어링 소자 및 가역 저항-스위칭 소자는 직렬로 결합되는, 메모리 셀.The memory cell of claim 1, wherein the steering element and the reversible resistance-switching element are coupled in series. 메모리 셀로서,As a memory cell, 제 1 전도체와,The first conductor, 상기 제 1 전도체 위에 형성된 제 2 전도체와,A second conductor formed over the first conductor, 상기 제 1 전도체와 상기 제 2 전도체 사이에 형성된 다이오드와,A diode formed between the first conductor and the second conductor, 선택 성장 공정을 이용해 상기 제 1 및 제 2 전도체 사이에 형성된 가역 저항-스위칭 소자를Using a selective growth process to form a reversible resistance-switching element formed between the first and second conductors. 포함하는, 메모리 셀.Memory cells, including. 제 13항에 있어서, 상기 다이오드는 수직 다결정 다이오드를 포함하는, 메모리 셀.The memory cell of claim 13, wherein the diode comprises a vertical polycrystalline diode. 제 14항에 있어서, 상기 다결정 재료가 낮은-저항률 상태로 존재하도록 상기 수직 다결정 다이오드의 다결정 재료와 접촉시 규소화합물(silicide), 규소화합물-게르마늄 또는 게르마늄 영역을 더 포함하는, 메모리 셀.15. The memory cell of claim 14, further comprising silicon, silicon-germanium or germanium regions in contact with the polycrystalline material of the vertical polycrystalline diode such that the polycrystalline material is in a low-resistance state. 제 13항에 있어서, 상기 가역 저항-스위칭 소자는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 포함하는, 메모리 셀.The memory cell of claim 13, wherein the reversible resistance-switching element comprises at least one of TiO, TiO 2 , TiO x and TiO x N y . 제 13항에 있어서, 상기 제 1 전도체와 제 2 전도체 사이에 형성된 TiN 층을 더 포함하고, 상기 가역 저항-스위칭 소자는 상기 TiN 층을 산화시킴으로써 형성되는, 메모리 셀.14. The memory cell of claim 13, further comprising a TiN layer formed between the first conductor and the second conductor, wherein the reversible resistance-switching element is formed by oxidizing the TiN layer. 메모리 셀로서,As a memory cell, 제 1 전도체와,The first conductor, 상기 제 1 전도체 위에 형성된 티타늄 질화물 층과,A titanium nitride layer formed over the first conductor, 상기 티타늄 질화물 층을 산화시킴으로써 선택적으로 형성된 가역 저항-스위칭 소자와,A reversible resistance-switching element selectively formed by oxidizing the titanium nitride layer; 상기 가역 저항-스위칭 소자위에 형성된 수직 다결정 다이오드와,A vertical polycrystalline diode formed over said reversible resistance-switching element, 상기 수직 다결정 다이오드위에 형성된 제 2 전도체를A second conductor formed on the vertical polycrystalline diode 포함하는, 메모리 셀.Memory cells, including. 제 18항에 있어서, 상기 다결정 재료는 낮은-저항률 상태로 존재하도록 상기 수직 다결정 다이오드의 다결정 재료와 접촉시 규소화합물(silicide), 규소화합물-게르마늄 또는 게르마늄 영역을 더 포함하는, 메모리 셀.19. The memory cell of claim 18, wherein the polycrystalline material further comprises a siliconicide, silicon-germanium, or germanium region in contact with the polycrystalline material of the vertical polycrystalline diode to be in a low-resistance state. 제 18항에 있어서, 상기 가역 저항-스위칭 소자는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 포함하는, 메모리 셀.19. The memory cell of claim 18 wherein the reversible resistance-switching element comprises at least one of TiO, TiO 2 , TiO x and TiO x N y . 제 20항에 있어서, 상기 가역 저항-스위칭 소자는 약 500 옹스트롬 이하의 산화물 두께를 갖는, 메모리 셀.21. The memory cell of claim 20 wherein the reversible resistance-switching element has an oxide thickness of about 500 angstroms or less. 제 20항에 있어서, 상기 가역 저항-스위칭 소자는 약 300 옹스트롬 이하의 산화물 두께를 갖는, 메모리 셀.21. The memory cell of claim 20 wherein the reversible resistance-switching element has an oxide thickness of about 300 angstroms or less. 메모리 셀로서,As a memory cell, 소스 영역 및 드레인 영역을 갖는 박막 트랜지스터와,A thin film transistor having a source region and a drain region, 상시 소스 영역 또는 상기 드레인 영역에 결합된 제 1 전도체와,A first conductor coupled to the source or drain region at all times; 상기 제 1 전도체 위에 형성된 티타늄 질화물 층과,A titanium nitride layer formed over the first conductor, 상기 티타늄 질화물 층을 산화시킴으로써 선택적으로 형성된 가역 저항-스위칭 소자와,A reversible resistance-switching element selectively formed by oxidizing the titanium nitride layer; 상기 가역 저항-스위칭 소자 위에 형성된 제 2 전도체를A second conductor formed over the reversible resistance-switching element 포함하는, 메모리 셀.Memory cells, including. 제 23항에 있어서, 상기 박막 트랜지스터는 n-채널 또는 p-채널, 박막 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는, 메모리 셀.24. The memory cell of claim 23 wherein the thin film transistor comprises an n-channel or p-channel, thin film metal oxide semiconductor field effect transistor. 제 23항에 있어서, 상기 가역 저항-스위칭 소자는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 포함하는, 메모리 셀.24. The memory cell of claim 23 wherein the reversible resistance-switching element comprises at least one of TiO, TiO 2 , TiO x and TiO x N y . 제 25항에 있어서, 상기 가역 저항-스위칭 소자는 약 500 옹스트롬 이하의 산화물 두께를 갖는, 메모리 셀.27. The memory cell of claim 25 wherein the reversible resistance-switching element has an oxide thickness of about 500 angstroms or less. 제 25항에 있어서, 상기 가역 저항-스위칭 소자는 약 300 옹스트롬 이하의 산화물 두께를 갖는, 메모리 셀.26. The memory cell of claim 25 wherein the reversible resistance-switching element has an oxide thickness of about 300 angstroms or less. 복수의 비휘발성 메모리 셀로서,A plurality of nonvolatile memory cells, 제 1 방향으로 연장되는 제 1 복수의 실질적으로 평행하고, 실질적으로 공면인 전도체와,A first plurality of substantially parallel, substantially coplanar conductors extending in a first direction, 복수의 다이오드와,A plurality of diodes, 복수의 가역 저항-스위칭 소자와,A plurality of reversible resistance-switching elements, 상기 제 1 방향과 다른 제 2 방향으로 연장되는 제 2 복수의 실질적으로 평행하고, 실질적으로 공면인 전도체를 포함하는, 복수의 비휘발성 메모리 셀에 있어서,A plurality of non-volatile memory cells, comprising a second plurality of substantially parallel, substantially coplanar conductors extending in a second direction different from the first direction. 각각의 메모리 셀에서 상기 다이오드 중 하나와 상기 가역 저항-스위칭 소자중 하나가 직렬로 배열되고 상기 제 1 전도체중 하나와 제 2 전도체 중 하나 사이 에 배치되고,In each memory cell one of the diodes and one of the reversible resistance-switching elements are arranged in series and disposed between one of the first conductors and one of the second conductors, 각각의 가역 저항-스위칭 소자가 선택 성장 공정을 이용해 형성되는, 복수의 비휘발성 메모리 셀. Wherein each reversible resistance-switching element is formed using a selective growth process. 제 28항에 있어서, 각각의 다이오드는 수직 다결정 다이오드인, 복수의 비휘발성 메모리 셀.29. The plurality of nonvolatile memory cells of claim 28 wherein each diode is a vertical polycrystalline diode. 제 29항에 있어서, 상기 다결정 재료는 낮은-저항률 상태로 존재하도록 상기 수직 다결정 다이오드의 다결정 재료와 접촉시 규소화합물(silicide), 규소화합물-게르마늄 또는 게르마늄 영역을 더 포함하는, 복수의 비휘발성 메모리 셀.30. The plurality of non-volatile memory as in claim 29, wherein the polycrystalline material further comprises silicon, silicon-germanium or germanium regions in contact with the polycrystalline material of the vertical polycrystalline diode such that the polycrystalline material is in a low-resistance state. Cell. 제 28항에 있어서, 상기 가역 저항-스위칭 소자는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 포함하는, 복수의 비휘발성 메모리 셀.29. The plurality of nonvolatile memory cells of claim 28 wherein the reversible resistance-switching element comprises at least one of TiO, TiO 2 , TiO x and TiO x N y . 모놀리식 3차원 메모리 어레이로서,A monolithic three dimensional memory array, 복수의 메모리 셀을 포함하는 기판 위에 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨의 각각의 메모리 셀이 스티어링 소자와, 상기 스티어링 소자에 결합되고 선택 성장 공정을 이용해 형성된 가역 저항-스위칭 소자를 포함하는 상기 제 1 메모리 레벨과,A first memory level formed over a substrate comprising a plurality of memory cells, each memory cell of the first memory level comprising a steering element and a reversible resistance-switching element coupled to the steering element and formed using a selective growth process The first memory level; 상기 제 1 메모리 레벨 위에 모놀리식적으로 형성된 적어도 제 2 메모리 레벨을At least a second memory level monolithically formed above said first memory level; 포함하는, 모놀리식 3차원 메모리 어레이.A monolithic three dimensional memory array comprising. 제 32항에 있어서, 각각의 스티어링 소자는 수직 다결정 다이오드를 포함하는, 모놀리식 3차원 메모리 어레이.33. The monolithic three dimensional memory array of claim 32 wherein each steering element comprises a vertical polycrystalline diode. 제 33항에 있어서, 각각의 수직 다결정 다이오드는 수직 폴리실리콘 다이오드를 포함하는, 모놀리식 3차원 메모리 어레이.34. The monolithic three dimensional memory array of claim 33 wherein each vertical polycrystalline diode comprises a vertical polysilicon diode. 제 32항에 있어서, 각각의 가역 저항-스위칭 소자는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 포함하는, 모놀리식 3차원 메모리 어레이.33. The monolithic three dimensional memory array of claim 32 wherein each reversible resistance-switching element comprises at least one of TiO, TiO 2 , TiO x and TiO x N y . 제 35항에 있어서, 각각의 가역 저항-스위칭 소자는 약 500 옹스트롬 이하의 산화물 두께를 갖는, 모놀리식 3차원 메모리 어레이.36. The monolithic three dimensional memory array of claim 35 wherein each reversible resistance-switching element has an oxide thickness of about 500 angstroms or less. 제 36항에 있어서, 각각의 가역 저항-스위칭 소자는 약 300 옹스트롬 이하의 산화물 두께를 갖는, 모놀리식 3차원 메모리 어레이.37. The monolithic three dimensional memory array of claim 36 wherein each reversible resistance-switching element has an oxide thickness of about 300 angstroms or less. 제 32항에 있어서, 각각의 메모리 셀내에 TiN 층을 더 포함하고 각각의 가역 저항-스위칭 소자가 각각의 TiN 층을 산화시킴으로써 형성되는, 모놀리식 3차원 메모리 어레이. 33. The monolithic three dimensional memory array of claim 32 further comprising a TiN layer in each memory cell and wherein each reversible resistance-switching element is formed by oxidizing each TiN layer. 제 32항에 있어서, 각각의 메모리 셀의 각각의 스티어링 소자 및 가역 저항-스위칭 소자가 직렬로 결합되는, 모놀리식 3차원 메모리 어레이.33. The monolithic three dimensional memory array of claim 32 wherein each steering element and reversible resistance-switching element of each memory cell are coupled in series. 제 1항에 있어서, 상기 가역 저항-스위칭 소자는 Ta2O5, Nb2O5, Al2O3, HfO2 및 V2N5 중 적어도 하나를 포함하는, 메모리 셀.The device of claim 1, wherein the reversible resistance-switching device comprises Ta 2 O 5 , Nb 2 O 5 , Al 2 O 3 , HfO 2 and V 2 N 5. At least one of the memory cells. 메모리 셀을 형성하는 방법으로서,As a method of forming a memory cell, 기판 위에 스티어링 소자를 형성하는 단계와,Forming a steering element on the substrate, 선택 성장 공정을 이용해 상기 스티어링 소자에 결합된 가역 저항-스위칭 소자를 형성하는 단계를Forming a reversible resistance-switching element coupled to the steering element using a selective growth process. 포함하는, 메모리 셀 형성 방법.Comprising a memory cell formation method. 제 41항에 있어서, 상기 스티어링 소자는 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein the steering element comprises forming a diode. 제 41항에 있어서, 상기 스티어링 소자를 형성하는 단계는 다결정 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein forming the steering element comprises forming a polycrystalline diode. 제 41항에 있어서, 상기 스티어링 소자를 형성하는 단계는 수직 다결정 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein forming the steering element comprises forming a vertical polycrystalline diode. 제 41항에 있어서, 상기 스티어링 소자를 형성하는 단계는 낮은-저항률 상태로 존재하는 다결정 재료를 갖는 수직 다결정 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein forming the steering element comprises forming a vertical polycrystalline diode having a polycrystalline material present in a low-resistance state. 제 41항에 있어서, 상기 스티어링 소자를 형성하는 단계는 p-n 다이오드 또는 p-i-n을 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein forming the steering element comprises forming a p-n diode or p-i-n. 제 41항에 있어서, 상기 스티어링 소자를 형성하는 단계는 박막 트랜지스터를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein forming the steering element comprises forming a thin film transistor. 제 41항에 있어서, 상기 스티어링 소자를 형성하는 단계는 박막, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)을 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein forming the steering element comprises forming a thin film, metal oxide semiconductor field effect transistor (MOSFET). 제 41항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The method of claim 41 wherein the step of forming the reversible resistance-switching device comprises TiO, TiO 2 , TiO x and TiO x N y. Forming at least one of the memory cell. 제 49항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는 약 500 옹스트롬 이하의 산화물 두께를 갖는 가역 저항-스위칭 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.50. The method of claim 49, wherein forming the reversible resistance-switching element comprises forming a reversible resistance-switching element having an oxide thickness of about 500 angstroms or less. 제 50항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는 약 300 옹스트롬 이하의 산화물 두께를 갖는 가역 저항-스위칭 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.51. The method of claim 50, wherein forming the reversible resistance-switching element comprises forming a reversible resistance-switching element having an oxide thickness of about 300 angstroms or less. 제 41항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는,42. The method of claim 41, wherein forming the reversible resistance-switching element is Ti 함유 층을 형성하는 단계와,Forming a Ti containing layer, 상기 Ti 함유 층을 산화시키는 단계를Oxidizing the Ti-containing layer 포함하는, 메모리 셀 형성 방법.Comprising a memory cell formation method. 제 52항에 있어서, 상기 Ti 함유 층은 TiN 층을 포함하는, 메모리 셀 형성 방법.53. The method of claim 52 wherein the Ti containing layer comprises a TiN layer. 제 41항에 있어서, 상기 스티어링 소자와 가역 저항-스위칭 소자를 직렬로 결합하는 단계를 더 포함하는, 메모리 셀 형성 방법.42. The method of claim 41, further comprising coupling the steering element and the reversible resistance-switching element in series. 제 41항에 기재된 방법을 이용하여 형성된 메모리 셀.A memory cell formed using the method of claim 41. 제 49항에 기재된 방법을 이용하여 형성된 메모리 셀.A memory cell formed using the method of claim 49. 메모리 셀을 형성하는 방법으로서,As a method of forming a memory cell, 기판 위에 제 1 전도체를 형성하는 단계와,Forming a first conductor on the substrate, 선택 성장 공정을 이용해 상기 제 1 전도체 위에 가역 저항-스위칭 소자를 형성하는 단계와,Forming a reversible resistance-switching element over said first conductor using a selective growth process; 상기 제 1 전도체 위에 다이오드를 형성하는 단계와,Forming a diode over the first conductor; 상기 다이오드와 상기 가역 저항-스위칭 소자 위에 제 2 전도체를 형성하는 단계를Forming a second conductor over the diode and the reversible resistance-switching element 포함하는, 메모리 셀 형성 방법.Comprising a memory cell formation method. 제 57항에 있어서, 상기 다이오드를 형성하는 단계는 수직 다결정 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.59. The method of claim 57, wherein forming a diode comprises forming a vertical polycrystalline diode. 제 58항에 있어서, 상기 다결정 재료가 낮은-저항률 상태로 존재하도록 상기 수직 다결정 다이오드의 다결정 재료와 접촉시 규소화합물(silicide), 규소화합물-게르마늄 또는 게르마늄 영역을 형성하는 단계를 더 포함하는, 메모리 셀 형성 방법.59. The memory of claim 58, further comprising forming a silicon, silicon-germanium, or germanium region in contact with the polycrystalline material of the vertical polycrystalline diode such that the polycrystalline material is in a low-resistance state. Cell formation method. 제 57항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 선택적으로 형성하는, 메모리 셀 형성 방법.58. The method of claim 57, wherein forming the reversible resistance-switching device comprises: TiO, TiO 2 , TiO x and TiO x N y Selectively forming at least one of; 제 57항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는,58. The method of claim 57, wherein forming the reversible resistance-switching element is Ti 함유 층을 형성하는 단계와,Forming a Ti containing layer, 상기 Ti 함유 층을 산화시키는 단계를Oxidizing the Ti-containing layer 포함하는, 메모리 셀 형성 방법.Comprising a memory cell formation method. 제 61항에 있어서, 상기 Ti 함유 층은 TiN 층을 포함하는, 메모리 셀 형성 방법.62. The method of claim 61 wherein the Ti containing layer comprises a TiN layer. 제 57항에 기재된 방법을 이용하여 형성된 메모리 셀.A memory cell formed using the method of claim 57. 제 60항에 기재된 방법을 이용하여 형성된 메모리 셀.A memory cell formed using the method of claim 60. 메모리 셀을 형성하는 방법으로서,As a method of forming a memory cell, 기판 위에 제 1 전도체를 형성하는 단계와,Forming a first conductor on the substrate, 상기 제 1 전도체 위에 티타늄 질화물 층을 형성하는 단계와,Forming a titanium nitride layer over the first conductor; 상기 티타늄 질화물 층을 산화시킴으로써 가역 저항-스위칭 소자를 선택적으로 형성하는 단계와,Selectively forming a reversible resistance-switching element by oxidizing the titanium nitride layer; 상기 가역 저항-스위칭 소자 위에 수직 다결정 다이오드를 형성하는 단계와,Forming a vertical polycrystalline diode over said reversible resistance-switching element, 상기 수직 다결정 다이오드 위에 제 2 전도체를 형성하는 단계를Forming a second conductor on the vertical polycrystalline diode 포함하는, 메모리 셀 형성 방법.Comprising a memory cell formation method. 제 65항에 있어서, 66. The matter of claim 65, 상기 다결정 재료가 낮은-저항률 상태로 존재하도록 상기 수직 다결정 다이오드의 다결정 재료와 접촉시 규소화합물(silicide), 규소화합물-게르마늄 또는 게르마늄 영역을 형성하는 단계를 더 포함하는, 메모리 셀 형성 방법.Forming silicon, silicon-germanium, or germanium regions in contact with the polycrystalline material of the vertical polycrystalline diode such that the polycrystalline material is in a low-resistance state. 제 65항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 선택적으로 형성하는, 메모리 셀 형성 방법.67. The method of claim 65, wherein forming the reversible resistance-switching device comprises: TiO, TiO 2 , TiO x and TiO x N y Selectively forming at least one of; 제 65항에 있어서, 선택적으로 상기 가역 저항-스위칭 소자를 형성하는 단계 는 약 300 옹스트롬 이하의 산화물 두께를 갖는 가역 저항-스위칭 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.66. The method of claim 65, wherein selectively forming the reversible resistance-switching element comprises forming a reversible resistance-switching element having an oxide thickness of about 300 angstroms or less. 제 65항에 있어서, 상기 수직 다결정 다이오드를 형성하는 단계는 수직 폴리실리콘 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.66. The method of claim 65 wherein forming a vertical polycrystalline diode comprises forming a vertical polysilicon diode. 제 65항에 기재된 방법을 이용하여 형성된 메모리 셀.A memory cell formed using the method of claim 65. 메모리 셀을 형성하는 방법으로서,As a method of forming a memory cell, 소스 영역 및 드레인 영역을 갖는 박막 트랜지스터를 형성하는 단계와,Forming a thin film transistor having a source region and a drain region; 상기 소스 영역 또는 상기 트랜지스터의 상기 드레인 영역에 결합된 제 1 전도체를 형성하는 단계와,Forming a first conductor coupled to the source region or the drain region of the transistor; 상기 제 1 전도체 위에 티타늄 질화물 층을 형성하는 단계와,Forming a titanium nitride layer over the first conductor; 상기 티타늄 질화물 층을 산화시킴으로써 가역 저항-스위칭 소자를 선택적으로 형성하는 단계와,Selectively forming a reversible resistance-switching element by oxidizing the titanium nitride layer; 상기 가역 저항-스위칭 소자 위에 제 2 전도체를 형성하는 단계를Forming a second conductor over said reversible resistance-switching element 포함하는, 메모리 셀 형성 방법.Comprising a memory cell formation method. 제 71항에 있어서, 상기 박막 트랜지스터를 형성하는 단계는 n-채널 또는 p-채널, 박막 금속 산화물 반도체 전계 효과 트랜지스터를 형성하는 단계를 포함하 는, 메모리 셀 형성 방법.72. The method of claim 71 wherein forming the thin film transistor comprises forming an n-channel or p-channel, thin film metal oxide semiconductor field effect transistor. 제 71항에 있어서, 상기 가역 저항-스위칭 소자를 형성하는 단계는 TiO, TiO2, TiOx 및 TiOxNy 중 적어도 하나를 선택적으로 형성하는, 메모리 셀 형성 방법.72. The method of claim 71, wherein forming the reversible resistance-switching device comprises: TiO, TiO 2 , TiO x and TiO x N y Selectively forming at least one of; 제 71항에 기재된 방법을 이용하여 형성된 메모리 셀.A memory cell formed using the method of claim 71. 제 41항에 있어서, 상기 가역 저항-스위칭 소자는 Ta2O5, Nb2O5, Al2O3, HfO2 및 V2O5 중 적어도 하나를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.42. The device of claim 41, wherein the reversible resistance-switching device comprises Ta 2 O 5 , Nb 2 O 5 , Al 2 O 3 , HfO 2 and V 2 O 5 Forming at least one of the memory cell.
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