JP2010532568A - Memory cell using reversible resistance switching element by selective growth and formation method thereof - Google Patents
Memory cell using reversible resistance switching element by selective growth and formation method thereof Download PDFInfo
- Publication number
- JP2010532568A JP2010532568A JP2010514823A JP2010514823A JP2010532568A JP 2010532568 A JP2010532568 A JP 2010532568A JP 2010514823 A JP2010514823 A JP 2010514823A JP 2010514823 A JP2010514823 A JP 2010514823A JP 2010532568 A JP2010532568 A JP 2010532568A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- forming
- switching element
- reversible resistance
- resistance switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
- H10N70/028—Formation of the switching material, e.g. layer deposition by conversion of electrode material, e.g. oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Abstract
（１）基板上に第１の導体（２０６）を形成するステップと、（２）選択成長プロセスを使用して第１の導体の上に可逆的抵抗スイッチング素子（２０２）を形成するステップと、（３）第１の導体の上にダイオード（２０４）を形成するステップと、（４）クロスポイントメモリデバイスを得るために、ダイオードおよび可逆的抵抗スイッチング素子の上に第２の導体（２０８）を形成するステップと、を含むメモリセルを形成する方法が提供される。スイッチング素子は、ＴＦＴによっても操作することができる。スイッチング素子は、ＴｉＯ2などのエッチングが困難な材料を含み、この材料をエッチングすることなしにＴｉまたはＴｉＮなどの別の材料を酸化することによって形成される。(1) forming a first conductor (206) on a substrate; (2) forming a reversible resistance switching element (202) on the first conductor using a selective growth process; (3) forming a diode (204) over the first conductor; and (4) providing a second conductor (208) over the diode and the reversible resistance switching element to obtain a cross-point memory device. And a method of forming a memory cell is provided. The switching element can also be operated by a TFT. Switching element comprises etching is difficult materials such as TiO 2, it is formed by oxidizing other materials, such as Ti or TiN without etching the material.
Description
本発明は、不揮発性メモリに関し、さらに詳細には、選択成長による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法に関する。 The present invention relates to a nonvolatile memory, and more particularly, to a memory cell using a reversible resistance switching element by selective growth and a method for forming the same.
関連出願の相互参照
本願は、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８２号（代理人整理番号：ＳＤ−ＭＸＤ−０３３５Ｘ）（特許文献１）からの優先権を主張するとともに、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８８号（代理人整理番号：ＳＤ−ＭＸＤ−０３３５Ｙ）（特許文献２）からの優先権を主張し、どちらもその全体が本願明細書において参照により援用されている。
本願は、以下の特許出願に関連し、各出願は、あらゆる点でその全体が本願明細書において参照により援用されている。以下の特許出願とは、２００７年６月２９日に出願された「METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING GROWN OXIDE 」という米国特許出願第１１／７７２，０８１号（整理番号：ＭＤ−３０４Ｘ）（特許文献３）、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０９０号（整理番号：ＭＸＤ−３３３Ｘ）（特許文献４）、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８４号（整理番号：ＭＸＤ−３３３Ｙ）（特許文献５）である。
Cross-reference to related applications This application is a US patent application Ser. No. 11 / 772,082, filed Jun. 29, 2007, entitled “MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME”. (Attorney reference number: SD-MXD-0335X) (Patent Document 1) and claims “MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS” filed on June 29, 2007 Claiming priority from US Patent Application No. 11 / 772,088 (Attorney Docket Number: SD-MXD-0335Y) (PATENT DOCUMENT 2) entitled “OF FORMING THE SAME”, both of which are hereby incorporated by reference herein in their entirety. Which is incorporated by reference.
This application is related to the following patent applications, each of which is incorporated herein by reference in its entirety in all respects. The following patent application refers to US patent application No. 11 / 772,081, filed on June 29, 2007, “METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING GROWN OXIDE”. : MD-304X) (Patent Document 3), US Patent Application No. 11/772, “MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME” filed on June 29, 2007 090 (reference number: MXD-333X) (patent document 4), US patent application filed on June 29, 2007, “MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME” No. 11 / 772,084 (reference number: MXD-333Y) (Patent Document 5).
可逆的抵抗スイッチング素子から形成される不揮発性メモリが知られている。あらゆる点でその全体が本願明細書において参照により援用されている、例えば、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献６）には、金属酸化物または金属窒化物などの可逆的抵抗率スイッチング材料と直列に接続されるダイオードを含む書換可能不揮発性メモリセルが記載されている。
しかし、書換可能抵抗率スイッチング材料からメモリデバイスを製造するのは困難であり、可逆的抵抗率スイッチング材料を使用するメモリデバイスの形成方法を改良することが望ましい。
Nonvolatile memories formed from reversible resistance switching elements are known. In all respects, incorporated herein by reference in its entirety, for example, US patent application Ser. No. 11 / “REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL” filed May 9, 2005. US Pat. No. 125,939 describes a rewritable nonvolatile memory cell that includes a diode connected in series with a reversible resistivity switching material such as a metal oxide or metal nitride.
However, it is difficult to fabricate memory devices from rewritable resistivity switching materials, and it is desirable to improve methods for forming memory devices that use reversible resistivity switching materials.
本発明の第１の態様では、（１）基板上にステアリング素子を形成するステップと、（２）選択成長プロセスを使用してステアリング素子に接続される可逆的抵抗スイッチング素子を形成するステップと、を含むメモリセルを形成する方法が提供される。 In a first aspect of the invention, (1) forming a steering element on a substrate; (2) forming a reversible resistance switching element connected to the steering element using a selective growth process; A method of forming a memory cell is provided.
本発明の第２の態様では、（１）基板上に第１の導体を形成するステップと、（２）選択成長プロセスを使用して第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、（３）第１の導体の上にダイオードを形成するステップと、（４）ダイオードおよび可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。 In a second aspect of the present invention, (1) forming a first conductor on a substrate; and (2) forming a reversible resistance switching element on the first conductor using a selective growth process. Forming a memory cell comprising: (3) forming a diode on the first conductor; and (4) forming a second conductor on the diode and the reversible resistance switching element. A method is provided.
本発明の第３の態様では、（１）基板上に第１の導体を形成するステップと、（２）第１の導体の上に窒化チタン層を形成するステップと、（３）窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、（４）可逆的抵抗スイッチング素子の上に垂直多結晶ダイオードを形成するステップと、（５）垂直多結晶ダイオードの上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。 In the third aspect of the present invention, (1) a step of forming a first conductor on a substrate, (2) a step of forming a titanium nitride layer on the first conductor, and (3) a titanium nitride layer Selectively forming a reversible resistance switching element by oxidizing the substrate; (4) forming a vertical polycrystalline diode on the reversible resistance switching element; and (5) on the vertical polycrystalline diode. Forming a second conductor, and a method of forming a memory cell is provided.
本発明の第４の態様では、（１）ソース領域およびドレイン領域を有する薄膜トランジスタを形成するステップと、（２）トランジスタのソース領域またはドレイン領域に接続される第１の導体を形成するステップと、（３）第１の導体の上に窒化チタン層を形成するステップと、（４）窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、（５）可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。 In the fourth aspect of the present invention, (1) forming a thin film transistor having a source region and a drain region, (2) forming a first conductor connected to the source region or the drain region of the transistor, (3) forming a titanium nitride layer on the first conductor; (4) selectively forming a reversible resistance switching element by oxidizing the titanium nitride layer; and (5) reversible resistance. Forming a second conductor on the switching element, and providing a method of forming a memory cell.
本発明の第５の態様では、（１）ステアリング素子と、（２）ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含むメモリセルが提供される。 In a fifth aspect of the present invention, there is provided a memory cell comprising (1) a steering element and (2) a reversible resistance switching element connected to the steering element and formed using a selective growth process. .
本発明の第６の態様では、（１）第１の導体と、（２）第１の導体の上に形成される第２の導体と、（３）第１の導体と第２の導体との間に形成されるダイオードと、（４）選択成長プロセスを使用して第１の導体と第２の導体との間に形成される可逆的抵抗スイッチング素子と、を含むメモリセルが提供される。 In the sixth aspect of the present invention, (1) a first conductor, (2) a second conductor formed on the first conductor, (3) a first conductor and a second conductor, And (4) a reversible resistance switching element formed between the first conductor and the second conductor using a selective growth process is provided. .
本発明の第７の態様では、（１）第１の導体と、（２）第１の導体の上に形成される窒化チタン層と、（３）窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、（４）可逆的抵抗スイッチング素子の上に形成される垂直多結晶ダイオードと、（５）垂直多結晶ダイオードの上に形成される第２の導体と、を含むメモリセルが提供される。 In the seventh aspect of the present invention, (1) a first conductor, (2) a titanium nitride layer formed on the first conductor, and (3) oxidizing the titanium nitride layer selectively. A reversible resistance switching element formed; (4) a vertical polycrystalline diode formed on the reversible resistance switching element; and (5) a second conductor formed on the vertical polycrystalline diode. A memory cell is provided.
本発明の第８の態様では、（１）ソース領域およびドレイン領域を有する薄膜トランジスタと、（２）ソース領域またはドレイン領域に接続される第１の導体と、（３）第１の導体の上に形成される窒化チタン層と、（４）窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、（５）可逆的抵抗スイッチング素子の上に形成される第２の導体と、を含むメモリセルが提供される。 In the eighth aspect of the present invention, (1) a thin film transistor having a source region and a drain region, (2) a first conductor connected to the source region or the drain region, and (3) on the first conductor A titanium nitride layer to be formed; (4) a reversible resistance switching element selectively formed by oxidizing the titanium nitride layer; and (5) a second conductor formed on the reversible resistance switching element. And a memory cell is provided.
本発明の第９の態様では、（１）第１の方向に延びる第１の複数の実質的に平行で実質的に共平面の導体と、（２）複数のダイオードと、（３）複数の可逆的抵抗スイッチング素子と、（４）第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共平面の導体と、を含む複数の不揮発性メモリセルが提供される。各メモリセルにおいて、ダイオードのうちの１つと可逆的抵抗スイッチング素子のうちの１つとが、直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される。各可逆的抵抗スイッチング素子は、選択成長プロセスを使用して形成される。 In a ninth aspect of the invention, (1) a first plurality of substantially parallel, substantially coplanar conductors extending in a first direction, (2) a plurality of diodes, and (3) a plurality of A plurality of non-volatile memory cells comprising: a reversible resistance switching element; and (4) a second plurality of substantially parallel, substantially coplanar conductors extending in a second direction different from the first direction. Is provided. In each memory cell, one of the diodes and one of the reversible resistance switching elements are arranged in series and disposed between one of the first conductors and one of the second conductors. Is done. Each reversible resistance switching element is formed using a selective growth process.
本発明の第１０の態様では、基板上に形成され、複数のメモリセルを有する第１のメモリレベルを含むモノリシックな３次元メモリアレイが提供される。第１のメモリレベルの各メモリセルは、（１）ステアリング素子と、（２）ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含む。さらに、モノリシックな３次元メモリアレイは、第１のメモリレベルの上にモノリシック的に形成される少なくとも第２のメモリレベルも含む。他の数多くの態様も提供される。 In a tenth aspect of the invention, a monolithic three-dimensional memory array is provided that includes a first memory level formed on a substrate and having a plurality of memory cells. Each memory cell at the first memory level includes (1) a steering element and (2) a reversible resistance switching element connected to the steering element and formed using a selective growth process. In addition, the monolithic three-dimensional memory array also includes at least a second memory level that is monolithically formed over the first memory level. Numerous other aspects are also provided.
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からさらに完全に明白になるであろう。 Other features and aspects of the present invention will become more fully apparent from the following detailed description, the appended claims and the accompanying drawings.
前述したように、書換可能抵抗率スイッチング材料からメモリデバイスを製造するのは困難である。例えば、多くの書換可能抵抗率スイッチング材料は、化学的にエッチングするのが困難なため、集積回路にこれを使用することに関連する製造のコストや複雑さが増大する。 As previously mentioned, it is difficult to manufacture memory devices from rewritable resistivity switching materials. For example, many rewritable resistivity switching materials are difficult to chemically etch, increasing the manufacturing cost and complexity associated with using them in integrated circuits.
本発明によれば、化学的にエッチングが困難な書換可能抵抗率スイッチング材料は、メモリセル内でエッチングされることなく使用されてもよい。例えば、少なくとも１つの実施形態では、可逆的抵抗率スイッチング材料がメモリセル内でエッチングされることなく使用されるように、選択成長プロセスを使用して形成される可逆的抵抗率スイッチング材料を含むメモリセルが提供される。 In accordance with the present invention, rewritable resistivity switching materials that are chemically difficult to etch may be used without being etched in the memory cell. For example, in at least one embodiment, a memory comprising a reversible resistivity switching material formed using a selective growth process such that the reversible resistivity switching material is used without being etched in the memory cell. A cell is provided.
１つ以上の例示的な実施形態では、可逆的抵抗スイッチング素子は、可逆的抵抗率スイッチング材料として酸化チタンを使用して形成されてもよい。酸化チタン膜は、例えば、前に援用されている特許文献６で説明されるように、メモリで使用するのに適していることが示されている。 In one or more exemplary embodiments, the reversible resistance switching element may be formed using titanium oxide as the reversible resistivity switching material. Titanium oxide films have been shown to be suitable for use in memory, as described, for example, in US Pat.
ＴｉＯ、ＴｉＯ2 、ＴｉＯx 、ＴｉＯx Ｎy などの酸化チタン膜は、化学的にエッチングするのが困難である。少なくとも１つの実施形態では、選択成長プロセスを使用することによって、酸化チタン層がエッチングされることなくメモリセルの可逆的抵抗スイッチング素子で酸化チタン層を使用することもできる。例えば、可逆的抵抗スイッチング素子は、酸化チタンよりパターニングおよびエッチングが容易な窒化チタンなどのチタン含有層を酸化することによって形成されてもよい。このように、チタン含有層を酸化する前に、下のチタン含有層（例えば、窒化チタンまたはチタン）のみがパターニングおよび／またはエッチングされ、酸化チタン層には実施されない。 Titanium oxide films such as TiO, TiO 2 , TiO x , and TiO x N y are difficult to chemically etch. In at least one embodiment, the titanium oxide layer can also be used in a reversible resistance switching element of the memory cell without etching the titanium oxide layer by using a selective growth process. For example, the reversible resistance switching element may be formed by oxidizing a titanium-containing layer such as titanium nitride that is easier to pattern and etch than titanium oxide. Thus, prior to oxidizing the titanium-containing layer, only the underlying titanium-containing layer (eg, titanium nitride or titanium) is patterned and / or etched and not performed on the titanium oxide layer.
ある実施形態では、酸化チタンは、Ｏ2 、オゾン、その組み合わせなどの酸素雰囲気中で、または他の何らかの適切な酸化種を使用してチタン含有層を急速に熱酸化することによって選択的に形成されてもよい。他の実施形態では、酸化チタンは、オゾンまたは他の酸素源を用いる化学気相付着（ＣＶＤ）炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または、他の何らかの適切な酸化プロセスを使用して、チタン含有層を酸化することによって形成されてもよい。何れの場合も、酸化チタン層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。 In certain embodiments, the titanium oxide is selectively formed by rapid thermal oxidation of the titanium-containing layer in an oxygen atmosphere, such as O 2 , ozone, combinations thereof, or using any other suitable oxidizing species. May be. In other embodiments, the titanium oxide is oxygen diffused using chemical vapor deposition (CVD) furnace with ozone or other oxygen source, using gaseous or liquid ozone cleaning, or other It may be formed by oxidizing the titanium-containing layer using any suitable oxidation process. In either case, it is not necessary to etch the titanium oxide layer, and the manufacturing of the memory cell can be greatly simplified.
他の材料は、本発明に従って選択的に酸化され、メモリセルで使用される可逆的または一度だけプログラム可能な抵抗率スイッチング材料を形成してもよい。Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、ＨｆＯ2 、Ｖ2 Ｏ5 などの可逆的抵抗率スイッチング材料を形成するために、例えば、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの層が、チタン含有層と同様に基板上に付着され、パターニングされ、エッチングされ、および／または酸化されてもよい。 Other materials may be selectively oxidized in accordance with the present invention to form a reversible or one-time programmable resistivity switching material used in memory cells. To form reversible resistivity switching materials such as Ta 2 O 5 , Nb 2 O 5 , Al 2 O 3 , HfO 2 , V 2 O 5 , for example, Ta, TaN, Nb, NbN, Al, AlN, Layers such as Hf, HfN, V, VN may be deposited, patterned, etched, and / or oxidized on the substrate in the same manner as the titanium-containing layer.
例示的な発明に関するメモリセル
図１は、本発明に従って提供される例示的なメモリセル１００の概略図である。メモリセル１００は、ステアリング素子１０４に接続される可逆的抵抗スイッチング素子１０２を含む。
Memory Cell for Exemplary Invention FIG. 1 is a schematic diagram of an
可逆的抵抗スイッチング素子１０２は、２つ以上の状態の間を可逆的にスイッチングすることもできる抵抗を有する可逆的抵抗率スイッチング材料（個別に図示せず）を含む。例えば、素子１０２の可逆的抵抗率スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧および／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧および／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子１０２は、製造時には初期高抵抗率状態であってもよく、この状態は、適切な電圧（単数または複数）および／または電流（単数または複数）を印加すると低抵抗率状態に可逆的にスイッチング可能である。メモリセルに使用される場合、１つの抵抗状態は、２進の「０」を表し、別の抵抗状態は２進の「１」を表してもよいけれども、３つ以上のデータ／抵抗状態が使用されてもよい。例えば、前に援用されている特許文献６には、多くの可逆的抵抗率スイッチング材料および可逆的抵抗スイッチング素子を使用するメモリセルの動作が記載されている。
The reversible
本発明の少なくとも１つの実施形態では、可逆的抵抗スイッチング素子１０２は、選択成長プロセスを使用して形成される。さらに以下に説明するように、選択成長プロセスを使用することによって、可逆的抵抗率スイッチング材料をエッチングする必要なしに可逆的抵抗スイッチング素子１０２内に可逆的抵抗率スイッチング材料を提供することができる。これにより、可逆的抵抗スイッチング素子１０２の製造が簡略化される。
In at least one embodiment of the invention, the reversible
ステアリング素子１０４は、薄膜トランジスタ、ダイオード、または可逆的抵抗スイッチング素子１０２によって電圧および／または電流を選択的に制限することによって非オーミック伝導を示す別の適切なステアリング素子を含んでもよい。このように、メモリセル１００は、２次元または３次元メモリアレイの一部として使用されてもよく、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、メモリセル１００にデータを書き込んだり、および／またはそこからデータを読み出したりすることもできる。
メモリセル１００、可逆的抵抗スイッチング素子１０２およびステアリング素子１０４の例示的な実施形態を図２Ａ〜図５を参照しながら以下に説明する。
Exemplary embodiments of
メモリセルの第１の例示的な実施形態
図２Ａは、本発明に従って提供されるメモリセル２００の第１の実施形態の略斜視図である。図２Ａを参照して、メモリセル２００は、第１の導体２０６と第２の導体２０８との間にダイオード２０４と直列に接続される可逆的抵抗スイッチング素子２０２（透視して図に示される）を含む。ある実施形態では、可逆的抵抗スイッチング素子２０２とダイオード２０４との間に、窒化チタン、窒化タンタル、窒化タングステンなどのバリア層２０９が提供されてもよい。
First Exemplary Embodiment of Memory Cell FIG. 2A is a schematic perspective view of a first embodiment of a
以下にさらに説明するように、可逆的抵抗スイッチング素子２０２は、メモリセル２００の製造を簡略化するように、選択的に形成される。少なくとも１つの実施形態では、可逆的抵抗スイッチング素子２０２は、窒化チタンなどのチタン含有層を酸化することによって形成される酸化チタン層の少なくとも一部を含む。ダイオード２０４の上または下に、例えば、窒化チタン層またはチタンの別の類似形態が付着され、（例えば、第１の導体２０６などと一緒に）パターニングされ、エッチングされてもよい。次に、（例えば、急速熱酸化または別の酸化プロセスを使用して）窒化チタン（または他の）層が酸化されて、酸化チタンを形成してもよい。
As described further below, the reversible
図２Ａの実施形態では、窒化チタンまたは類似の層２１０は、第１の導体２０６の上に形成され、第１の導体２０６と一緒にパターニングされエッチングされる。次いで、窒化チタンまたは類似の層２１０は、酸化されて酸化チタン層２１２を形成する。ダイオード２０４と垂直方向に重なりおよび／またはこれと位置合わせされる酸化チタン層２１２の一部は、メモリセル２００のダイオード２０４と第１の導体２０６との間の可逆的抵抗スイッチング素子２０２として機能してもよい。ある実施形態では、可逆的抵抗スイッチング素子２０２の１つ以上のフィラメントなどの部分のみがスイッチングしても、および／またはスイッチング可能であってもよい。酸化チタン層２１２は、例えば、ＴｉＯ、ＴｉＯ2、ＴｉＯx、ＴｉＯxＮyなどを含んでもよい。図２Ａでは、可逆的抵抗スイッチング素子２０２は、ダイオード２０４の下に配置されるように示されるが、当然ながら、代替の実施形態では、可逆的抵抗スイッチング素子２０２は、ダイオード２０４の上に配置されてもよい。可逆的抵抗スイッチング素子２０２に関するさらなる詳細な内容を図３を参照しながら以下に説明する。
In the embodiment of FIG. 2A, a titanium nitride or
ダイオード２０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。ダイオード２０４の例示的な実施形態を図３を参照しながら以下に説明する。
Regardless of whether the
第１および／または第２の導体２０６、２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２Ａの実施形態では、第１および／または第２の導体２０６、２０８は、レール状で、（例えば、実質的に互いに直交して）異なる方向に延びる。他の導体形状および／または構造が使用されてもよい。ある実施形態では、第１および／または第２の導体２０６、２０８とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）が使用され、デバイス性能を改善し、および／またはデバイスの製造に役立てることもできる。
The first and / or
前述したように、他の材料を使用して、可逆的抵抗スイッチング素子２０２を形成してもよい。例えば、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの材料を、同様に、第１の導体２０６の上に付着し（および／または一緒にパターンニングおよびエッチングし）、次に酸化して、可逆的抵抗スイッチング素子２０２を含む層２１２を形成してもよい。
As described above, other materials may be used to form the reversible
図２Ｂは、複数の図２Ａのメモリセル２００から形成される第１のメモリレベル２１４の一部の略斜視図である。簡単にするため、チタン含有層２１０および酸化チタン層２１２は、下部導体２０６のうちの１つの上に示されるのみである。メモリアレイ２１４は、（図に示されるように）複数のメモリセルが接続される複数のビット線（第２の導体２０８）およびワード線（第１の導体２０６）を含む「クロスポイント」アレイである。他のメモリアレイ構造が、複数レベルのメモリとして使用されてもよい。例えば、図２Ｃは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部の略斜視図である。図２Ｃの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、１つ以上の追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図２Ｃでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図２Ｃの実施形態では、すべてのダイオードは、ｐ型領域を有するｐ−ｉ−ｎダイオードがダイオードの下部に使用されるか上部に使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。
FIG. 2B is a schematic perspective view of a portion of a
ある実施形態では、メモリレベルは、あらゆる点でその全体が本願明細書において参照により援用されている、例えば、「High-density three-dimensional memory cell」という米国特許第６，９５２，０３０号（特許文献７）で説明されるように形成されてもよい。例えば、図２Ｄに示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として用いられてもよい。この実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献８）で説明されるように、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましい。例えば、第１のメモリレベル２１８のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ1で示されるように上向きダイオードであってもよく、第２のメモリレベル２２０のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ2 で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
In one embodiment, the memory level is incorporated in its entirety by reference herein in its entirety, eg, US Pat. No. 6,952,030, “High-density three-dimensional memory cell” (patent It may be formed as described in document 7). For example, as shown in FIG. 2D, the first memory level upper conductor may be used as a second memory level lower conductor located above the first memory level. In this embodiment, a US patent application entitled “LARGE ARRAY OF UPWARD POINTING PIN DIODES HAVING LARGE AND UNIFORM CURRENT” filed on Mar. 27, 2007, which is incorporated herein by reference in its entirety. As described in US Patent No. 11 / 692,151, the diodes on adjacent memory levels are preferably oriented in the opposite direction. For example, the
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献９）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。 A monolithic three-dimensional memory array is an array in which multiple memory levels are formed on a single substrate, such as a wafer, without using an intermediate substrate. The layers that form a memory level are deposited or grown directly on the existing level or layers. On the other hand, the stacked memory forms memory levels on different substrates as in US Pat. No. 5,915,167 (“Patent Document 9”) called “Three dimensional structure memory” by Leedy, It is built by stacking and bonding memory levels on top of each other. The substrate may be thinned prior to bonding or removed from the memory level, but such a memory is a true monolithic 3D because the memory level is first formed on a separate substrate. It is not a memory array.
図３は、図２Ａのメモリセル２００の例示的な実施形態の断面図である。図３を参照して、メモリセル２００は、可逆的抵抗スイッチング素子２０２（例えば、可逆的抵抗率スイッチング材料の層の一部、すなわち、この実施形態の酸化チタン層２１２）と、ダイオード２０４と、第１および第２の導体２０６、２０８とを含む。可逆的抵抗スイッチング素子２０２は、ダイオード２０４の上を垂直方向に覆い、および／またはダイオード２０４と重なる酸化チタン層２１２の一部であってもよい。
FIG. 3 is a cross-sectional view of an exemplary embodiment of the
図３の実施形態では、可逆的抵抗スイッチング素子２０２は、選択成長プロセスによって形成される。例えば、酸化チタン層２１２は、チタン含有層２１０を酸化することによってチタン含有層２１０の上に選択的に形成されてもよい。このように、第１の導体２０６をパターニングおよびエッチングするステップ（単数または複数）などの過程で、チタン含有層２１０のみがエッチングされ、酸化チタン層２１２はエッチングされない。
In the embodiment of FIG. 3, the reversible
チタン含有層２１０は、何らかの適切なプロセスによって酸化されてもよい。例えば、チタン含有層２１０は、酸素、オゾン、その組み合わせ、または他の酸素源中の熱酸化を使用して（例えば、急速熱酸化を使用して）酸化されてもよい。その代わりにあるいはそれに加えて、チタン含有層２１０は、オゾンまたは他の酸素源を用いるＣＶＤ炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または他の何らかの適切な酸化プロセスを使用して酸化され、酸化チタンを形成してもよい。前述したように、他の可逆的抵抗率スイッチング材料が、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどを酸化することによって同様に形成されてもよい。
The titanium-containing
１つの例示的な実施形態では、急速熱酸化は、所望の酸化層厚および／または他の特性に応じて、約３００℃から約８００℃の温度で、約１秒から約５分の間、約２ｓｃｃｍから約４０ｓｃｃｍの酸素流量で実施されてもよい。他の酸化種、温度、時間および／または流量が使用されてもよい。 In one exemplary embodiment, rapid thermal oxidation is performed at a temperature of about 300 ° C. to about 800 ° C. for about 1 second to about 5 minutes, depending on the desired oxide layer thickness and / or other characteristics. It may be performed at an oxygen flow rate of about 2 sccm to about 40 sccm. Other oxidizing species, temperature, time and / or flow rate may be used.
ＣＶＤ炉でのオゾン拡散による酸化は、所望の酸化層厚および／または他の特性に応じて、約３００℃から約８００℃の温度で、さらに好ましくは、約３５０℃から約４５０℃の温度で、約２分から約４時間、さらに好ましくは、約１５から２５分間、約１０から約６０ｓｃｃｍの間などの適切なオゾン流量で実施されてもよい。他の酸化種、温度、時間および／または流量が使用されてもよい。 Oxidation by ozone diffusion in a CVD furnace is performed at a temperature of about 300 ° C. to about 800 ° C., more preferably at a temperature of about 350 ° C. to about 450 ° C., depending on the desired oxide layer thickness and / or other characteristics. For about 2 minutes to about 4 hours, more preferably for about 15 to 25 minutes, at a suitable ozone flow rate, such as between about 10 to about 60 sccm. Other oxidizing species, temperature, time and / or flow rate may be used.
前述した場合は何れも、チタン含有層２１０のみがパターニングおよびエッチングされ、酸化チタン層をエッチングする必要はなくなる。これによって、メモリセルの製造は大幅に簡略化される。さらに、必要などんな厚さの酸化チタンを製造することもできる。ある実施形態では、可逆的抵抗スイッチング素子２０２に、約５００オングストローム以下、さらに好ましくは、約３００オングストローム以下の厚さの酸化チタン層が使用される（ただし、他の層厚範囲が使用されてもよい）。
In any of the above cases, only the titanium-containing
前述したように、ダイオード２０４は、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよく、このダイオードは上向きでも下向きでもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、隣接するメモリレベルは、第１のメモリレベルには下向きのｐ−ｉ−ｎダイオード、隣接する第２のメモリレベルには上向きのｐ−ｉ−ｎダイオード（あるいは、その逆）のように反対方向を向くダイオードを有するのが好ましい。
As previously described, the
ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の何らかの適切な材料などの多結晶半導体材料から形成されてもよい。例えば、ダイオード２０４は、高濃度にドープされたｎ＋ポリシリコン領域３０２と、ｎ＋ポリシリコン領域３０２の上の低濃度にドープされたまたは真性（自然にドープされた）ポリシリコン領域３０４と、真性領域３０４の上の高濃度にドープされたｐ＋ポリシリコン領域３０６とを含んでもよい。ある実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、例えば、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献１０）で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０ａｔ％（アトミックパーセント）以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）をｎ＋ポリシリコン領域３０２上に形成し、ｎ＋ポリシリコン領域３０２から真性領域３０４内へのドーパントの移動を防止および／または低減することもできる。当然ながら、ｎ＋およびｐ＋領域の位置は逆であってもよい。
In some embodiments,
ある実施形態では、（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）酸化チタン層２１２とｎ＋領域３０２との間に、窒化チタン、窒化タンタル、窒化タングステンなどのバリア層３０８が形成されてもよい。このような金属バリア層を使用すると、バリア層３０８と酸化チタン層２１２との間に好ましくない整流接触が形成されることもある。したがって、ある実施形態では、（例えば、整流接触の形成を低減または防止するように仕事関数を調整するために）酸化チタン層２１２とバリア層３０８との間に、チタン、ニッケル、他の導電性材料などの薄い導電層（図示せず）が形成されてもよい。
In some embodiments, titanium nitride, tantalum nitride, tungsten nitride, etc., between
ダイオード２０４が、付着シリコン（例えば、非晶質または多結晶）から形成される場合、ダイオード２０４上にシリサイド層３１０を形成して、付着シリコンを製造時の低抵抗率状態に置いてもよい。この低抵抗率状態によって、付着シリコンを低抵抗率状態に切り換えるのに高い電圧は必要ないため、メモリセル２００のプログラミングを容易にすることができる。例えば、ｐ＋ポリシリコン領域３０６上に、チタンまたはコバルトなどのシリサイド形成金属層３１２が付着されてもよい。ダイオード２０４を形成する付着シリコンを結晶化するのに使用される（以下に説明する）次のアニールステップの過程で、シリサイド形成金属層３１２とダイオード２０４の付着シリコンとが相互に作用してシリサイド層３１０を形成し、これがシリサイド形成金属層３１２のすべてまたは一部を占める。
If the
その全体が本願明細書において参照により援用されている、「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献１１）に記載されるように、チタンおよびコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層３１０は、アニール中にシリコンダイオード２０４の結晶構造を強化する）ようである。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードについても、同様な結果を得ることもできる。
As described in US Pat. No. 7,176,064 (Patent Document 11) entitled “Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide”, which is incorporated by reference herein in its entirety. Silicide forming materials such as titanium and cobalt react with the deposited silicon during annealing to form a silicide layer. The lattice spacing of titanium silicide and cobalt silicide is close to that of silicon, and such a silicide layer can also act as a “crystallization template” or “seed” for adjacent deposited silicon when the deposited silicon crystallizes. It seems possible (eg,
シリサイド形成金属層３１２の形成に続いて、上部導体２０８が形成される。ある実施形態では、導電層３１５を付着する前に１つ以上のバリア層および／または接着層３１４が、シリサイド形成金属層３１２の上に形成されてもよい。導電層３１５、バリア層３１４およびシリサイド形成金属層３１２が、一緒にパターニングおよび／またはエッチングされて上部導体２０８を形成してもよい。
Following the formation of the silicide-forming
上部導体２０８の形成に続いて、メモリセル２００をアニールして、ダイオード２０４の付着半導体材料を結晶化（および／または、シリサイド層３１０を形成）してもよい。少なくとも１つの実施形態では、アニールは、約１０秒から約２分間、約６００から約８００℃の温度、さらに好ましくは、約６５０から約７５０℃の間の温度の窒素中で実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。前述したように、シリサイド層３１０は、アニール中に、ダイオード２０４を形成する下の付着半導体材料の「結晶化テンプレート」または「シード」として働くこともできる。これによって、低抵抗率ダイオード材料が提供される。
Following formation of the
本発明に従ってメモリセルを製造する例示的なプロセスを図４Ａ〜図４Ｄを参照しながら以下に説明する。 An exemplary process for manufacturing a memory cell according to the present invention is described below with reference to FIGS. 4A-4D.
メモリセルの例示的な製造プロセス
図４Ａ〜図４Ｄは、本発明に従って第１のメモリレベルを製造する過程の基板４００の一部の断面図を示す。以下に説明するように、単一のメモリレベルは、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子をそれぞれ含む複数のメモリセルを含む。（図２Ｃ〜図２Ｄを参照して前に説明したように）第１のメモリレベルの上には追加のメモリレベルが製造されてもよい。
Exemplary Manufacturing Process of Memory Cell FIGS. 4A-4D show cross-sectional views of a portion of a
図４Ａを参照して、基板４００は、幾つかの処理ステップが既に施されたものとして示される。基板４００は、追加回路の有無にかかわらず、シリコン、ゲルマニウム、シリコン−ゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ（ＳＯＩ）または他の基板などのどんな適切な基板でもよい。例えば、基板４００は、１つ以上のｎウェルまたはｐウェル領域（図示せず）を含んでもよい。
With reference to FIG. 4A, the
基板４００の上には、絶縁層４０２が形成される。ある実施形態では、絶縁層４０２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、または他の適切な絶縁層であってもよい。他の実施形態では、絶縁層４０２は、基板４００のトレンチをエッチングし、基板４００上に二酸化シリコン、窒化シリコンまたは別の誘電体などの誘電体を付着させてトレンチを充填し、基板４００を平坦化して基板４００の上面４０３を再び露出させることによって形成される浅いトレンチ分離（ＳＴＩ）領域であってもよい。１つ以上の実施形態では、分離領域を形成する前に基板４００の活性領域（図示せず）の上に、（例えば、活性領域を保護するために）窒化シリコンまたは類似の保護層（図示せず）が形成されてもよい。代替の方法として、局所シリコン酸化（ＬＯＣＯＳ）プロセスまたは他の何らかの適切なプロセスを使用して、絶縁層４０２を定義してもよい。
An insulating
絶縁層４０２の形成に続いて、（例えば、物理気相付着法または別の方法によって）絶縁層４０２の上に接着層４０４が形成される。例えば、接着層４０４は、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、または窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせ、またはその類似物などの別の適切な接着層であってもよい。他の接着層の材料および／または厚さが使用されてもよい。ある実施形態では、接着層４０４は任意であってもよい。
Following formation of the insulating
接着層４０４の形成に続いて、接着層４０４の上に導電層４０６が付着される。導電層４０６は、タングステンまたは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、化学気相付着、物理気相付着など）によって付着される類似物などの何らかの適切な導電性材料を含んでもよい。少なくとも１つの実施形態では、導電層４０６は、約２００から約２，５００オングストロームのタングステンを含んでもよい。他の導電層の材料および／または厚さが使用されてもよい。
Following formation of the
導電層４０６の形成に続いて、導電層４０６の上に（例えば、物理気相付着または別の方法を使用して）窒化チタンなどのチタン含有層４０７が形成される。ある実施形態では、チタン含有層４０７は、約２０から約１，２００オングストロームの窒化チタンを含む。チタン、チタン合金、ＴｉＳｉ2 、ＴｉＷなどの他のチタン含有層の材料および／または厚さが使用されてもよい。
Following formation of the
チタン含有層４０７の形成に続いて、接着層４０４、導電層４０６およびチタン含有層４０７がパターニングされエッチングされる。例えば、接着層４０４、導電層４０６およびチタン含有層４０７は、ソフトまたはハードマスク、およびウェットまたはドライエッチングプロセスを用いる従来のリソグラフィ技術を使用してパターニングされエッチングされてもよい。少なくとも１つの実施形態では、接着層４０４、導電層４０６およびチタン含有層４０７は、実質的に平行で実質的に共平面の導体４０８（図４Ａに示す）を形成するように、パターニングされエッチングされる。例示的な導体４０８の幅および／または導体４０８同士の間隔は、約２００から約２，５００オングストロームの範囲であるが、他の導体の幅および／または間隔が使用されてもよい。
Following formation of the titanium-containing
導体４０８が形成された後、導体４０８間の隙間を充填するように、基板４００の上に誘電層４１０が付着される。例えば、基板４００上にほぼ３，０００から７，０００オングストロームの二酸化シリコンが付着され、化学的機械的研磨またはエッチバックプロセスを使用して平坦化されて平面４１２を形成してもよい。平面４１２は、図に示されるように、誘電材料４１０によって分離されるチタン含有層材料４０７の露出された個別領域４０７ａ〜４０７ｆを含む。（以下にさらに説明するように）個別のチタン含有層領域４０７ａ〜４０７ｆを使用して、基板４００上に形成されている各メモリセルの酸化チタンによる可逆的抵抗スイッチング素子を選択的に形成してもよい。
After the
窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ Ｋ）誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。 Other dielectric materials such as silicon nitride, silicon oxynitride, low dielectric constant (low K) dielectrics, and / or other dielectric layer thicknesses may be used. Exemplary low K dielectrics include carbon doped oxides, silicon carbon layers, or the like.
可逆的抵抗スイッチング素子がチタン含有材料以外の材料を酸化することによって形成される場合、チタン含有層４０７は、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの被酸化材料の層と置き換えられてもよい。
When the reversible resistance switching element is formed by oxidizing a material other than the titanium-containing material, the titanium-containing
図４Ｂを参照して、平坦化に続いて、各チタン含有層領域４０７ａ〜４０７ｆの上に可逆的抵抗スイッチング素子４１３ａ〜４１３ｆが形成される。例えば、チタン含有層領域４０７ａ〜４０７ｆを酸化することによって、各チタン含有層領域４０７ａ〜４０７ｆの上に酸化チタン層が選択的に形成されてもよい。各チタン含有層領域４０７ａ〜４０７ｆの一部またはすべては、酸化の過程で取り込まれて可逆的抵抗スイッチング素子４１３ａ〜４１３ｆを生成することもできる。前に説明したように、酸素、オゾン、その組み合わせなどの酸素雰囲気中の急速熱酸化、または他の何らかの適切な酸化種を使用する急速熱酸化などの何らかの適切な方法を使用して、チタン含有層領域４０７ａ〜４０７ｆを酸化してもよい。他の実施形態では、オゾンまたは他の酸素源を用いるＣＶＤ炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または他の何らかの適切な酸化プロセスを使用してチタン含有層領域を酸化し、酸化チタンを形成してもよい。
Referring to FIG. 4B, following the planarization, reversible
図４Ｃを参照して、可逆的抵抗スイッチング素子４１３ａ〜４１３ｆが形成された後、各メモリセルのダイオード構造が形成される。（例えば、仕事関数調整のために）酸化チタン層領域の上に、約１０から約３００オングストロームのチタン、ニッケルなどの任意の薄い導電層（図示せず）が形成されてもよい。ある実施形態では、（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）ダイオードを形成する前に、酸化チタン層領域の上に窒化チタン、窒化タンタル、窒化タングステンなどのバリア層４１４が同様に形成されてもよい。バリア層４１４は、薄い導電層の上に、これに加えて、またはその代わりに存在してもよく、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは、窒化タンタル、窒化タングステン、１つ以上のバリア層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンの積層などの他の層と組み合わせたバリア層、またはその類似物などの別の適切なバリア層であってもよい。他のバリア層の材料および／または厚さが使用されてもよい。
Referring to FIG. 4C, after the reversible
薄い導電層（使用の場合）および／またはバリア層４１４の付着の後で、各メモリセルのダイオード（例えば、図２Ａ〜図３のダイオード２０４）を形成するのに使用される半導体材料の付着が開始される。各ダイオードは、前に説明したように、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。ある実施形態では、各ダイオードは、ポリシリコン、ポリシリコン−ゲルマニウム合金、ゲルマニウムまたは他の何らかの適切な材料から形成される。便宜上、本願明細書では、ポリシリコンによる下向きのダイオードの形成について説明する。当然ながら、他の材料および／またはダイオード構造が使用されてもよい。
After deposition of the thin conductive layer (if used) and / or
図４Ｃを参照して、バリア層４１４の形成に続いて、バリア層４１４上に高濃度にドープされたｎ＋シリコン層４１６が付着される。ある実施形態では、ｎ＋シリコン層４１６は、付着時に非晶質状態にある。他の実施形態では、ｎ＋シリコン層４１６は、付着時に多結晶状態にある。化学気相付着または別の適切なプロセスを使用して、ｎ＋シリコン層４１６を付着してもよい。少なくとも１つの実施形態では、ｎ＋シリコン層４１６は、例えば、約１０21ｃｍ-3のドーピング濃度を有する約１００から約１，０００オングストローム、好ましくは、約１００オングストロームのリンまたはヒ素ドープシリコンから形成されてもよい。他の層厚、ドーパントおよび／またはドーピング濃度が使用されてもよい。ｎ＋シリコン層４１６は、例えば、付着中にドナーガスを流すことによって、その場で(in situ) ドープされてもよい。他のドーピング方法が使用されてもよい（例えば、注入法）。
Referring to FIG. 4C, following formation of the
ｎ＋シリコン層４１６の付着の後で、ｎ＋シリコン層４１６の上に低濃度にドープされた、真性および／または自然にドープされたシリコン層４１８が形成される。ある実施形態では、真性シリコン層４１８は、付着時に非晶質状態にある。他の実施形態では、真性シリコン層４１８は、付着時に多結晶状態にある。化学気相付着または別の適切な付着方法を使用して、真性シリコン層４１８を付着してもよい。少なくとも１つの実施形態では、真性シリコン層４１８は、厚さが約５００から約４，８００オングストローム、好ましくは、約２，５００オングストロームであってもよい。他の真性層厚が使用されてもよい。
After deposition of the n +
（前に援用されている特許文献１０に記載されるように）真性シリコン層４１８を付着する前に、ｎ＋シリコン層４１６の上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）を形成して、ｎ＋シリコン層４１６から真性シリコン層４１８内へのドーパントの移動を防止および／または低減してもよい。
Before depositing the intrinsic silicon layer 418 (as described in previously incorporated US Pat. No. 6,057,049), thin (eg, less than a few hundred angstroms) germanium and / or silicon − on the n + silicon layer 416 A germanium alloy layer (not shown) may be formed to prevent and / or reduce dopant migration from the n +
ｎ＋シリコン層４１６および真性シリコン層４１８の形成に続いて、（図に示されるように）導体４０８の上にあるシリコンピラー４２０を形成するように、ｎ＋シリコン層４１６、真性シリコン層４１８、バリア層４１４および／または何らかの導電層（使用の場合）がパターニングされエッチングされる。ソフトまたはハードマスク、およびウェットまたはドライエッチングプロセスを用いる従来のリソグラフィ技術を使用して、シリコンピラー４２０を形成してもよい。
Following the formation of the n +
シリコンピラー４２０が形成された後、シリコンピラー４２０間の隙間を充填するために誘電層４２２が付着される。例えば、約２００から７，０００オングストロームの二酸化シリコンが付着され、化学的機械的研磨またはエッチバックプロセスを使用して平坦化され、平面４２４を形成してもよい。平面４２４は、図に示されるように、誘電材料４２２によって分離されるシリコンピラー４２０の露出された上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ Ｋ誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
After the
シリコンピラー４２０の形成の後で、シリコンピラー４２０の上面付近の各シリコンピラー４２０内に、ｐ＋シリコン領域４２６が形成される。例えば、ブランケットＰ＋注入を使用して、シリコンピラー４２０内に所定の深さでボロンを注入してもよい。例示的な注入可能分子イオンは、ＢＦ2 、ＢＦ3 、Ｂなどを含む。ある実施形態では、約１〜５×１０15イオン／ｃｍ2 の注入ドーズ量が使用されてもよい。他の注入種および／またはドーズ量が使用されてもよい。さらに、ある実施形態では、拡散プロセスを使用して、シリコンピラー４２０の上部にドープしてもよい。少なくとも１つの実施形態では、Ｐ＋シリコン領域４２６は、約１００から７００オングストロームの深さを有するが、他のＰ＋シリコン領域のサイズが使用されてもよい。（形成されるダイオードが上向きのｐ−ｎまたはｐ−ｉ−ｎダイオードの場合、シリコンピラー４２０の上部はｎ型にドープされることに留意すべきである）。これによって、各シリコンピラー４２０は、下向きのｐ−ｉ−ｎダイオード４２８を含む。
After the formation of the
図４Ｄを参照して、ｐ−ｉ−ｎダイオード４２８を完成させた後、基板４００上にシリサイド形成金属層４３０が付着される。例示的なシリサイド形成金属は、スパッタあるいは付着チタンまたはコバルトを含む。ある実施形態では、シリサイド形成金属層４３０は、約１０から約２００オングストローム、好ましくは、約２０から約５０オングストローム、さらに好ましくは、約２０オングストロームの厚さを有する。他のシリサイド形成金属層の材料および／または厚さが使用されてもよい。以下にさらに説明するように、この構造をアニールすることによって、シリサイド形成金属層４３０からの金属とＰ＋シリコン領域４２６からのシリコンとが反応して、各Ｐ＋シリコン領域４２６に隣接してシリサイド領域４３２を形成する。
Referring to FIG. 4D, after completing the
シリサイド形成金属層４３０の形成に続いて、第２の一連の導体４３６が、下部の一連の導体４０８の形成と同様な方法でダイオード４２８上に形成されてもよい。ある実施形態では、上部の第２の一連の導体４３６を形成するのに使用される導体層４４０を付着させる前に、シリサイド形成金属層４３０の上に１つ以上のバリア層および／または接着層４３８が配置されてもよい。
Following the formation of the silicide-forming
導電層４４０は、タングステン、別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、化学気相付着、物理気相付着など）によって付着される類似物などの何らかの適切な導電性材料から形成されてもよい。他の導電層材料が使用されてもよい。バリア層および／または接着層４３８は、窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、または他の何らかの適切な材料（単数または複数）などの別の適切な層を含んでもよい。付着された導電性層４４０、バリアおよび／または接着層４３８、および／またはシリサイド形成金属層４３０は、パターニングおよび／またはエッチングされて第２の一連の導体４３６を形成する。少なくとも１つの実施形態では、上部導体４３６は、下部導体４０８と異なる方向に延びる実質的に平行で実質的に共平面の導体である。
上部導体４３６の形成に続いて、この構造をアニールして、ダイオード４２８の付着半導体材料を結晶化（および／またはシリサイド領域４３２を形成）してもよい。少なくとも１つの実施形態では、アニールは、約６００から８００℃、さらに好ましくは、約６５０から７５０℃の間の温度の窒素中で、約１０秒から約２分間実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。シリサイド領域４３２は、アニール中にダイオード４３２を形成する下の付着半導体材料の「結晶化テンプレート」または「シード」として働くこともできる（例えば、何らかの非晶質半導体材料を多結晶半導体材料に変化させる、および／またはダイオード４３２の全体的な結晶特性を改善させる）。これによって、低抵抗率ダイオード材料が提供される。
Following formation of the
代替の例示的なメモリセル
図５は、本発明に従って提供される例示的なメモリセル５００の断面図である。メモリセル５００は、基板５０５上に形成される可逆的抵抗スイッチング素子５０４に接続される薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５０２などの薄膜トランジスタ（ＴＦＴ）を含む。例えば、ＭＯＳＦＥＴ５０２は、何らかの適切な基板上に形成されるｎチャネルまたはｐチャネル薄膜ＭＯＳＦＥＴであってもよい。図に示される実施形態では、二酸化シリコン、窒化シリコン、酸窒化物などの絶縁領域５０６が基板５０５上に形成され、絶縁領域５０６の上に、付着シリコン、ゲルマニウム、シリコン−ゲルマニウムなどの付着半導体領域５０７が形成される。付着半導体領域５０７内に薄膜ＭＯＳＦＥＴ５０２が形成され、絶縁領域５０６によって基板５０５から分離される。
Alternative Exemplary Memory Cell FIG. 5 is a cross-sectional view of an
ＭＯＳＦＥＴ５０２は、ソース／ドレイン領域５０８、５１０およびチャネル領域５１２、ならびにゲート誘電層５１４、ゲート電極５１６およびスペーサ５１８ａ、５１８ｂを含む。少なくとも１つの実施形態では、ソース／ドレイン領域５０８、５１０はｐ型にドープされ、チャネル領域５１２はｎ型にドープされてもよく、他の実施形態では、ソース／ドレイン領域５０８、５１０はｎ型にドープされ、チャネル領域５１２はｐ型にドープされてもよい。薄膜ＭＯＳＦＥＴ５０２には、他の何らかのＭＯＳＦＥＴ構造または何らかの適切な製造技術が使用されてもよい。ある実施形態では、ＭＯＳＦＥＴ５０２は、基板５０６内に形成される（例えば、ＳＴＩ、ＬＯＣＯＳまたは他の類似のプロセスを使用して形成される）絶縁領域（図示せず）によって電気的に分離されてもよい。あるいは、ＭＯＳＦＥＴ５０２のゲート、ソースおよび／またはドレイン領域は、基板５０６上に形成される他のトランジスタ（図示せず）と共有されてもよい。
可逆的抵抗スイッチング素子５０４は、下部導体５２０と、下部導体５２０上に形成されるチタン含有層５２１と、チタン含有層５２１上に選択的に成長される酸化チタン層５２２と、可逆的抵抗率スイッチング材料（酸化チタン層５２２）上に形成される上部導体５２４とを含む。上部および下部導体５２０、５２４は、タングステン、別の金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドまたはその類似物などの何らかの適切な導電性材料を含んでもよい。ある実施形態では、上部および下部導体５２０、５２４と可逆的抵抗率スイッチング材料（酸化チタン層５２２）との間に、１つ以上のバリアおよび／または接着層（図示せず）が提供されてもよい。
The reversible
少なくとも１つの実施形態では、図１〜図４Ｄの実施形態を参照しながら前に説明した選択成長プロセスを使用して、可逆的抵抗率スイッチング材料（酸化チタン層５２２）が形成される。例えば、酸化チタン層５２２は、Ｏ2、オゾン、その組み合わせなどの酸素雰囲気中の急速熱酸化、または他の何らかの適切な酸化種を使用するチタン含有層５２１の急速熱酸化によって選択的に形成されてもよい。他の実施形態では、酸化チタン層５２２は、オゾンまたは他の酸素源を用いる化学気相付着（ＣＶＤ）炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または他の何らかの適切な酸化プロセスを使用してチタン含有層５２１を酸化することによって形成されてもよい。何れの場合も、酸化チタン層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。他の材料が本発明に従って選択的に酸化され、メモリセル５００に使用される可逆的抵抗率スイッチング材料を形成してもよい（例えば、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなど）。
In at least one embodiment, the reversible resistivity switching material (titanium oxide layer 522) is formed using the selective growth process described above with reference to the embodiment of FIGS. For example, the
図５に示されるように、可逆的抵抗スイッチング素子５０４は、第１の導電性プラグ５２６によってＭＯＳＦＥＴ５０２のソース／ドレイン領域５１０に、第２の導電性プラグ５３０によって第１の金属レベル（Ｍ１）線５２８に接続される（これにより誘電層５３２を貫通して延びる）。同様に、第３の導電性プラグ５３４は、ＭＯＳＦＥＴ５０２のソース／ドレイン領域５０８をＭ１線５３６に接続する。導電性プラグおよび／または線は、（バリア層の有無にかかわらず）タングステン、別の金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドまたはその類似物などの何らかの適切な材料から形成されてもよい。ＭＯＳＦＥＴ５０２がｎチャネルデバイスの場合には、領域５０８はＭＯＳＦＥＴ５０２のドレイン、領域５１０はＭＯＳＦＥＴ５０２のソースとして機能し、ＭＯＳＦＥＴ５０２がｐチャネルデバイスの場合には、領域５０８はＭＯＳＦＥＴ５０２のソース、領域５１０はＭＯＳＦＥＴ５０２のドレインとして機能することに留意すべきである。誘電層５３２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、ｌｏｗ Ｋ誘電体などの何らかの適切な誘電体を含んでもよい。
As shown in FIG. 5, the reversible
メモリセル５００で、薄膜ＭＯＳＦＥＴ５０２は、図２Ａ〜図４Ｄのメモリセルで使用されるダイオードのステアリング素子と同様な方法で、印加電圧および／または可逆的抵抗スイッチング素子５０４を通って流れる電流を選択的に制限するステアリング素子として動作する。
In
少なくとも１つの実施形態では、可逆的抵抗スイッチング素子５０４は、約５００オングストローム以下、さらに好ましくは、約３００オングストローム以下の厚さを有する酸化チタン層を含む。他の酸化チタン層厚が使用されてもよい。
In at least one embodiment, the reversible
前述した説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲に含まれる上で開示された装置および方法についての変更は、当業者であれば容易に思い当たるであろう。例えば、本発明を主に窒化チタンの選択酸化に関して説明したが、当然ながら、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの他の材料が選択的に酸化され、メモリセルに使用される可逆的抵抗率スイッチング材料を形成してもよい。
したがって、本発明は、その例示的な実施形態に関連して開示されたが、当然ながら、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよい。
The foregoing description discloses only exemplary embodiments of the invention. Modifications to the apparatus and methods disclosed above that fall within the scope of the invention will be readily apparent to those skilled in the art. For example, although the present invention has been described primarily with respect to selective oxidation of titanium nitride, it should be understood that other materials such as Ta, TaN, Nb, NbN, Al, AlN, Hf, HfN, V, VN are selectively oxidized. A reversible resistivity switching material used in memory cells may be formed.
Thus, although the invention has been disclosed in connection with exemplary embodiments thereof, it is understood that other embodiments are encompassed within the spirit and scope of the invention as defined by the appended claims. Also good.
Claims (75)
ステアリング素子と、
前記ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、
を含むメモリセル。 A memory cell,
A steering element;
A reversible resistance switching element connected to the steering element and formed using a selective growth process;
Memory cell containing.
前記ステアリング素子が、ダイオードを含むメモリセル。 The memory cell of claim 1, wherein
The memory cell in which the steering element includes a diode.
前記ダイオードが、垂直多結晶ダイオードを含むメモリセル。 The memory cell of claim 2, wherein
The memory cell, wherein the diode comprises a vertical polycrystalline diode.
前記垂直多結晶ダイオードが、低抵抗率状態にある多結晶材料を含むメモリセル。 The memory cell of claim 3, wherein
The memory cell, wherein the vertical polycrystalline diode includes a polycrystalline material in a low resistivity state.
前記ダイオードが、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを含むメモリセル。 The memory cell of claim 2, wherein
The memory cell, wherein the diode includes a pn diode or a pin diode.
前記ステアリング素子が、薄膜トランジスタを含むメモリセル。 The memory cell of claim 1, wherein
A memory cell in which the steering element includes a thin film transistor.
前記トランジスタが、薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むメモリセル。 The memory cell of claim 6, wherein
A memory cell wherein the transistor comprises a thin film metal oxide semiconductor field effect transistor (MOSFET).
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むメモリセル。 The memory cell of claim 1, wherein
The memory cell in which the reversible resistance switching element includes at least one of TiO, TiO 2 , TiO x, and TiO x N y .
前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。 The memory cell of claim 8, wherein
The memory cell, wherein the reversible resistance switching element has an oxide layer thickness of about 500 angstroms or less.
前記可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するメモリセル。 The memory cell of claim 8, wherein
The memory cell, wherein the reversible resistance switching element has an oxide layer thickness of about 300 angstroms or less.
ＴｉＮ層をさらに含み、前記可逆的抵抗スイッチング素子が前記ＴｉＮ層を酸化することによって形成されるメモリセル。 The memory cell of claim 1, wherein
A memory cell further comprising a TiN layer, wherein the reversible resistance switching element is formed by oxidizing the TiN layer.
前記ステアリング素子と前記可逆的抵抗スイッチング素子とが直列に接続されるメモリセル。 The memory cell of claim 1, wherein
A memory cell in which the steering element and the reversible resistance switching element are connected in series.
第１の導体と、
前記第１の導体の上に形成される第２の導体と、
前記第１の導体と前記第２の導体との間に形成されるダイオードと、
選択成長プロセスを使用して前記第１の導体と前記第２の導体との間に形成される可逆的抵抗スイッチング素子と、
を含むメモリセル。 A memory cell,
A first conductor;
A second conductor formed on the first conductor;
A diode formed between the first conductor and the second conductor;
A reversible resistance switching element formed between the first conductor and the second conductor using a selective growth process;
Memory cell containing.
前記ダイオードが、垂直多結晶ダイオードを含むメモリセル。 The memory cell of claim 13, wherein
The memory cell, wherein the diode comprises a vertical polycrystalline diode.
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含むメモリセル。 The memory cell of claim 14, wherein
A memory cell further comprising a silicide, silicide-germanide or germanide region in contact with the polycrystalline material such that the polycrystalline material of the vertical polycrystalline diode is in a low resistivity state.
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2、ＴｉＯxおよびＴｉＯxＮyのうちの少なくとも１つを含むメモリセル。 The memory cell of claim 13, wherein
The memory cell in which the reversible resistance switching element includes at least one of TiO, TiO 2 , TiO x, and TiO x N y .
前記第１の導体と前記第２の導体との間に形成されるＴｉＮ層をさらに含み、前記可逆的抵抗スイッチング素子が、前記ＴｉＮ層を酸化することによって形成されるメモリセル。 The memory cell of claim 13, wherein
A memory cell further comprising a TiN layer formed between the first conductor and the second conductor, wherein the reversible resistance switching element is formed by oxidizing the TiN layer.
第１の導体と、
前記第１の導体の上に形成される窒化チタン層と、
前記窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、
前記可逆的抵抗スイッチング素子の上に形成される垂直多結晶ダイオードと、
前記垂直多結晶ダイオードの上に形成される第２の導体と、
を含むメモリセル。 A memory cell,
A first conductor;
A titanium nitride layer formed on the first conductor;
A reversible resistance switching element selectively formed by oxidizing the titanium nitride layer;
A vertical polycrystalline diode formed on the reversible resistance switching element;
A second conductor formed on the vertical polycrystalline diode;
Memory cell containing.
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含むメモリセル。 The memory cell of claim 18, wherein
A memory cell further comprising a silicide, silicide-germanide or germanide region in contact with the polycrystalline material such that the polycrystalline material of the vertical polycrystalline diode is in a low resistivity state.
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むメモリセル。 The memory cell of claim 18, wherein
The memory cell in which the reversible resistance switching element includes at least one of TiO, TiO 2 , TiO x, and TiO x N y .
前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。 The memory cell of claim 20, wherein
The memory cell, wherein the reversible resistance switching element has an oxide layer thickness of about 500 angstroms or less.
前記可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するメモリセル。 The memory cell of claim 20, wherein
The memory cell, wherein the reversible resistance switching element has an oxide layer thickness of about 300 angstroms or less.
ソース領域およびドレイン領域を有する薄膜トランジスタと、
前記ソース領域または前記ドレイン領域に接続される第１の導体と、
前記第１の導体の上に形成される窒化チタン層と、
前記窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、
前記可逆的抵抗スイッチング素子の上に形成される第２の導体と、
を含むメモリセル。 A memory cell,
A thin film transistor having a source region and a drain region;
A first conductor connected to the source region or the drain region;
A titanium nitride layer formed on the first conductor;
A reversible resistance switching element selectively formed by oxidizing the titanium nitride layer;
A second conductor formed on the reversible resistance switching element;
Memory cell containing.
前記薄膜トランジスタが、ｎチャネルまたはｐチャネル薄膜金属酸化膜半導体電界効果トランジスタを含むメモリセル。 24. The memory cell of claim 23, wherein
The memory cell, wherein the thin film transistor includes an n-channel or p-channel thin film metal oxide semiconductor field effect transistor.
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むメモリセル。 24. The memory cell of claim 23, wherein
The reversible resistance-switching element, TiO, at least a memory cell comprising one of the of the TiO 2, TiO x and TiO x N y.
前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。 The memory cell of claim 25, wherein
The memory cell, wherein the reversible resistance switching element has an oxide layer thickness of about 500 angstroms or less.
前記可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するメモリセル。 The memory cell of claim 25, wherein
The memory cell, wherein the reversible resistance switching element has an oxide layer thickness of about 300 angstroms or less.
第１の方向に延びる第１の複数の実質的に平行で実質的に共平面の導体と、
複数のダイオードと、
複数の可逆的抵抗スイッチング素子と、
前記第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共平面の導体と、を含み、
各メモリセルにおいて、前記ダイオードのうちの１つと前記可逆的抵抗スイッチング素子のうちの１つとが、直列に配列され、前記第１の導体のうちの１つと前記第２の導体のうちの１つとの間に配置され、
各可逆的抵抗スイッチング素子が、選択成長プロセスを使用して形成される複数の不揮発性メモリセル。 A plurality of nonvolatile memory cells,
A first plurality of substantially parallel, substantially coplanar conductors extending in a first direction;
A plurality of diodes;
A plurality of reversible resistance switching elements;
A second plurality of substantially parallel, substantially coplanar conductors extending in a second direction different from the first direction;
In each memory cell, one of the diodes and one of the reversible resistance switching elements are arranged in series, and one of the first conductors and one of the second conductors Placed between
A plurality of non-volatile memory cells in which each reversible resistance switching element is formed using a selective growth process.
各ダイオードは、垂直多結晶ダイオードである複数のメモリセル。 The plurality of memory cells of claim 28,
Each diode is a plurality of memory cells that are vertical polycrystalline diodes.
各垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含む複数のメモリセル。 30. The plurality of memory cells of claim 29.
A plurality of memory cells further comprising a silicide, silicide-germanide or germanide region in contact with the polycrystalline material such that the polycrystalline material of each vertical polycrystalline diode is in a low resistivity state.
各可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含む複数のメモリセル。 The plurality of memory cells of claim 28,
A plurality of memory cells, wherein each reversible resistance switching element includes at least one of TiO, TiO 2 , TiO x, and TiO x N y .
基板上に形成される第１のメモリレベルであって、
複数のメモリセルであって、前記第１のメモリレベルの各メモリセルが、
ステアリング素子と、
前記ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含む複数のメモリセルを含む第１のメモリレベルと、
前記第１のメモリレベルの上にモノリシック的に形成される少なくとも第２のメモリレベルと、
を含むモノリシックな３次元メモリアレイ。 A monolithic three-dimensional memory array,
A first memory level formed on a substrate,
A plurality of memory cells, each memory cell of the first memory level being
A steering element;
A first memory level including a plurality of memory cells including a reversible resistance switching element connected to the steering element and formed using a selective growth process;
At least a second memory level monolithically formed on the first memory level;
Monolithic three-dimensional memory array including
各ステアリング素子が、垂直多結晶ダイオードを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 32.
A monolithic three-dimensional memory array in which each steering element includes a vertical polycrystalline diode.
各垂直多結晶ダイオードが、垂直ポリシリコンダイオードを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 33.
A monolithic three-dimensional memory array in which each vertical polycrystalline diode includes a vertical polysilicon diode.
各可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 32.
Each reversible resistance-switching element, TiO, TiO 2, a monolithic three dimensional memory array comprising at least one of TiO x and TiO x N y.
各可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するモノリシックな３次元メモリアレイ。 36. The monolithic three-dimensional memory array of claim 35,
A monolithic three-dimensional memory array in which each reversible resistance switching element has an oxide layer thickness of about 500 angstroms or less.
各可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 36,
A monolithic three-dimensional memory array in which each reversible resistance switching element has an oxide layer thickness of about 300 angstroms or less.
各メモリセル内にＴｉＮ層をさらに含み、各可逆的抵抗スイッチング素子が、各ＴｉＮ層を酸化することによって形成されるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 32.
A monolithic three-dimensional memory array further comprising a TiN layer in each memory cell, wherein each reversible resistance switching element is formed by oxidizing each TiN layer.
各メモリセルの各ステアリング素子と各可逆的抵抗スイッチング素子とが、直列に接続されるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 32.
A monolithic three-dimensional memory array in which each steering element and each reversible resistance switching element of each memory cell are connected in series.
前記可逆的抵抗スイッチング素子が、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、ＨｆＯ2 、およびＶ2 Ｏ5 のうちの少なくとも１つを含むメモリセル。 The memory cell of claim 1, wherein
The memory cell, wherein the reversible resistance switching element includes at least one of Ta 2 O 5 , Nb 2 O 5 , Al 2 O 3 , HfO 2 , and V 2 O 5 .
基板上にステアリング素子を形成するステップと、
選択成長プロセスを使用して前記ステアリング素子に接続される可逆的抵抗スイッチング素子を形成するステップと、
を含む方法。 A method of forming a memory cell, comprising:
Forming a steering element on the substrate;
Forming a reversible resistance switching element connected to the steering element using a selective growth process;
Including methods.
前記ステアリング素子を形成するステップが、ダイオードを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element comprises forming a diode;
前記ステアリング素子を形成するステップが、多結晶ダイオードを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element includes forming a polycrystalline diode;
前記ステアリング素子を形成するステップが、垂直多結晶ダイオードを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element includes forming a vertical polycrystalline diode;
前記ステアリング素子を形成するステップが、低抵抗率状態にある多結晶材料を有する垂直多結晶ダイオードを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element includes forming a vertical polycrystalline diode having a polycrystalline material in a low resistivity state;
前記ステアリング素子を形成するステップが、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element comprises forming a pn diode or a pin diode.
前記ステアリング素子を形成するステップが、薄膜トランジスタを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element includes forming a thin film transistor;
前記ステアリング素子を形成するステップが、薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the steering element includes forming a thin film metal oxide semiconductor field effect transistor (MOSFET);
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the reversible resistance switching element comprises forming at least one of TiO, TiO 2 , TiO x, and TiO x N y .
前記可逆的抵抗スイッチング素子を形成するステップが、約５００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。 50. The method of claim 49, wherein
Forming the reversible resistance switching element comprises forming a reversible resistance switching element having an oxide layer thickness of about 500 angstroms or less;
前記可逆的抵抗スイッチング素子を形成するステップが、約３００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。 51. The method of claim 50, wherein
Forming the reversible resistance switching element includes forming a reversible resistance switching element having an oxide layer thickness of about 300 angstroms or less;
前記可逆的抵抗スイッチング素子を形成するステップが、
Ｔｉ含有層を形成するステップと、
前記Ｔｉ含有層を酸化するステップと、
を含む方法。 42. The method of claim 41, wherein
Forming the reversible resistance switching element comprises:
Forming a Ti-containing layer;
Oxidizing the Ti-containing layer;
Including methods.
前記Ｔｉ含有層が、ＴｉＮ層を含む方法。 53. The method of claim 52, wherein
The method wherein the Ti-containing layer comprises a TiN layer.
前記ステアリング素子と前記可逆的抵抗スイッチング素子とを直列に接続するステップをさらに含む方法。 42. The method of claim 41, wherein
The method further comprising connecting the steering element and the reversible resistance switching element in series.
基板上に第１の導体を形成するステップと、
選択成長プロセスを使用して前記第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、 前記第１の導体の上にダイオードを形成するステップと、
前記ダイオードおよび前記可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、
を含む方法。 A method of forming a memory cell, comprising:
Forming a first conductor on a substrate;
Forming a reversible resistive switching element on the first conductor using a selective growth process; forming a diode on the first conductor;
Forming a second conductor over the diode and the reversible resistance switching element;
Including methods.
前記ダイオードを形成するステップが、垂直多結晶ダイオードを形成するステップを含む方法。 58. The method of claim 57, wherein
Forming the diode comprises forming a vertical polycrystalline diode.
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域を形成するステップをさらに含む方法。 59. The method of claim 58, wherein
Forming a silicide, silicide-germanide or germanide region in contact with the polycrystalline material such that the polycrystalline material of the vertical polycrystalline diode is in a low resistivity state.
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを選択的に形成するステップを含む方法。 58. The method of claim 57, wherein
Method comprising the step of forming the reversible resistance-switching element, TiO, a step of selectively forming at least one of TiO 2, TiO x and TiO x N y.
前記可逆的抵抗スイッチング素子を形成するステップが、
Ｔｉ含有層を形成するステップと、
前記Ｔｉ含有層を酸化するステップと、
を含む方法。 58. The method of claim 57, wherein
Forming the reversible resistance switching element comprises:
Forming a Ti-containing layer;
Oxidizing the Ti-containing layer;
Including methods.
前記Ｔｉ含有層が、ＴｉＮ層を含む方法。 62. The method of claim 61, wherein
The method wherein the Ti-containing layer comprises a TiN layer.
基板上に第１の導体を形成するステップと、
前記第１の導体の上に窒化チタン層を形成するステップと、
前記窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、 前記可逆的抵抗スイッチング素子の上に垂直多結晶ダイオードを形成するステップと、
前記垂直多結晶ダイオードの上に第２の導体を形成するステップと、
を含む方法。 A method of forming a memory cell, comprising:
Forming a first conductor on a substrate;
Forming a titanium nitride layer on the first conductor;
Selectively forming a reversible resistance switching element by oxidizing the titanium nitride layer; and forming a vertical polycrystalline diode on the reversible resistance switching element;
Forming a second conductor on the vertical polycrystalline diode;
Including methods.
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域を形成するステップをさらに含む方法。 66. The method of claim 65, wherein
Forming a silicide, silicide-germanide or germanide region in contact with the polycrystalline material such that the polycrystalline material of the vertical polycrystalline diode is in a low resistivity state.
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを選択的に形成するステップを含む方法。 66. The method of claim 65, wherein
Forming the reversible resistance switching element includes selectively forming at least one of TiO, TiO 2 , TiO x, and TiO x N y ;
前記可逆的抵抗スイッチング素子を選択的に形成するステップが、約３００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。 66. The method of claim 65, wherein
Selectively forming the reversible resistance switching element includes forming a reversible resistance switching element having an oxide layer thickness of about 300 angstroms or less.
前記垂直多結晶ダイオードを形成するステップが、垂直ポリシリコンダイオードを形成するステップを含む方法。 66. The method of claim 65, wherein
Forming the vertical polycrystalline diode comprises forming a vertical polysilicon diode;
ソース領域およびドレイン領域を有する薄膜トランジスタを形成するステップと、
前記トランジスタの前記ソース領域または前記ドレイン領域に接続される第１の導体を形成するステップと、
前記第１の導体の上に窒化チタン層を形成するステップと、
前記窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、
前記可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、
を含む方法。 A method of forming a memory cell, comprising:
Forming a thin film transistor having a source region and a drain region;
Forming a first conductor connected to the source region or the drain region of the transistor;
Forming a titanium nitride layer on the first conductor;
Selectively forming a reversible resistance switching element by oxidizing the titanium nitride layer;
Forming a second conductor on the reversible resistance switching element;
Including methods.
前記薄膜トランジスタを形成するステップが、ｎチャネルまたはｐチャネル薄膜金属酸化膜半導体電界効果トランジスタを形成するステップ含む方法。 72. The method of claim 71, wherein
Forming the thin film transistor comprises forming an n-channel or p-channel thin film metal oxide semiconductor field effect transistor.
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを選択的に形成するステップ含む方法。 72. The method of claim 71, wherein
Forming the reversible resistance switching element includes selectively forming at least one of TiO, TiO 2 , TiO x and TiO x N y ;
前記可逆的抵抗スイッチング素子を形成するステップが、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、ＨｆＯ2 、およびＶ2 Ｏ5 のうちの少なくとも１つを形成するステップを含む方法。 42. The method of claim 41, wherein
Forming the reversible resistive switching element comprises forming at least one of Ta 2 O 5 , Nb 2 O 5 , Al 2 O 3 , HfO 2 , and V 2 O 5 .
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/772,088 US7902537B2 (en) | 2007-06-29 | 2007-06-29 | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US11/772,082 US7824956B2 (en) | 2007-06-29 | 2007-06-29 | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| PCT/US2008/007985 WO2009005699A1 (en) | 2007-06-29 | 2008-06-27 | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010532568A true JP2010532568A (en) | 2010-10-07 |
Family
ID=39720213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010514823A Pending JP2010532568A (en) | 2007-06-29 | 2008-06-27 | Memory cell using reversible resistance switching element by selective growth and formation method thereof |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP2162917A1 (en) |
| JP (1) | JP2010532568A (en) |
| KR (1) | KR20100031698A (en) |
| CN (2) | CN102709471B (en) |
| TW (1) | TW200915543A (en) |
| WO (1) | WO2009005699A1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119532A (en) * | 2009-12-04 | 2011-06-16 | Toshiba Corp | Resistance change memory |
| JP2011165854A (en) * | 2010-02-09 | 2011-08-25 | Toshiba Corp | Memory device and method of manufacturing the same |
| JP2017532767A (en) * | 2014-09-26 | 2017-11-02 | インテル・コーポレーション | Improved source-channel interaction in 3D circuits |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009005700A2 (en) * | 2007-06-29 | 2009-01-08 | Sandisk 3D, Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| KR101127236B1 (en) | 2008-12-29 | 2012-03-29 | 주식회사 하이닉스반도체 | Method for fabricating resistance memory device |
| JP2011066313A (en) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | Nonvolatile semiconductor device |
| US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
| US9012307B2 (en) | 2010-07-13 | 2015-04-21 | Crossbar, Inc. | Two terminal resistive switching device structure and method of fabricating |
| US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
| US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| US8441835B2 (en) | 2010-06-11 | 2013-05-14 | Crossbar, Inc. | Interface control for improved switching in RRAM |
| CN103081093B (en) | 2010-06-11 | 2015-06-03 | 科洛斯巴股份有限公司 | Pillar structure for memory device and method |
| US8374018B2 (en) | 2010-07-09 | 2013-02-12 | Crossbar, Inc. | Resistive memory using SiGe material |
| US8947908B2 (en) | 2010-11-04 | 2015-02-03 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| US8884261B2 (en) * | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
| US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
| US8467227B1 (en) | 2010-11-04 | 2013-06-18 | Crossbar, Inc. | Hetero resistive switching material layer in RRAM device and method |
| US8168506B2 (en) | 2010-07-13 | 2012-05-01 | Crossbar, Inc. | On/off ratio for non-volatile memory device and method |
| US8889521B1 (en) | 2012-09-14 | 2014-11-18 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
| US8404553B2 (en) | 2010-08-23 | 2013-03-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device and method |
| US8492195B2 (en) | 2010-08-23 | 2013-07-23 | Crossbar, Inc. | Method for forming stackable non-volatile resistive switching memory devices |
| US9401475B1 (en) | 2010-08-23 | 2016-07-26 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
| US8558212B2 (en) | 2010-09-29 | 2013-10-15 | Crossbar, Inc. | Conductive path in switching material in a resistive random access memory device and control |
| US8391049B2 (en) | 2010-09-29 | 2013-03-05 | Crossbar, Inc. | Resistor structure for a non-volatile memory device and method |
| US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
| USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
| US8088688B1 (en) | 2010-11-05 | 2012-01-03 | Crossbar, Inc. | p+ polysilicon material on aluminum for non-volatile memory device and method |
| US8930174B2 (en) | 2010-12-28 | 2015-01-06 | Crossbar, Inc. | Modeling technique for resistive random access memory (RRAM) cells |
| US9153623B1 (en) | 2010-12-31 | 2015-10-06 | Crossbar, Inc. | Thin film transistor steering element for a non-volatile memory device |
| US8791010B1 (en) | 2010-12-31 | 2014-07-29 | Crossbar, Inc. | Silver interconnects for stacked non-volatile memory device and method |
| US8815696B1 (en) | 2010-12-31 | 2014-08-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device using via-fill and etchback technique |
| CN102693985B (en) * | 2011-03-25 | 2016-03-02 | 北京兆易创新科技股份有限公司 | A kind of programmable storage and manufacture method thereof |
| CN102738390A (en) * | 2011-04-12 | 2012-10-17 | 北京大学 | RRAM unit and manufacturing method thereof |
| US8450710B2 (en) | 2011-05-27 | 2013-05-28 | Crossbar, Inc. | Low temperature p+ silicon junction material for a non-volatile memory device |
| US8394670B2 (en) * | 2011-05-31 | 2013-03-12 | Crossbar, Inc. | Vertical diodes for non-volatile memory device |
| US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
| US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
| US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
| US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
| US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
| US8659929B2 (en) | 2011-06-30 | 2014-02-25 | Crossbar, Inc. | Amorphous silicon RRAM with non-linear device and operation |
| US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
| EP2735028A4 (en) | 2011-07-22 | 2015-05-06 | Crossbar Inc | Seed layer for a p + silicon germanium material for a non-volatile memory device and method |
| US8674724B2 (en) | 2011-07-29 | 2014-03-18 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
| US9729155B2 (en) | 2011-07-29 | 2017-08-08 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
| US10056907B1 (en) | 2011-07-29 | 2018-08-21 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
| US8716098B1 (en) | 2012-03-09 | 2014-05-06 | Crossbar, Inc. | Selective removal method and structure of silver in resistive switching device for a non-volatile memory device |
| US9087576B1 (en) | 2012-03-29 | 2015-07-21 | Crossbar, Inc. | Low temperature fabrication method for a three-dimensional memory device and structure |
| US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
| US8796658B1 (en) | 2012-05-07 | 2014-08-05 | Crossbar, Inc. | Filamentary based non-volatile resistive memory device and method |
| US8765566B2 (en) | 2012-05-10 | 2014-07-01 | Crossbar, Inc. | Line and space architecture for a non-volatile memory device |
| US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
| US10096653B2 (en) | 2012-08-14 | 2018-10-09 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
| US8946673B1 (en) | 2012-08-24 | 2015-02-03 | Crossbar, Inc. | Resistive switching device structure with improved data retention for non-volatile memory device and method |
| US9312483B2 (en) | 2012-09-24 | 2016-04-12 | Crossbar, Inc. | Electrode structure for a non-volatile memory device and method |
| US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
| US11068620B2 (en) | 2012-11-09 | 2021-07-20 | Crossbar, Inc. | Secure circuit integrated with memory layer |
| US8982647B2 (en) | 2012-11-14 | 2015-03-17 | Crossbar, Inc. | Resistive random access memory equalization and sensing |
| US9412790B1 (en) | 2012-12-04 | 2016-08-09 | Crossbar, Inc. | Scalable RRAM device architecture for a non-volatile memory device and method |
| US9406379B2 (en) | 2013-01-03 | 2016-08-02 | Crossbar, Inc. | Resistive random access memory with non-linear current-voltage relationship |
| US9324942B1 (en) | 2013-01-31 | 2016-04-26 | Crossbar, Inc. | Resistive memory cell with solid state diode |
| US9112145B1 (en) | 2013-01-31 | 2015-08-18 | Crossbar, Inc. | Rectified switching of two-terminal memory via real time filament formation |
| US8934280B1 (en) | 2013-02-06 | 2015-01-13 | Crossbar, Inc. | Capacitive discharge programming for two-terminal memory cells |
| US9627057B2 (en) | 2013-03-15 | 2017-04-18 | Crossbar, Inc. | Programming two-terminal memory cells with reduced program current |
| US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1284645A (en) * | 1970-01-30 | 1972-08-09 | Welwyn Electric Ltd | Then film device |
| US3796926A (en) * | 1971-03-29 | 1974-03-12 | Ibm | Bistable resistance device which does not require forming |
| DE10342026A1 (en) * | 2003-09-11 | 2005-04-28 | Infineon Technologies Ag | Memory cell with ion conduction storage mechanism and method for its production |
| US7812404B2 (en) * | 2005-05-09 | 2010-10-12 | Sandisk 3D Llc | Nonvolatile memory cell comprising a diode and a resistance-switching material |
| US20060250836A1 (en) * | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a diode and a resistance-switching material |
| KR100622268B1 (en) * | 2005-07-04 | 2006-09-11 | 한양대학교 산학협력단 | Layer-by-layer growth method of binary oxide thin films for the application of reram devices using remote oxidation process |
| JP3889023B2 (en) * | 2005-08-05 | 2007-03-07 | シャープ株式会社 | Variable resistance element, method for manufacturing the same, and memory device including the same |
| US7816659B2 (en) * | 2005-11-23 | 2010-10-19 | Sandisk 3D Llc | Devices having reversible resistivity-switching metal oxide or nitride layer with added metal |
| US20070132049A1 (en) * | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
-
2008
- 2008-06-27 CN CN201210124956.3A patent/CN102709471B/en not_active Expired - Fee Related
- 2008-06-27 EP EP08768806A patent/EP2162917A1/en not_active Withdrawn
- 2008-06-27 WO PCT/US2008/007985 patent/WO2009005699A1/en active Application Filing
- 2008-06-27 TW TW097124406A patent/TW200915543A/en unknown
- 2008-06-27 KR KR1020097027300A patent/KR20100031698A/en not_active Application Discontinuation
- 2008-06-27 CN CN2008800226674A patent/CN101720508B/en active Active
- 2008-06-27 JP JP2010514823A patent/JP2010532568A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119532A (en) * | 2009-12-04 | 2011-06-16 | Toshiba Corp | Resistance change memory |
| US9203021B2 (en) | 2009-12-04 | 2015-12-01 | Kabushiki Kaisha Toshiba | Resistance change memory and manufacturing method thereof |
| JP2011165854A (en) * | 2010-02-09 | 2011-08-25 | Toshiba Corp | Memory device and method of manufacturing the same |
| JP2017532767A (en) * | 2014-09-26 | 2017-11-02 | インテル・コーポレーション | Improved source-channel interaction in 3D circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101720508B (en) | 2012-05-23 |
| CN102709471A (en) | 2012-10-03 |
| TW200915543A (en) | 2009-04-01 |
| EP2162917A1 (en) | 2010-03-17 |
| WO2009005699A1 (en) | 2009-01-08 |
| KR20100031698A (en) | 2010-03-24 |
| CN101720508A (en) | 2010-06-02 |
| CN102709471B (en) | 2014-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2010532568A (en) | Memory cell using reversible resistance switching element by selective growth and formation method thereof | |
| US8809114B2 (en) | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same | |
| US8816315B2 (en) | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same | |
| US8233308B2 (en) | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same | |
| JP5624463B2 (en) | Memory cell using reversible resistance switching element by selective attachment and method of forming the same | |
| US7846785B2 (en) | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same | |
| US8981347B2 (en) | Memory cell that includes a sidewall collar for pillar isolation and methods of forming the same | |
| US10103024B2 (en) | Phase change memory with diodes embedded in substrate | |
| KR101597845B1 (en) | A memory cell that includes a carbon-based memory element and methods of forming the same | |
| US20140252298A1 (en) | Methods and apparatus for metal oxide reversible resistance-switching memory devices |