KR20100016643A - 기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치 - Google Patents

기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치 Download PDF

Info

Publication number
KR20100016643A
KR20100016643A KR1020097023982A KR20097023982A KR20100016643A KR 20100016643 A KR20100016643 A KR 20100016643A KR 1020097023982 A KR1020097023982 A KR 1020097023982A KR 20097023982 A KR20097023982 A KR 20097023982A KR 20100016643 A KR20100016643 A KR 20100016643A
Authority
KR
South Korea
Prior art keywords
layer
substrate
photosensitive layer
attaching
photosensitive
Prior art date
Application number
KR1020097023982A
Other languages
English (en)
Inventor
루카스 뷔르기
레토 파이퍼
하랄트 발터
아드리안 폰 뮈레넨
Original Assignee
바스프 에스이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 바스프 에스이 filed Critical 바스프 에스이
Publication of KR20100016643A publication Critical patent/KR20100016643A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H10K85/1135—Polyethylene dioxythiophene [PEDOT]; Derivatives thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Abstract

본 발명은 기판(S)의 상부 표면 위에 불투명 재료로 이루어진 제1 층(E1)을 부착하는 단계, 감광성 층(R)의 부분이 상기 제1 층(E1)의 적어도 일부를 덮도록 감광성 층(R)을 부착하는 단계, 상기 감광성 층(R)을, 경사 입사각(φ)으로 기판(S)의 하부 표면 위에 충돌하는 광선 빔(L)에 노출시키는 단계, 상기 감광성 층(R)의 노출된 영역을 제거하는 단계, 제2 층(E2)의 부분이 상기 감광성 층(R)의 남아있는 영역을 덮도록 불투명 재료로 이루어진 제2 층(E2)을 부착하는 단계, 및 상기 감광성 층(R)의 남아있는 영역의 적어도 일부를 제거하는 단계를 포함하는, 상부 표면 및 하부 표면을 갖는 기판(S) 상에 패턴을 형성하는 방법에 관한 것이다. 본 발명의 방법의 또 하나의 국면에 따르면, 상기 감광성 층(R)의 노출된 영역을 제거한 후 기판(S)의 상부 표면의 위로부터 이방성 플라스마 에칭을 적용한 다음 제2 층(E2)을 부착한다. 본 발명의 방법은 박막 전계 효과 트랜지스터의 소스 전극 및 드레인 전극을 형성하기 위해 응용될 수 있다. 본 발명은 또한 상기 방법에 의해 제작된 전자 장치에 관한 것이다.
패터닝, 전자 장치, 감광성 층, 플라스마 에칭, 트랜지스터, 전계 효과

Description

기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치 {Method for Forming a Pattern on a Substrate and Electronic Device Formed Thereby}
관련 출원의 상호 인용
본 출원은 2007년 4월 19일자로 출원된 유럽 특허 출원 07 007 990.0의 우선권을 주장하며, 그 개시는 여기에 그 전체로서 참고문헌으로 포함된다.
본 발명은 기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치에 관한 것이다. 상기 전자 장치는 특히 유기 전자 장치일 수 있다.
전자 및 마이크로 기술 응용을 위해 마이크로미터 및 마이크로미터-이하 범위의 구조에서 패턴을 형성하는 경우, 통상적으로 전자 빔, X-선, 이온 빔 및 광학적 사진석판술에 의존하는 방법이 사용된다. 이러한 사진석판술 방법을 이용하여, 1 마이크로미터 또는 그보다 좋은 해상도가 수득될 수 있다. 상기 방법은 단계-및-반복 공정에 기초하며, 따라서 연속적인 인-라인 제조와는 적합하지 않다. 이때, 상기 사진석판술 방법을 이용하여 1 개월 당 50,000의 300 밀리미터 웨이버에 해당하는 10-3 m2/s의 처리량이 수득될 수 있으며, 요구되는 장비는 꽤 고가이다.
오프셋, 플렉소인쇄 및 그라비어 -음각 인쇄 공정의 한 유형- 같은 종래의 고-처리량 인쇄 기술이 전자 회로를 패터닝 및 형성하기 위해 사용되어 왔다. 오프셋 인쇄된 트랜지스터는 예를 들면 문헌[Y. Mikami, IFEE Transactions on Electron Devices 41, 306 (1994) 및 D. Zielke 등, Applied Physics Letters 87 123508 (2005)]에 보고되었다. 플렉소인쇄에 의해 구성된 트랜지스터는 문헌[T. Maekelae 등, Synthetic Metals 153, 285 (2005)]에 보고되었다. 음각 인쇄 공정은 WO 2004/021751 A1에 개시되어 있다. 상기 인쇄 기술을 사용하는 방법은 수 m2/s의 처리량을 제공하지만 그 해상도가 통상적으로 20 마이크로미터 또는 그 이상으로 제한되며, 이는 일반적으로 전자 응용에 충분하지 않다.
기판 상에 나노미터 해상도를 갖는 패턴을 형성하기 위한 또 하나의 공지된 방법은 소위 나노임프린트 사진석판술(NIL)(예, US 5,772 905 A)이다. 나노임프린트 사진석판술은 금형을 임프린트 중합체로 압축하는 방법이다. 나노임프린트 사진석판술은 원리적으로 평행인, 10 나노미터 미만의 해상도를 갖는 임의의 복잡한 패터닝을 가능하게 한다. 임프린트된 중합체 층은 이어지는 공정 단계에서 에치 레지스트로 통상적으로 사용되며, 상기 패턴은 에칭에 의해 아래에 놓인 층으로 전사된다. 전형적으로, 금형은 다시 컨디셔닝되거나, 심지어 매우 제한된 수의 임프린트 공정 후 교체되어야 한다. 더 나아가서, 임프린트 공정 도중, 재료는 통상적으로, 패턴의 상승된 영역으로부터 금형의 오목한 부분으로 흐른다. 임프린트 재료 뿐만 아니라 임프린트될 패턴에 따라, 나노임프린트 사진석판술의 공정 시간은 매우 길 수도 있다.
고체-상태 엠보싱이 기판 상에 패턴을 형성하기 위한 또 하나의 공지된 방법이다. 이는 회절 격자, 컴팩트 디스크 및 홀로그램과 같은 보안 특성을 제작하기 위해 종종 사용되는 비-사진석판 패터닝 기술이다. 나노크기의 패턴이 형성될 수 있다. 상기 방법은 실리콘으로부터 통상적으로 만들어지고 돌출 쐐기 배열을 포함하는 미세절단 도구를 다층 구조 내에 밀어넣는 것으로 이루어진다. WO 02/29912 A1에서는 고체-상태 엠보싱이 전자 회로를 제작하는 데 사용된다. 이는 트랜지스터 채널을 PET (폴리에틸렌 테레프탈레이트) 기판에 의해 지지된 단일의 전도성 층으로 "절단"하는 데 사용될 수 있다. 12 마이크로미터까지 내려가는 채널 길이가 수득될 수 있다. 상기 방법은 수직-채널 트랜지스터의 제작에도 사용될 수 있다. 수직-채널 트랜지스터는 소스 및 드레인 전극이 서로의 위에 위치하고, 채널 길이가 절연 층의 두께에 의해 한정되는 것으로 정의된다. 마이크로미터-이하 길이-크기에 대해서도 절연 층의 두께가 잘 조절될 수 있기 때문에, 수직 구조는 짧은 채널 길이 트랜지스터에도 매우 관련이 깊다. 문헌[N. Stutzmann 등, Science 299, 1881 (2003)]에서는, 수직의 측벽을 도체-절연체-도체 삼층 구조로 조절된 미세절단을 위해 고체-상태 엠보싱이 사용된다. 0.7 마이크로미터까지 내려가는 채널 길이를 갖는 수직 채널 트랜지스터가 제조될 수 있다. 고체-상태 엠보싱은 통상적으로 매우 시간 소모적이며 사용되는 미세절단 도구는, 특히 대규모의 생산 설비의 경우 견고해야 한다.
고-해상도의 구조를 형성하고 패터닝하기 위한 또하나의 공지 방법은 소위 미세접촉 인쇄이다. 미세접촉 인쇄는 탄성체 도장을 이용하여 유기 티올 또는 실 란을 기판에 선택적으로 전사시키는 것에 기초한다. 탄성체 도장의 상승된 표면에 의해 접촉된 기판의 영역은 유기 티올 또는 실란의 자체-조립된 단일층으로 덮이고, 이어지는 공정 단계에서 에치 레지스트로 사용될 수 있다. 상기 방법의 해상도는 탄성체 도장의 해상도에 의해 주로 결정된다. 상기 탄성체 도장은 통상적으로 폴리(디메틸) 실록산 (PDMS), 폴리이미드, 또는 페놀포름알데히드 중합체로부터 제작된다. 미세접촉 인쇄에 이어, 전자 회로를 형성하기 위해 통상적으로 에칭, 무전해 도금 [예, U. Zschieschang 등, Advanced Materials 15, 1147 (2003)], 또는 영역-선택적 전기중합[예, C. B. Groman 등, Chemical Materials 7, 526 (1995)]이 뒤따른다. 문헌[M. Leufgen 등, Applied Physics Letters 84, 1582 (2004)]은 100 나노미터까지 내려가는 채널 길이를 갖는 트랜지스터를 형성하기 위해 미세접촉 인쇄에 뒤따르는 에칭을 기재하고 있다. WO 03/099463 A1은 미세접촉 인쇄를 이용하여 자동화된 패터닝을 위한 웨이브 인쇄 기술을 개시하고 있다. 문헌[J. Schellekens 등, Materials Research Society Symposium Proceedings EXS-2. M2.9.1 (2004)]은, 150 밀리미터 유리 웨이버 위에 미세접촉 웨이브 인쇄된, 1 마이크로미터까지 내려가는 채널 길이를 갖는 트랜지스터를 기재하고 있다. 문헌[E. Kim 등, Applied Physics Letters 80, 4051 (2002)]은 금속 층의 직접 패터닝을 위해 미세접촉 인쇄에 기초한 방법을 기재하고 있다. 미리-패터닝된 폴리 디메틸 실록산 도장 위에 피복된 금속 층이 저온 용접에 의해 기판에 전사된다. 도장을 제거할 때, 도장의 상승된 영역 위의 금속이 기판에 부착되어 금속 패턴이 형성된다. 패턴을 균일한 금속 층으로부터 들어내기 위해 도장이 사용되는 반대 공정이 문 헌[T. Wang 등, Advanced Materials 15, 1009 (2003)]에 기재되어 있다. EP 0 953 420 A2는 폴리아닐린 및 탄소 구조를 패터닝하기 위해 소위 모세관 내 미세성형(MIMIC)을 개시한다. 금형을 기판과 정각의 접촉으로 놓음으로써 미세채널을 형성한다. 모세관 힘이 잉크 용액을 채널로 빨아들인다. 용매의 증발에 의한 고체화 또는 열 변환에 이어 금형을 제거하여 미세구조의 제작을 완성한다. 전극을 미세성형하기 위해, 레이아웃은 잉크가 모세관 힘에 의해 실제로 흐르기 위한 엄격한 요건을 충족시켜야 한다. 잉크 흐름 및 건조 단계 때문에 미세성형은 비교적 느린 공정이다.
US 6,946,332 B2는 나노전사 인쇄라 일컬어지는 추가의 공정에서 미세접촉 인쇄 개념을 나노규모의 치수까지 확장하였다. 나노전사 인쇄에서 금속 구조는 기판 표면 위에 직접 전사된다. 100 나노미터에 접근하는 크기 및 15 나노미터 미만의 가장자리 해상도를 갖는 형태의 패터닝이 수행될 수 있다. WO 2004/004025 A2는 미세접촉 인쇄에 근거하는 자체-조립 공정에 의해 수성-기재 전도성 잉크의 직접 패터닝을 개시한다. 기판은 소수성 자체-조립된 단일층의 미세접촉 인쇄에 의해 소수성 및 친수성 영역으로 예비-패터닝된다. 수성-기재 잉크의 적용 시, 이는 소수성 영역으로부터 자발적으로 탈습(dewet)되어, 물질이 없는 채널을 형성한다.
요약하면, 미세접촉 인쇄-기초 방법은 100 나노미터 미만까지 내려가는 해상도를 제공한다. 미세접촉 웨이브 인쇄는 150 밀리미터 웨이버 상에서 2 마이크로미터를 초과하는 오버레이 정확도를 가지고 마이크로미터-크기 형태의 패터닝을 가능하게 한다 [M. M. J. Decre 등, Materials Research Society Symposium Proceedings EXS-2. M4.9.1. (2004)]. 150 밀리미터 웨이버의 경우 인쇄 접촉 시간은 15 초로 보고되어 있으며, 이는 도장의 젖음 및 건조 시간을 고려하지 않고, 10-3 m2/s의 처리량에 해당한다.
잉크-젯 인쇄가 또 하나의 공지 패터닝 방법이다. 잉크-젯 인쇄는 고유하게, 비-접촉의 부가 기술이다. 희생 레지스트 또는 들어내는 층이 필요하지 않다. 재료는 그것이 실제로 필요한 곳에만 부착된다. 잉크젯 인쇄를 이용하면 10 피코리터까지 내려가는 방울 부피가 수득될 수 있는데, 이는 약 20 마이크로미터의 직경에 해당한다. 작은 방울의 비행 방향 및 기판 위 확산의 통계적인 차이로 인하여, 잉크-젯 인쇄로 통상적으로 얻어질 수 있는 가장 작은 형태 및 간격은 각각 약 50 및 20 마이크로미터이다. 예를 들면 WO 01/46987 A2에 기재된 것과 같이, 잉크-젯 인쇄를 10 마이크로미터 미만의 해상도를 제공하는 다른 패터닝 기술과 조합하는 것이 상기 방법을 개선할 수 있다. 여기에서 기판은 잉크-젯 부착에 앞서 소수성 및 친수성 영역으로 예비-패터닝된다. 상기 작은 방울은 소수성 영역에 의해 반발되고, 따라서 그들의 가장자리에 의해 국한된다. 친수성 및 소수성 영역으로의 예비-패터닝은 과플루오르화된 실란의 자체-조립된 단일층을 이용하여 (WO 2005/038881 A2), 또는 레이저 패터닝을 기초로 하는 직접-기입 공정에 의해 이루어질 수 있다 (WO 02/095805 A2). WO 03/056641 A1은 또한 사진석판술이 아닌 자체-정렬된 잉크-젯 인쇄 방법을 개시하는데, 여기에서는 제1 전도성 패턴을 기판 상에 잉크-젯 인쇄하고, 상기 제1 전도성 패턴의 표면을 CF4 플라스마를 이용하여 또는 기판의 표면을 개질하지 않으면서 잉크에 적합한 계면활성제를 가함으로써 낮은 표면 에너지의 것이 되도록 선택적으로 개질하고, 상기 제1 전도성 패턴과 부분적으로 중첩되는 제2 전도성 패턴을, 정확한 상대적 정렬을 필요로 하지 않고, 잉크-젯 인쇄한다. 상기 제2 전도성 패턴의 작은 방울은 제1 패턴의 낮은 에너지 표면에 의해 반발되고 밖으로 흘러, 상기 제1 패턴의 가장자리에 근접하는 그들의 접촉 라인을 가지고 건조됨으로써 작은 자체-정렬된 간격을 형성한다. 100 나노미터 미만의 채널을 갖는 트랜지스터가 수득될 수 있다.
US 3,134,516은 에치 레지스트로, 기판과 접촉 시 고체화되는 잉크-젯 인쇄된 고온-용융 왁스를 사용하는 것을 개시하고 있다. 따라서 인쇄된 작은 방울의 퍼짐이 방지될 수 있다. 30 내지 50 마이크로미터의 채널 길이를 갖는 잉크-젯 인쇄된 트랜지스터가 실현될 수 있다.
잉크-젯 인쇄는 고유하게는 연속의 공정이다. 그 처리량은 오늘날 약 0.01 m2/s로 제한된다.
열적 상형성이 기판 상에 패턴을 형성하기 위해 사용될 수도 있다 (예를 들면 US 5,523,192 A, WO 02/070271 A2 또는 WO 2004/087434 A1을 참조). 열적 상형성은 국소화된 레이저-유도된 가열을 이용하여 기능성 재료를 주개 시트로부터 기판 상에 한층씩 전사 인쇄하는, 건조 무용매 디지털 인쇄 공정이다. 열적 상형성을 기초로 하는 방법을 이용하여, 5 마이크로미터까지 내려가는 채널 길이를 갖는 트랜지스터가 제조될 수 있다. 3 m2을 초과하는 면적에 걸쳐 10 마이크로미터 미만 의 해상도가 수득되었다. 그러나, 상기 재료는 높은 온도를 견뎌야한다. 열적 상형성은 고유하게 연속의 공정이며 그 처리량은 현재 약 0.002 m2/s로 제한된다.
본 발명의 목적은 위에 논의된 공지 방법의 단점을 극복하는, 기판 상에 패턴을 형성하는 방법을 제공하는 것이다. 상기 방법은 넓은-면적 및/또는 저-비용 전자제품의 분야에 사용하기 적합해야 한다. 넓은-면적 전자제품의 분야, 또한 대형-전자제품의 분야는 넓은 면적에 걸쳐 분포된 전자적 기능성을 갖는 장치에 관계된다. 각 픽셀의 뒤에 스위칭 트랜지스터를 필요로하는, 대형의 평면판 디스플레이를 위한 배면판이 전형적인 예를 이룬다. 저가 전자제품의 분야는 실리콘 기술이 비용의 이유로 곤란한 응용 분야 및 전자 장치, 예를 들면 전자 바코드로 사용될 수 있는 아이템 수준 RFID (고주파수 확인) 태그에 관계된다. 넓은-면적 및/또는 저가 전자제품은 수소화 무정형 실리콘 또는 유기 반도체와 같은 넓은-면적에 적합한 및/또는 저가 재료를 필요로 한다. 더욱이, 기판 상에 패턴을 형성하는 방법은 필요한 해상도, 등록 정확도, 확실성, 비용-효율성 및, 특히 넓은-면적 및/또는 저-비용 전자제품 요소에 실행가능한 처리량을 제공할 것이 요구된다.
또한 본 발명의 목적은 전도성 영역/층 사이에 하나 이상의 간격을 가지며, 상기 하나 이상의 간격의 크기는 10 μm 미만, 특히 5 μm 미만, 바람직하게는 3 μm 미만, 특히 바람직하게는 마이크로미터 미만 범위인 전자 장치, 특히 유기 전자 장치를 제공하는 것이다. 그러한 전자 장치는 예를 들면 최대화된 가용의 광활성 면적을 갖는 유기 광 다이오드(oPD) 또는 마이크로미터 이하 크기의 채널/간격을 갖는 유기 전계 효과 트랜지스터 (oFET) 또는 픽셀 구조 및 동시에 높은 충전 인자를 갖는 유기 태양 전지일 것이다.
상기 언급된 것, 및 상세한 설명이 계속되면서 더욱 쉽게 분명하게 될 본 발명의 또 다른 목적을 이행하기 위해, 기판의 상부 표면 중 하나 이상의 부분에 불투명 재료로 이루어진 제1 층을 부착하는 단계, 감광성 층의 부분이 상기 제1 층의 적어도 일부를 덮도록 감광성 층을 부착하는 단계, 상기 감광성 층을, 경사 입사각으로 기판의 하부 표면 위에 충돌하는 광선 빔에 노출시키는 단계, 상기 감광성 층의 노출된 영역을 제거하는 단계, 제2 층의 부분이 상기 감광성 층의 남아있는 영역을 덮도록 제2 층을 부착하는 단계, 및 상기 감광성 층의 남아있는 영역의 적어도 일부를 제거하는 단계를 포함하는, 상부 표면 및 하부 표면을 갖는 기판 상에 패턴을 형성하는 방법이 제공된다. 상기 제1 층은 기판의 전체 상부 표면 위에 부착되지 않는다. 그러므로, 틈이 남는다. 제2 층은 감광성 층의 남아있는 영역의 적어도 일부를 제거할 때 그것을 들어낼 수 있을만한 두께를 갖는다. 상기 감광성 층은 상기 제1 층의 적어도 한 부분 위에 직접 부착되는 것이 바람직하다.
광선 빔에 의한 경사 노출 및 상기 감광성 층의 노출된 영역의 제거는, 다른 것들 중에서도, 제2 층에 의해 나중에 덮어질 상기 제1 층의 가장자리에 걸쳐 상기 감광성 층이 돌출되는 것을 초래한다. 그 후 상기 돌출을 제거하는 것은 또한 상기 돌출을 덮는 제2 층의 특정 부분의 제거를 초래한다. 본 발명에 따르는 방법의 마지막 단계에서 상기 감광성 층의 남아있는 영역은 용해에 의해 완전히 제거되는 것이 바람직하다. "상부" 및 "하부"라는 용어는 도면 시트 위에서 도시된 것에 관한다.
본 발명에 따르는 방법의 또 하나의 국면에 따르면, 감광성 층을 광선 빔에 노출시키고 상기 감광성 층의 노출된 영역을 제거한 후, 상기 기판의 상부 표면 위에서부터 이방성 플라스마 에칭을 적용할 수 있다. 감광성 층의 돌출로 인하여, 상기 제1 층의 가장자리를 따라 가는 줄이 플라스마에 노출되지 않고 그 표면 상태를 보존하는 한편, 제1 층에 의해 덮이지 않은 제1 층의 영역 및 상기 돌출에 의해 가려지지 않은 감광성 층의 표면 성질은 플라스마의 충격에 의해 변화될 수 있다. 다음, 제2 층을 위로부터 부착한다. 제1 층의 표면 성질은 이방성 플라스마 에칭으로 인하여 다른 영역에 대하여 상이하기 때문에, 상기 제2 층은 이방성 플라스마 에칭이 적용된 영역들 위에 주로 마지막까지 남는다.
사용된 기판은 광선 빔에 대하여 적어도 부분적으로 투명하고, 그를 위해 바람직하게는 UV-방사가 사용된다. 불투명 재료로 이루어진 제1 층은 광선 빔에 대하여, 특히 UV-방사에 대하여 불투명하다. 감광성 층으로 감광성 중합체, 특히 포지티브 감광성 레지스트가 사용될 수 있다. 제2 층의 재료는 반드시 그럴 필요는 없지만 불투명할 수 있다.
본 발명에 따르는 방법을 이용하여, 평행으로 정렬된 간격만큼, 유리하게는 마이크로미터 이하 범위의 간격만큼 떨어진 평행 구조를 포함하는 패턴이 기판 상에 형성될 수 있다. 간격의 크기는 두 변수에 의해, 즉 적용된 감광성 층 (소위 포토 레지스트 층이라고도 함) 및 기판의 하부 표면 위에 충돌하는 광선 빔의 입사각에 의해, 기본적으로 결정된다. 광선 빔을 생성하기 위해, 평행 광선/광선 빔을 생성하는 광원(특히 UV 광원)이 바람직하게 사용된다. 본 발명에 따르는 방법을 이용하여 마이크로미터 이하 범위까지 내려가는 해상도가 수득될 수 있다. 본 발명에 따르는 방법은 간단하고 확실하며 고-처리량 롤-대-롤 제작 공정에 적용가능하다. 그 기본 원리는 마스크를 사용하지 않는 사진석판술이다.
본 발명에 따르는 방법은 자체-정렬 방법이다. "자체-정렬"이라는 용어는 이어지는 가공 단계에서 패턴의 정의를 위해 기존의 구조 또는 패턴을 사용하는 것을 의미한다. 자체-정렬 방법은 예를 들면 CMOS 기술에 사용되는데, 여기에서 게이트 전극은 소스 및 드레인 전극을 형성하기 위한 이온 이식 도중 마스크로 작용하고, 이로써 게이트-대-소스/-드레인 공전 전기용량을 최소로 감소시킨다. 문헌[M. Ando 등, Applied Physics Letters 85, 1849 (2004)]은 배면-기판 노출에 의해 자체-조립된 단일층을 패터닝하기 위해 사진석판술의 마스크로 게이트 전극을 사용한다. WO 2004/077500 A2는 감광성 층의 배면-기판 노출에 의해 전계 효과 트랜지스터의 소스 및 드레인 전극 사이의 간격을 정의하기 위해 게이트 전극이 사용되는 단일-마스크 사진석판술 공정을 개시한다. 공지의 자체-정렬 방법은 다층 시스템에서 2 개의 상이한 수준의 자체-정렬된 형성에 관한다. 반대로 본 발명에 따르는 방법은 적층 또는 다층 시스템의 하나의 수준 위에 패턴을 형성하기 위해 자체-정렬을 사용하며, 예를 들면 상기 패턴은 마이크로미터 이하 크기의 간격으로 이루어진다.
본 발명에 따르는 방법은 예를 들면 유기 광 다이오드(oPD)와 같은 전자 장치를 제작하는 데 사용될 수 있다. 본 발명에 따르는 방법에 의해 형성된 유기 광 다이오드(oPD)는 향상된 충전 인자로 특징된다. 충전 인자는 접촉 면적/전도 층(소위 접촉 크기)의 크기 및 접촉 면적/전도 층을 횡으로 분리하는 공간의 비로 정의된다. 마이크로미터 이하의 간격은 인접한 전도성 층과 병합되는 평행으로 정렬된 패턴을 만들기 위해 하나의 가장자리를 재현함으로써 전도성 층들 사이에 유리하게 실현될 수 있다. 접촉 크기가 클수록 유기 광 다이오드의 감도 및 신호-대-노이즈 비가 높다. 높은 충전 인자를 갖는 유기 광 다이오드가 롤-대-롤 제작 공정에 적합한 본 발명에 따르는 방법에 의해 제작될 수 있으므로, 유기 광 다이오드가 롤-대-롤 제작 공정에서 제작될 수 있다.
더 나아가서, 본 발명에 따르는 방법은 예를 들면, 특히 일정 간격만큼 떨어져 있는 평행으로 정렬된 소스 및 드레인 전극을 포함하는 유기 전계-효과 트랜지스터(oFET)를 제작하는 데 사용될 수 있으며, 상기 간격은 바람직하게는 마이크로미터 이하의 범위이다. 유리하게도, 사진석판술을 위해 광 마스크가 필요하지 않다. 본 발명에 따르는 방법은 확실하고, 고처리량 공정으로 실행될 수 있기 때문에, 롤-대-롤 제작 공정과 같은 고처리량 공정으로 본 발명에 따르는 방법에 의해 유기 전계-효과 트랜지스터가 제작될 수 있다.
본 발명에 따르는 방법의 경우 고가의 장비나 제작 도구가 필요하지 않다. 상기 방법은 고도로 평행인 제작 공정을 가능하게 하며 넓은-면적 가공에 적합하다. 주어진 시간에 평행으로 가공될 수 있는 면적은 광선 빔의 크기에 의해서만 제한된다. 상기 방법은 또한 연속적 롤-대-롤 제작 공정에 적합하다. 본 방법은 무접촉이며 따라서 표면 결함에 대하여 견고하다. 이는 높은 해상도를 제공하는데, 이는 종종 높은 스위칭 속도가 요구되는 경우 로직 및 센서 응용을 위해 특히 중요하다.
전자제품 응용과는 별도로 본 발명에 따르는 방법은 고-해상도 특성 또는 패턴이 넓은 면적에 걸쳐서 및 높은 처리량으로 제조되어야 하는 임의의 제작 공정에 사용될 수 있다. 그러한 추가의 응용 분야의 예는 필터, 편광자, 격자, 회절 렌즈 및 도파관과 같은 광학 요소, 및 미세전자기계 시스템 (MEMS) 센서, MEMS 작동기 및 마이크로플루이드 (microfluidic) 채널과 같은 마이크로 시스템을 포함한다.
본 발명의 추가의 유리한 특성 및 응용은 본 발명을 예시하는 도면의 이하 상세한 설명 뿐만 아니라 종속 항에서 찾아볼 수 있다. 도면에서, 같은 참고부호는 여러 도면에 걸쳐 동일 또는 유사한 부분을 나타낸다:
도 1은 본 발명의 방법에 따르는 단면도로 기판 상에 패턴을 형성하기 위한 단계를 개략적으로 나타내고,
도 2는 도 1의 상면도를 개략적으로 나타내며,
도 3은 본 발명의 방법의 또 하나의 국면에 따르는 단면도에서 기판 상에 패턴을 형성하기 위한 단계를 개략적으로 나타내고,
도 4는 본 발명의 방법으로 형성된 채널의 투광 현미경 사진을 보여주며,
도 5는 본 발명의 방법에 의해 형성된 채널의 주사 전자 현미경 사진을 보여주고,
도 6은 감광성 층의 두께 및 광선 빔의 입사각의 함수로서 측정된 채널 길이를 도시하는 그래프를 나타내고,
도 7은 하부-게이트 박막 전계 효과 트랜지스터 (도 7a) 및 상부-게이트 박막 전계 효과 트랜지스터(도 7b)의 개략도를 나타내며,
도 8은 본 발명의 방법을 이용하여 제작된 중합체 전계 효과 트랜지스터의 전기적 특성을 도시하는 그래프를 나타내며,
도 9는 본 발명의 방법에 따르는 단면도로 유기 광 다이오드의 제작을 개략적으로 나타내고,
도 10은 도 9의 개략을 상면도로 나타내며,
도 11은 상면도로 및 상기 상면도의 점선을 따르는 단면도로 유기 전계 효과 트랜지스터의 제작을 개략적으로 나타낸다.
도 1 및 2는 본 발명에 따르는 방법을 개략적으로 나타낸다. 제1 단계에서 (도 1a 및 2a) 불투명 재료로 이루어진 제1 층(E1)이 기판(S)의 상부 표면 위에 부착된다. 기판(S)은 광선 빔(L)에 대하여 적어도 부분적으로 투명, 특히 반-투명이고, 상기 광선 빔은, 나중에 감광성 층(R)을 노출시키는 데 필요한 UV-방사를 바람직하게 포함하거나 그것으로 이루어진다. 상기 제1 층(E1)은 광선 빔(L)에 대하여, 특히 UV-방사에 대하여 불투명하다. 상기 제1 층(E1)의 재료는 예를 들면 전기 도체일 수 있으며, 상기 제1 층(E1)은 이 때 전극을 형성한다. 예를 들면 소위 섀도우 마스크 증발이라 하는 것과 같은 적합한 패터닝 기술이 상기 제1 층(E1)을 그 원하는 형태로 형성하기 위해 사용될 수 있다. 바람직하게는, 그라비어 및 잉크-젯 인쇄를 포함하는 패터닝 기술과 같은 롤-대-롤 제작에 적합한 추가의 패터닝 기술이 상기 제1 층(E1)을 형성하기 위해 사용된다.
다음 단계에서, 예를 들면 포지티브 감광성 중합체 또는 레지스트일 수 있는 감광성 층(R)을 적용하는데 (도 1b), 상기 감광성 층(R)은 균질의 얇은 형태의 것이 바람직하다. 감광성 층(R)은 광선 빔(L), 특히 UV-방사에 민감하다.감광성 층(R)을 적용하기 위해, 예를 들면 소위 롤러 피복 및 스크린 인쇄와 같은 롤-대-롤 제작에 적합한 부착 방법이 바람직하다. 감광성 층의 두께는 주로 수백 나노미터 내지 수 마이크로미터의 범위이다. 부착 및 건조 후, 감광성 층(R)을, 특히 UV-방사를 포함하는 광선 빔(L)에, 기판(S)을 통해 노출시켜, 광선 빔이 경사 입사각으로 기판(S)의 하부 표면 위에 충돌하게 한다. 따라서, 광선 빔(L)에의 노출은 기판의 표면 수직 및 광선 빔(L) 사이의 일정 각으로 일어난다. 상기 불투명 제1 층(E1)은 도 1b에 개략적으로 도시된 것과 같이 광선 빔(L)을 각각 가리거나 차단한다. 노출 후, 상기 감광성 층(R)을 전개액에 담그면, 이는 상기 감광성 층(R)의 노출된 영역을 제거한다. 상기 경사진 또는 수직-외의 노출이 상기 제1 층(E1)의 가장자리에 걸쳐 감광성 층(R)의 돌출을 초래하는데, 상기 가장자리는 상기 제1 층(E1)의 중앙에 대하여 광원의 위치에 반대로 있다 (도 1c 및 2c).
다음, 제2 층(E2)의 부분이 상기 감광성 층(R)의 남아있는 영역을 덮도록 제2 층(E2)을 부착한다 (도 1d 및 2d). 제2 층(E2)의 재료는 상기 제2 층(E2)이 전극을 구성하도록 전기 도체일 수 있다. 박막이 제2 층(E2)으로 바람직하게 사용된 다. 제1 층(E1)을 부착하기 위해 전술한 것과 동일한 패터닝 기술이 제2 층(E2)을 부착하는 데 사용될 수 있다. 상기 제2 층(E2)은 예를 들면 물리적 증착(PVD)에 의해 부착될 수 있다.
이어서, 상기 감광성 층(R)의 남아있는 영역을, 특히 적절한 용매 중 용해에 의해 제거하고, 그럼으로써 그것이 상기 감광성 층(R)의 남아있는 영역을 덮고 있는 영역들에서 상기 제2 층(E2)을 들어낸다 (도 1e 및 2e). 상기 제2 층(E2)에 의해 덮인 감광성 층(R)의 남아있는 영역을 제거하는 것은 상기 제1 층(E1) 및 제2 층(E2) 사이에 작은 간격(G)을 초래하는데, E1 및 E2 층 모두 상기 기판(S) 상에 위치한다. 간격(G)의 길이는 상기 제1 및 제2 층(E1, E2)의 인접한 가장자리 사이의 거리로 정의된다.
본 발명에 따르는 방법은 도 3에 나타낸 것과 같이, 상기 감광성 층(R)을 광선 빔(L)에 노출시키고 감광성 층(R)의 노출된 영역을 전술한 바와 같이 제거한 후, 이방성 플라스마 에칭을 적용한다는 점에서 변화될 수 있다. 도 3a, 3b 및 3c는 도 1a, 1b 및 1c에 상응하며, 이는 그에 관한 위의 상세한 설명에 언급되어 있다. 다음, 이방성 에칭 단계에서 기판(S)의 상부 표면의 위로부터 플라스마(P)를 에칭제로 적용한다 (도 3d). 감광성 층(R)의 돌출로 인하여, 제1 층(E1)의 가장자리를 따라 좁은 줄은 플라스마(P)에 노출되지 않고, 그 표면 상태가 유지되는 한편, 상기 돌출에 의해 가려지지 않은 영역의 표면 상태는 플라스마(P)의 영향에 의해 대단히 변화될 것이다. 도 3e에서 기판(S)의 상부 표면 위의 별(*)은 이방성 플라스마 에칭으로 인해 표면 상태가 변화된 영역들을 나타낸다. 이어서, 제2 층(E2)을 예를 들면 잉크-젯 인쇄에 의해 부착하는데, 이는 이방성 플라스마 에칭의 적용으로 인해 그 표면 상태가 변화된 기판(S)의 이들 영역 위에 주로 마지막까지 남는다 (도 3f).
예를 들면, 초기에 소수성(친수성)인 기판의 상부 층이 이방성 플라스마 에칭 단계에서 적절한 플라스마(P)의 적용에 의해 친수성(소수성)으로 될 수 있다. 감광성 층(R)이 제거되고 이방성 플라스마 에칭이 기판(S)의 상부 표면에 적용된 후, 제1 층에 의해 덮이지 않은 기판 영역은, 여전히 소수성(친수성)인 제1 층(E1)의 가장자리를 따라서 좁은 줄의 경우를 제외하고는 친수성(소수성)이어서, 고-해상도의 표면 에너지 패턴이 만들어지도록 한다. 상기 고-해상도 표면 에너지 패턴은 이제, 예를 들면 US 2003/0059987 A1에 기재된 것과 같은 통상의 인쇄 공정을 이용하여 고-해상도 구조 내로 전사될 수 있다. 예를 들면, 제2 층(E2)을 부착하기 위해 잉크-젯 인쇄가 사용될 수 있다. 잉크-젯 인쇄는 전술한 바와 같이 만들어진 고-해상도 표면 에너지 패턴을 갖는 수십 마이크로미터의 오히려 거친 형태 크기로 통상적으로 제한되지만, 이러한 제한은 극복될 수 있다: 잉크-젯 인쇄에 의해 제2 층(E2)을 부착한 후, 제2 층(E2)의 잉크는 기판(S)의 상부 표면의 친수성 (소수성) 부분 위에 퍼지지만, 상기 제1 층(E1)의 가장자리에 있는 좁은 소수성 (친수성) 줄에 의해서는 반발된다. 잉크의 반발은 상기 제1 및 제2 층(E1, E2) 사이에 좁은 간격(G)을 초래한다 (도 3f 참조). 간격(G)의 크기는 제2 층이 표면 에너지 패턴 없이 기판(S) 상에, 특히 그 표면에 이방성 플라스마 에칭이 미리 적용되지 않은 기판(S) 상에 잉크-젯 인쇄될 경우보다 훨씬 더 작을 수 있다.
결정적인 형태 또는 패턴 크기는, 자체-정렬 방법인 본 발명에 따르는 방법에 의해 정의되므로, 최소의 수득가능한 형태 크기는 상기 제1 및 제2 층(E1 및 E2)을 부착하는 데 사용된 패터닝 기술로 수득가능한 형태 크기보다 훨씬 작을 수 있다 (도 1, 2 또는 3 참조). 본 발명에 따르는 방법을 이용하여, 패턴, 특히 마이크로미터 이하 길이까지 내려가는 물질이 없는 간격이, 불투명 재료로 이루어진 박막에 형성될 수 있다. 본 발명에 따르는 방법은 수득가능한 패턴의 작은 형태 또는 간격을 각각 정의하기 위해 무-접촉 무-마스크 사진석판술 단계를 포함한다. 본 발명의 방법은 그것이 고비용의 장비를 필요로 하지 않으므로, 간단하고 비용-효과적인 방식으로 마이크로미터 이하의 패턴 또는 구조를 제조하는 데 특히 적합하다.
도 4는 본 발명에 따르는 방법으로 제작된 채널(G)의 투광 현미경 사진을 보여준다. 도 4a는 4 마이크로미터 너비의 채널(G)을 보여주며, 여기에서 중첩된 그림은 아래에 놓인 그림의 일부를 확대한 것이다. 도 4b는 400 nm 너비의 채널(G)을 보여준다.
도 5는 본 발명에 따르는 방법으로 제작된 약 400 nm 너비의 채널(G)의 주사 전자 현미경 사진을 보여준다. 제1 및 제2 층(E1 및 E2)은 금 전극으로 구현된다. 도 4 및 5에 나타낸 채널은 금속을 함유하지 않는다. 본 발명에 따르는 방법을 이용하여 마이크로미터 이하 너비의 채널이 쉽게 수득될 수 있음을 알 수 있다.
제1 층(E1)과 제2 층(E2) 사이의 간격(G)의 길이는 감광성 층(R)의 두께(d) 및 광선 빔의 경사 입사각(φ)에 의존하고 이들에 의해 조절될 수 있으며, 여기에 서 간격(G)의 길이는 상기 제1 및 제2 층(E1, E2)의 인접한 가장자리 사이의 거리로 정의된다. 도 6은 측정된 채널 길이, 즉 감광성 층 두께 (d) 및 입사각(φ)에 의존하는 마이크로미터로 나타낸 간격(G)의 길이를 나타내는 그래프를 보여주며, 두께 (d) 및 입사각(φ)의 탄젠트의 곱을 마이크로미터로 나타낸다. 알 수 있듯이, 간격 (G)의 길이는 감광성 층의 두께(d)가 증가하고 입사각(φ)이 증가함에 따라 단조 증가하며, 여기에서 입사각(φ)은 기판 표면 수직과 광선 빔(L)의 방향 사이에서 측정된다.
본 발명에 따르는 방법(도 1 내지 3 참조)은 전자 요소, 특히 작은 소스-드레인 간격을 갖는 박막 전계 효과 트랜지스터와 같은 유기 전자 요소를 형성하는 데 사용될 수 있다. 본 발명에 따르는 방법은 특히 박막 전계 효과 트랜지스터(TFT)의 소스 및 드레인 전극을 정의하는 데 사용될 수 있다. 박막 전계 효과 트랜지스터는 전형적으로 기판(S), 게이트 전극(GE), 절연체 층(I), 반도체층(SC), 및 소스 및 드레인 전극(SE, DE)으로 이루어져 있다 (도 7 참조). 도 7a에 도시된 하부-게이트 박막 전계 효과 트랜지스터의 경우, 게이트 전극(GE)이 기판(S) 상에 먼저 형성된다. 다음 절연체 층(I)이 부착된다. 뒤이어, 소스 및 드레인 전극(SE, DE)을 본 발명에 따르는 방법을 이용하여 상기 절연체 층(I) 위에 형성하는데 (도 1 내지 3 및 그의 설명 참조), 여기에서, 소스 전극(SE)은 제1 층(E1)을 나타내고 드레인 전극(DE)은 제2 층(E2)을 나타내거나 그 반대이다 (도 1, 2 또는 3 참조). 다음, 반도체 층(SC)을 부착한다.
도 7b에 나타낸 것과 같은 상부-게이트 박막 전계 효과 트랜지스터의 경우, 소스 및 드레인 전극(SE, DE)이 본 발명의 방법을 적용함으로써 기판(S) 상에 먼저 형성되는데 (도 1 내지 3 및 그의 설명 참조), 여기에서 소스 전극(SE)이 제1 층(E1)을 나타내고 드레인 전극(DE)이 제2 층(E2)을 나타내거나, 그 반대이다 (도 1, 2 또는 3 참조). 다음, 반도체 층(SC)을 부착한 다음 상기 반도체 층(SC) 위에 절연체 층(I)을 부착한다. 마지막으로, 게이트 전극(GE)을 상기 절연체 층(I) 위에 형성한다.
도 8은 본 발명에 따르는 방법으로 제작된 하부-게이트 중합체 박막 전계 효과 트랜지스터의 전기적 특성을 나타내는 그래프이다. 볼트로 나타낸 상이한 게이트 전압(Vg)에 대하여, 소스 전류(Is)를 세로 좌표 상에 암페어로 나타내고, 드레인 전압(Vd)을 가로 축 상에 볼트로 나타낸다. 유리 기판 상에 형성된 투명 인듐-주석-산화물 (ITO) 조각이 게이트 전극으로 작용한다. 절연체 층으로 300 나노미터의 가교가능한 폴리(4-비닐페놀) 층이 용액으로부터 스핀-성형되고 이어서 200℃에서의 어닐링에 의해 가교된다. 상기 절연체 층 위에 제1 층(E1)에 해당하는 금-소스 전극(도 1, 2 또는 3 참조)을 패터닝한다. 다음, 포토 레지스트(Shipley S1805)로 된 1000 나노미터 두께의 감광성 층을 스핀-성형한다. 이어서, 상기 유리 기판을 45°의 입사각으로 더 낮은 쪽으로부터 UV-방사에 노출시킨다. 도 1, 2 또는 3에서 금으로 된 제2 층(E2)에 해당하는 얇은 제2 층을 그 후 부착하고 섀도우-마스크 증발에 의해 패터닝한다. 그 후, 감광성 층을 아세톤에 용해시켜 트랜지스터 채널을 형성함으로써 제2 층(E2)을 나타내는 금 막을 부분적으로 들어 올린다. 마지막으로, 반도체 폴리(3-헥실티오펜)의 얇은 층을 상기 반도체 층을 형성 하는 상단 위에 스핀-성형한다. 소스-대-드레인 간격인 수득되는 채널 길이는 400 나노미터, 채널 폭은 2 밀리미터이고 300 나노미터 두께 중합체 절연체 층의 전기용량은 10 nF/cm2이다. 도 8에서 알 수 있듯이, 소스 전류는 드레인 전압이 증가함에 따라 초-직선적으로 증가한다. 소스 전류는 소스-대-드레인 전류를 실제적으로 나타내며 게이트 전압에 의해 조절될 수 있다. 채널 길이와 절연체 층 두께 사이의 비가, 이를테면 약 1.3으로 작으므로 포화가 일어나지 않는다. 상기 비가 5를 초과할 경우 이상적인 모스펫 (MOSFET) 성질이 관찰될 수 있다. 도 8의 곡선으로부터, 전계 효과 이동성은 몇 배의 10-3 cm2/Vs로 추정될 수 있고, 그 값은 폴리(4-비닐페놀) 유전체와 조합된 폴리(3-헥실티오펜)의 경우 전형적이다.
본 발명에 따르는 방법은 넓은-면적 및/또는 저가의 전자제품을 위한 기판의 표면 상에 있는 유기 영역 사이에 마이크로미터 이하 크기의 간격을 갖는 유기 전자 장치를 제조하기 적합하다. 특히, 마이크로미터 이하의 길이까지 내려가는 물질이 없는 간격이, 불투명 재료로 이루어진 박막에서 본 발명에 따르는 방법에 의해 형성될 수 있다 (도 6 참조). 본 발명에 따르는 방법에 의해 형성될 수 있는 장치의 특징적인 성질은 다음과 같다: 이들 장치는 특정 스펙트럼 범위, 특히 자외선에 대하여 투명한 기판, 및 바람직하게는 전도성인 제1 층을 포함하며, 여기에서 상기 제1 층은 상기 기판의 한쪽 면 위에 위치한다. 상기 제1 층은 전체 기판을 덮지는 않는다. 기판의 재료는 유리, 특히 석영 유리, 및/또는 PET (폴리에틸렌 테레프탈레이트), PEN (폴리에틸렌 나프탈레이트), PC (폴리카보네이트), PMMA (폴 리메틸 메타크릴레이트) 또는 유사한 것과 같은 중합체 포일을 포함할 수 있다. 투명 기판은 다른 면 위에, 즉 그 하부 표면 위에, 본 발명에 따르는 방법(즉 그의 적용)이 완료된 후 불투명 재료에 의해 피복될 수 있다.
제1 전도성 층은 주로 낮은 해상도, 즉 10 μm보다 큰 해상도, 특히 50 μm보다 큰 해상도를 가지고 패터닝된다. 제1 층은 기판이 투명한 특정 스펙트럼 범위에 대하여 적어도 불투명하다. 주로, 상기 제1 층은 UV 스펙트럼 범위에서 불투명하다. 바람직하게는, 원하는 스펙트럼 범위에서 상기 제1 층을 통한 투과는 10% 미만, 더 더욱 바람직하게는 1% 미만이다. 제1 전도성 층에 적합한 재료는 예를 들면 알루미늄 (Al), 금 (Au), 백금 (Pt), 니켈 (Ni) 및/또는 니크롬 (NiCr) 합금 및/또는 PEDOT:PSS (폴리(3,4-에틸렌디옥시티오펜) 폴리(스티렌술포네이트))와 같은 전도성 중합체 및/또는 TCNQ-TTF(테트라시아노퀴노디메탄-테트라티아풀발렌)와 같은 유기 도체를 포함한다.
본 발명에 따르는 방법에 의해 형성된 장치는 또한, 바람직하게는 전도성인 상기 제1 층과 같은 기판의 표면 위에, 바람직하게는 전도성인 제2 층을 더 포함한다. 상기 제1 전도성 층에 의해 덮인 면적은 10 μm 미만, 특히 5 μm 미만, 바람직하게는 3 μm 미만, 특히 바람직하게는 마이크로미터 이하 범위의 크기를 갖는 간격에 의해, 적어도 한 면 위에서 상기 제2 전도성 층에 의해 덮인 면적으로부터 분리되어 있다. 바람직하게는 미크론 이하 크기의 간격은 기판의 표면에 의해 연결된 평면에서 평행인 세로 방향으로 정렬되어 있다 (도 4a 참조). 상기 간격은 주로 전기적으로 절연되어 있다.
제2 전도성 층을 위해 가능한 재료는 상기 제1 전도성 층을 위한 것과 동일한 재료이다. 이들은 또한 ITO(인듐 주석 산화물)와 같은 투명 전도성 산화물일 수도 있다. 상기 제2 전도성 층은 심지어 UV 스펙트럼 영역에서도 투명할 수 있다.
본 발명에 따르는 방법을 이용하여, 예를 들면 연속의 평행인 마이크로미터 이하의 너비로 간격을 두고 위치하는 전극(전도성 층으로 형성된)을 갖는 oFET (유기 전계 효과 트랜지스터) 및 매우 높은 충전 인자를 갖는 oPD(유기 광 다이오드) 등의 유기 전자 장치가 형성될 수 있다.
전자 장치로서 본 발명에 따르는 방법에 의해 형성된 유기 광 다이오드(oPD)는 향상된 충전 인자로 특징된다. 충전 인자는 접촉 면적/전도 층의 크기(소위 접촉 크기) 및 접촉 면적/전도 층을 횡으로 분리하는 공간의 비로 정의된다. 마이크로미터 이하의 간격은 인접한 전도성 층과 병합되는 평행으로 정렬된 패턴을 만들기 위해 하나의 가장자리를 재현함으로써 전도성 층들 사이에 유리하게 실현될 수 있다. 접촉 크기가 클수록 유기 광 다이오드의 감도 및 신호-대-노이즈 비가 높다.
이 때 당 분야의 증발 기술 상태도 당 분야의 인쇄 방법의 상태도, 높은 처리량 공정에 의해 제작되는 유기 광 다이오드의 접촉/전도성 층들 사이에 재현가능한 마이크로미터 이하 간격/분리를 수득하기 충분한 측부 해상도를 제공하지 못한다. 본 발명에 따르는 방법에 의해, 제1 층의 봉우리/가장자리가 무접촉 사진석판술에 의해 원래/처음 것에 평행으로 재현된다.
전도성 층에 의해 형성된 구조화된 전극/도체를 포함하는, 높은 충전 인자를 갖는 유기 광다이오드(oPD)가 본 발명에 따르는 방법에 의해 기판 상에 제작될 수 있으며, 이는 특히 근자외선 영역에서 투명하다. 기판 상에 해당 패턴을 형성하기 위한 방법은 적어도 자외선에 대하여 불투명한 제1 전도성 층을 부착하는 단계, 감광성 층이 상기 제1 층의 적어도 봉우리/가장자리 및 상기 제1 층의 틈, 즉 제1 층에 의해 덮이지 않은 기판의 부분인 틈을 덮도록 감광성 층을 부착하는 단계, 상기 감광성 층을 광선 빔(특히 자외선 빔)에 노출시키고 (상기 광선 빔은 경사 입사각으로 기판의 하부 표면 위에 충돌함), 상기 감광성 층의 노출된 영역을 제거함으로써 상기 제1 층의 특정 봉우리/가장자리 위에 돌출을 남기고, 상기 감광성 층의 적어도 남아있는 부분을 덮는 제2 전도성 층을 부착하는 단계, 상기 감광성 층의 남아있는 부분을 제거함으로써, 상기 제1 층 및 제2 층의 봉우리/가장자리에 의해 정의된 정밀한 간격을 남기는 (상기 제2 층은 상기 제1 층의 재현을 나타냄) 단계를 포함한다.
도 9 및 10은 본 발명의 방법에 의한 유기 광 다이오드(oPD)의 제작을 단면도 및 상면도로 개략적으로 나타낸다. 제1 단계에서 (도 9a 및 10a), 거친 접촉을 제1 층(E1)으로 상기 기판(S)의 상부 표면 위에 부착한다. 제1 층(E1)이 부착된 패턴의 형태는 임의의 기하학적 제한을 만족시킬 필요가 없다. 바람직하게는, 제1 층(E1)의 인접한 부분의 가장자리/봉우리/경계는 서로 평행이다. 기판(S)는, 주로 자외선 빔인 광선 빔(L)에 대하여 적어도 부분적으로 투명하다. 그러나, 제1 층(E1)은 광선 빔(L)에 대하여 불투명하다. 상기 제1 층(E1)은 그라비어 및 잉크- 젯 인쇄를 포함하는 패터닝 방법과 같은 고 처리량 제작 방법에 적합한 기술에 의해 바람직하게 패터닝된다.
다음 단계에서는, 예를 들면 포지티브 감광성 중합체 또는 레지스트일 수 있는 감광성 층(R)이 적용된다 (도 9b 및 10b). 적용된 감광성 층(R)은 바람직하게는 균질의 박막이다. 감광성 층(R)의 두께는 수백 나노미터 내지 수 마이크로미터의 범위일 수 있다. 감광성 층(R)은 광선 빔(L), 특히 UV-방사에 대하여 민감하다. 감광성 층(R)을 적용하기 위해, 예를 들면 그라비어 인쇄 또는 스크린 인쇄와 같은 고처리량 제작 방법에 적합한 부착 기술이 바람직하다. 감광성 층(R)의 부착 및 열 경화 후, 이는 특히 UV-방사에 민감한 광선 빔(L)에 노출된다. 광선 빔(L)은 기판(S)의 하부 표면 위에 경사 입사각으로 충돌한다. 상기 제1 층(E1)은 광선 빔(L)에 대하여 불투명하며, 도 9b에 개략적으로 나타낸 바와 같이 입사되는 광선 빔(L)을 가리거나 차단한다.
노출 후, 상기 감광성 층(R)을 전개제 용액 담그거나 그에 의해 넘치게 한다. 감광성 층(R)의 노출된 영역이 이렇게 하여 제거된다. 경사 노출은 도 9c에 나타낸 바와 같이 광선 빔(L)의 입사 방향에서 상기 제1 층(E1)의 봉우리/가장자리에서의 돌출을 초래한다.
제2 전도성 층(E2)은 그 부분이 기판(S)의 부분 및 남아있는 감광성 층을 덮도록 부착된다 (도 9c 및 10c). 제2 층(E2)으로, 상기 제1 층(E1)에 사용된 것과 동일한 재료로 이루어진 박막이 바람직하게 사용된다. 상기 제2 층(E2)은 물리적 증착 (PVD), 특히 증발 및/또는 스퍼터링 및/또는 인쇄, 특히 예를 들면 그라비어 또는 스크린 인쇄와 같은 고 처리량을 유지하는 기술에 의해 주로 부착된다.
다음 단계에서, 감광성 층(R)의 남아있는 영역은 적절한 용매에 용해시킴으로써 제거된다. 이렇게 하여, 상기 제2 층(E2)은 그것이 상기 감광성 층(R)의 남아있는 영역을 덮은 영역에서 들어 내진다 (도 9c 참조). 제2 층(E2)에 의해 덮인 감광성 층의 남아있는 영역을 제거하는 것은 제1 층(E1)의 부분과 (남아있는) 제2 층(E2)의 부분 사이에 작은 간격(G)을 초래하는데, 특히 간격(G)은, 그의 다른 가장자리/봉우리보다 광선 빔(L)의 광원으로부터 더 떨어져 있는 제1 층(E1)의 일부의 가장자리/봉우리에 인접하여 놓인다. 광원에 더 가까운 제1 층(E1)의 일부의 가장자리/봉우리는 제2 층(E2)의 일부와 함께 융합된다 (즉 직접 접촉하게 된다). 이것이 유기 광 다이오드(oPD)의 형성을 종결짓는다. 상기 간격(G)의 치수는 상기 제1 층과 제2 층의 인접한 봉우리/가장자리 사이의 거리로 정의된다. 간격 길이는 주로 마이크로미터 이하의 크기이며, 감광성 층(R)의 두께 및 광선 빔(L)의 입사각(φ)에 의해 결정된다.
즉, 높은 충전 인자를 갖는 유기 광 다이오드가 롤-대-롤 제작 공정에 적합한 본 발명에 따르는 방법을 이용하여 제작될 수 있다. 감광성 층(R)의 (막) 두께 및 노출 도중 광선 빔(L)의 입사각은, 그에 의해 전도성 층(E1, E2)(또는 그의 부분)에 의해 주어진 평행의 전기적 접촉 사이의 간격이 마이크로미터 이하의 범위에서 조절될 수 있는 2 개의 확고한 공정 변수를 구성한다. 그러므로, 당 분야의 기술 상태가 없어도 고 해상도의 패터닝을 유리하게 해낼 수 있다. 물론, 다른 전자 장치도 본 발명에 따르는 방법에 의해 제작될 수 있다.
또한, 본 발명에 따르는 방법은 특히, 예를 들면 바람직하게는 마이크로미터 이하 범위의 간격만큼 떨어져 있는, 평행으로 정렬된 소스 및 드레인 전극을 포함하는 유기 전계-효과 트랜지스터(oFET)를 제작하는 데 사용될 수 있다. 또한, 유기 전계-효과 트랜지스터(그의 전도성 층들 또는 부분들에 의해 주어진 연속적인 평행의, 마이크로미터 이하로 간격을 두고 위치하는 전극을 바람직하게 갖는)의 제작은 적용된 감광성 층(R) 및 광선 빔(L)의 입사각(φ)을 주된 공정 변수로 수반한다.
유기 전계-효과 트랜지스터는 평행의 패턴으로 배열되고 마이크로미터 이하 범위로 떨어져 있는 맞물린 전도성 채널을 포함하며, 이는 본 발명에 따르는 방법에 의해 형성될 수 있다. 본 발명의 방법에 의한 유기 전계-효과 트랜지스터의 제작은 투명 기판의 상부 표면 위에 전도성 및 불투명의 제1 층을 부착하는 단계, 감광성 층이 상기 제1 층에서 적어도 가장자리 및 틈을 덮도록 감광성 층을 부착하는 단계, 상기 감광성 층을 광선 빔에 노출시키고 (상기 광선 빔은 기판의 하부 표면 위에 경사 입사각으로 충돌함) (예를 들면, 도 11의 관찰자가 볼 때 좌측 하부에서 우측 상부까지 - 또는 다른 구현예에 따라서 그 반대), 상기 제1 층의 부분의 각 가장자리에서 돌출을 구성하는 감광성 층의 남아있는 부분을 남기는 한편 상기 감광성 층의 노출된 부분을 제거하는 단계, 제2 전도성 층이 상기 돌출을 형성하는 감광성 층의 적어도 특정 부분을 덮도록 제2 전도성 층을 부착하는 단계, 남아있는 감광성 층을 그렇게 함으로써 제거하여 제1 층의 가장자리와 그 다음 제2 층의 가장자리 사이에 간격(바람직하게는 마이크로미터 이하 범위)을 수득하여, 제1 층의 재현이 되도록 하는 단계를 포함한다. 상기 언급된 단계들(제1 층 E1의 부착과 별도로)을 그 후 반복하는데, 다만, 이번에는 광선 빔에 대하여 적용된 감광성 층의 노출 도중에, 입사각을 수직으로 반사시키는데, 즉 상기 제1 노출을 위한 입사각이 φ이고 제2 노출을 위한 입사각이 φ'라면, φ'= φ이다.
도 11은 본 발명의 방법에 의한 유기 전계 효과 트랜지스터(oFET)의 제작을 개략적으로 보여준다. 도 11의 각각의 부분도에서 (예를 들면, 도 11a) 위에는 상면도를 나타내고, 아래에는 상면도의 점선을 따라 절단한 단면도를 보여준다.
제1 단계(도 11a)에서는 제1 전도성 층(E1)을 기판(S)의 상부 측 위에, 드레인 접촉 (dc) 및 소스 접촉(sc)을 구성하는 패턴으로 부착한다. 드레인 접촉(dc)은 맞물린 접촉으로 제공되고, 소스 접촉(sc)은 수평 막대로 제공된다.
기판(S)은 사진석판술 공정에 사용되는 광선 빔(L)(특히 자외선 빔)에 대하여 적어도 부분적으로 투명하다. 그러나, 제1 층(E1)은 광선 빔(L)에 대하여 불투명하다. 제1 층(E1)은 높은 용적 제작 방법에 적합한 기술을 이용하여 바람직하게 패터닝된다 (전술한 설명 참조).
다음 단계에서는, 예를 들면 포지티브 감광성 중합체 또는 레지스트일 수 있는 감광성 층(R)이 적용된다 (도 11b). 적용된 감광성 층(R)은 주로 균질의 박막이며, 그 두께는 수백 나노미터에서 수 마이크로미터까지 변할 수 있다. 감광성 층(R)은 광선 빔(L), 특히 UV-방사에 대하여 민감하다. 경화 후, 상기 감광성 층(R)을, 그 재료가 그에 대하여 민감한 광선 빔(L)에 노출시킨다. 광선 빔(L)은 경사 입사각(φ)으로 (예를 들면 도 11의 관찰자에 의해 보이는 바와 같이 좌측 하 부로부터 우측 상부로) 기판(S)의 하부 표면 위에 충돌한다. 불투명한 상기 제1 층(E1)이 도 11b에 개략적으로 나타낸 것과 같이 광선 빔(L)을 각각 가리거나 차단한다.
노출 후, 상기 감광성 층(R)을 전개제 용액에 담그거나 그에 의해 넘치게 한다. 감광성 층(R)의 노출된 영역이 이렇게 하여 제거된다. 경사 노출로 인하여, 감광성 층의 남아있는 영역은 도 11b에 도시된 것과 같이 광선 빔(L)의 입사 방향에서 상기 제1 층의 부분의 가장자리에 돌출을 포함한다. 상기 돌출은, 그 마주보는 가장자리와 같이 광원으로부터 더 멀리 있는 제1 층(E1)의 다른 부분의 가장자리에서 나타난다.
도 11c에 나타낸 다음 단계에서는, 제2 전도성 층(E2)의 부분이, 남아있는 감광성 층(R) 및 돌출에 의해 가려지지 않고 제1 층(E1)으로부터 떨어져 위치하는 기판의 부분을 덮도록, 제2 전도성 층(E2)을 부착한다. 따라서, 상기 제2 층(E2)은 패터닝된 제1 층(E1)의 좌측 가장자리/봉우리(도 11c의 관찰자에서 보이는)로부터 일정 거리를 가지고 부착된다. 제2 층(E2)으로, 제1 층(E1)의 경우와 동일한 전도성 물질로 된 박막이 사용될 수 있다.
다음 단계에서, 감광성 층(R)의 남아있는 영역은 적절한 용매 중 용해시킴으로써 제거된다. 이렇게 하여 상기 제2 층(E2)은, 그것이 감광성 층(R)의 남아있는 영역을 덮는 면적에서 들어 내진다 (도 11d). 제2 층(E2)에 의해 덮인 감광성 층(R)의 남아있는 영역을 제거하는 것은 패터닝된 제1 층(E1)의 우측 가장자리 및 제2 층(E2)의 좌측 가장자리에 의해 정의되는 작은 간격(G)(도 11d의 관찰자에 의 해 보이는)을 초래한다. 제1 및 제2 층의 부분의 평행인 인접한 가장자리 사이의 거리인 간격 크기는 감광성 층(R)의 필름 두께 및 기판(S) 위 광선 빔(L)의 입사각(φ)에 의해 결정된다.
다음, 도 11b) 내지 11d)에 대하여 기재된 상기 단계들을 동일한 순서로 반복하여, 역시 제1 층(E1)의 부분의 좌측 위에 (도 11의 관찰자로부터 보이는) 간격(G2)를 만든다. 따라서, 추가의 감광성 층(R2)이 상기 제1층(E1)의 부분의 적어도 좌측 가장자리(도 11e의 관찰자에 의해 보이는)를 덮도록, 기판(S)의 상부 표면 위에 추가의 감광성 층(R2)을 부착한다 (전기 감광성 제1 층(R)과 근본적으로 동일한 조건 하에) (도 11e). 다음, 감광성 층(R2)을, 입사각이 φ'인 것 외에는 상기 감광성 제1 층(R)이 광선 빔(L)에 노출된 것과 근본적으로 동일한 조건 하에 광선 빔(L2)에 노출시킨다. 광선 빔(L2)은 광선 빔(L)의 입사각(φ)과 동일하지만 수직으로 반사된 입사각(φ')에서 기판(S)의 하부 표면 위에 비스듬히 충돌한다. 즉, 각(φ')은 광선 빔(L)의 각(φ)의 음의 값과 같다.
다음 단계에서는, 감광성 제2 층(L2)의 노출된 영역을 전개제 용액으로 제거한다. 제1 층(E1)의 부분의 좌측 가장자리(도 11f의 관찰자에 의해 보이는)에서 입사 방향으로 돌출을 포함하는 감광성 층(L2)의 남아있는 영역을 전도성 제3 층(E3)으로 덮는다 (도 11f). 상기 전도성 제3 층(E3)은, 그것이 제1 층(E1)의 부분 위에 적어도 돌출 표면, 상기 제2 층(E2)의 부분의 우측 가장자리 및 그 사이의 면적(도 11의 관찰자에 의해 보이는)을 포함하는 면적을 덮도록 바람직하게 부착된다. 상기 제3 층(E3)은 감광성 제2 층(R2)의 남아있는 영역을 제거할 때 그것을 들어낼 수 있게 하는 두께를 갖는다. 다음 단계(도 11g)에서 감광성 제2 층(R2)의 남아있는 영역을 제거하면서, 전도성 제3 층(E3)의 부분을 들어내 간격(G2)을 초래하는데, 이는 바람직하게는 상기 제1 층(E1)의 부분의 좌측 가장자리/봉우리에서 (도 11g의 관찰자에 의해 보이는) 마이크로미터 이하 범위이다. 제2 층(E2)의 부분의 우측 가장자리(도 11g의 관찰자에 의해 보이는)에 정접하여 이웃하면서 간격 (G)내에 전도성 제3 층의 부분이 도입됨으로 인하여, 도 11g)에 나타낸 간격(G2)은 도 11d)에 나타낸 간격(G)보다 훨씬 작다.
본 발명의 현재 바람직한 구현예를 나타내고 기재하였지만, 본 발명은 이에 국한되지 않고, 이하의 청구항의 범위 내에서 달리 다양하게 구현되고 실시될 수 있음이 분명히 이해되어야 한다.

Claims (14)

  1. - 기판(S)의 상부 표면의 하나 이상의 부분 위에 불투명 재료로 이루어진 제1 층(E1)을 부착하는 단계,
    - 감광성 층(R)의 부분이 상기 제1 층(E1)의 적어도 일부를 덮도록 감광성 층(R)을 부착하는 단계,
    - 상기 감광성 층(R)을, 경사 입사각(φ)으로 기판(S)의 하부 표면 위에 충돌하는 광선 빔(L)에 노출시키는 단계,
    - 상기 감광성 층(R)의 노출된 영역을 제거하는 단계,
    - 감광성 층(R)의 남아있는 영역의 적어도 일부를 제거할 때 그것을 들어낼 수 있게 하는 두께를 가진 제2 층(E2)의 부분이 상기 감광성 층(R)의 남아있는 영역을 덮도록 제2 층(E2)을 부착하는 단계, 및
    - 상기 감광성 층(R)의 남아있는 영역의 적어도 일부를 제거하는 단계
    를 포함하는, 상부 표면 및 하부 표면을 갖는 기판(S) 상에 패턴을 형성하는 방법.
  2. 제1항에 있어서, 마지막 단계에서 상기 감광성 층(R)의 남아있는 영역을 용해에 의해 제거하는 방법.
  3. - 기판(S)의 상부 표면의 하나 이상의 부분 위에 불투명 재료로 이루어진 제 1 층(E1)을 부착하는 단계,
    - 감광성 층(R)의 부분이 상기 제1 층(E1)의 적어도 일부를 덮도록 감광성 층(R)을 부착하는 단계,
    - 상기 감광성 층(R)을, 경사 입사각(φ)으로 기판(S)의 하부 표면 위에 충돌하는 광선 빔(L)에 노출시키는 단계,
    - 상기 감광성 층(R)의 노출된 영역을 제거하는 단계,
    - 상기 기판(S)의 상부 표면의 위로부터 이방성 에칭에 의해 플라스마(P)를 적용하는 단계, 및
    - 제2 층(E2)을 부착하는 단계
    를 포함하는, 상부 표면 및 하부 표면을 갖는 기판(S) 상에 패턴을 형성하는 방법.
  4. - 기판(S) 상에 게이트 전극(GE)을 형성하는 단계,
    - 절연체 층(I)을 부착하는 단계,
    - 제1항 내지 3항 중 어느 한 항에 따르는 방법을 적용하여 상기 절연체 층(I) 위에 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 단계 (상기 소스 전극(SE)이 제1 층(E1)을 나타내고, 상기 드레인 전극(DE)이 제2 층(E2)을 나타내거나, 그 반대임), 및
    - 반도체 층(SC)을 부착하는 단계
    를 포함하는, 박막 전계 효과 트랜지스터의 형성 방법.
  5. - 제1항 내지 3항 중 어느 한 항에 따르는 방법을 적용하여 기판(S) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 단계 (상기 소스 전극(SE)이 제1 층(E1)을 나타내고, 상기 드레인 전극(DE)이 제2 층(E2)을 나타내거나, 그 반대임),
    - 반도체 층(SC)을 부착하는 단계,
    - 상기 반도체 층(SC) 위에 절연체 층(I)을 부착하는 단계 및
    - 절연체 층(I) 위에 게이트 전극(GE)을 형성하는 단계
    를 포함하는 박막 전계 효과 트랜지스터의 형성 방법.
  6. - 광선 빔(L), 특히 UV-광선 빔에 투명한, 상부 표면 및 하부 표면을 갖는 기판(S) 및
    - 상기 기판(S)의 상부 표면 위에서 서로에 대하여 인접하여 위치하는 제1 층(E1) 및 제2 층(E2)
    를 포함하고, 상기 제 1 층(E1)의 적어도 일부 및 상기 제2 층(E2)의 적어도 일부가 간격(G; G2)만큼 떨어져 위치하고 상기 제1 층(E1)이 상기 광선 빔(L)에 대하여 불투명한 전자 장치.
  7. 제6항에 있어서, 상기 간격(G; G2)의 크기가 10 μm 미만, 특히 5 μm 미만, 바람직하게는 3 μm 미만, 특히 바람직하게는 마이크로미터 이하 범위인 전자 장 치.
  8. 제6항 또는 7항에 있어서, 상기 제1 층(E1) 및 제2 층(E2)이 평행인 가장자리를 갖는 수개의 부분을 포함하고, 이들 부분의 적어도 일부를 분리하는 상기 간격(G; G2)이 서로에 대하여 평행인 전자 장치.
  9. 제6항 내지 8항 중 어느 한 항에 있어서, 상기 기판(S)이 유리, 특히 석영 유리, 및/또는 중합체 포일, 특히 PET, PEN, PC 및/또는 PMMA를 재료로서 포함하는 전자 장치.
  10. 제6항 내지 9항 중 어느 한 항에 있어서, 상기 제1 층(E1)이 알루미늄, 백금, 금, 니켈, NiCr 합금 및/또는 전도성 중합체, 특히 PEDOT:PSS, 및/또는 유기 도체, 특히 TCNQ-TTF를 재료로서 포함하는 전자 장치.
  11. 제6항 내지 10항 중 어느 한 항에 있어서, 상기 간격(G; G2)이 전기적으로 절연되어 있는 전자 장치.
  12. 제6항 내지 11항 중 어느 한 항에 있어서, 유기 광 다이오드를 구성하는 전자 장치.
  13. 제6항 내지 11항 중 어느 한 항에 있어서, 유기 전계-효과 트랜지스터를 구성하는 전자 장치.
  14. 제6항 내지 11항 중 어느 한 항에 있어서, 유기 태양 전지를 구성하는 전자 장치.
KR1020097023982A 2007-04-19 2008-04-10 기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치 KR20100016643A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP07007990.0 2007-04-19
EP07007990 2007-04-19

Publications (1)

Publication Number Publication Date
KR20100016643A true KR20100016643A (ko) 2010-02-12

Family

ID=38468858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097023982A KR20100016643A (ko) 2007-04-19 2008-04-10 기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치

Country Status (7)

Country Link
US (1) US8343779B2 (ko)
EP (1) EP2137754A1 (ko)
JP (1) JP2010525381A (ko)
KR (1) KR20100016643A (ko)
CA (1) CA2682928A1 (ko)
TW (1) TW200849415A (ko)
WO (1) WO2008128365A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020617A1 (en) * 2003-10-13 2009-01-22 Lg Electronics Inc. Barcode marking method and apparatus for electro-luminescence display device
KR100592382B1 (ko) * 2003-10-13 2006-06-22 엘지전자 주식회사 일렉트로 루미네센스 표시소자의 바코드 마킹방법
WO2007100849A2 (en) 2006-02-27 2007-09-07 Microcontinuum, Inc. Formation of pattern replicating tools
US20110210480A1 (en) * 2008-11-18 2011-09-01 Rolith, Inc Nanostructures with anti-counterefeiting features and methods of fabricating the same
KR20120109856A (ko) * 2011-03-28 2012-10-09 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US9720330B2 (en) 2012-04-17 2017-08-01 The Regents Of The University Of Michigan Methods for making micro- and nano-scale conductive grids for transparent electrodes and polarizers by roll to roll optical lithography
US9935152B2 (en) 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
KR101510217B1 (ko) 2013-03-20 2015-04-08 한국기계연구원 나노임프린트를 이용한 고결정성 나노구조 제조방법 및 이를 이용한 트랜지스터의 제조방법 및 센서의 제조방법
US9589797B2 (en) 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices
US9917133B2 (en) 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
US9257480B2 (en) 2013-12-30 2016-02-09 General Electric Company Method of manufacturing photodiode detectors
EP3117204B1 (en) 2014-03-13 2021-06-16 General Electric Company Curved digital x-ray detector for weld inspection
US9244356B1 (en) 2014-04-03 2016-01-26 Rolith, Inc. Transparent metal mesh and method of manufacture
WO2015183243A1 (en) 2014-05-27 2015-12-03 Rolith, Inc. Anti-counterfeiting features and methods of fabrication and detection
JP6766649B2 (ja) 2015-08-20 2020-10-14 東レ株式会社 アンテナ基板の製造方法、配線と電極付きアンテナ基板の製造方法およびｒｆｉｄ素子の製造方法
WO2017112932A1 (en) * 2015-12-23 2017-06-29 University Of Florida Research Foundation, Incorporated Patterning and inverted deposition engineering for solution-processed electrodes and semiconducting films
CN110416312B (zh) * 2019-07-19 2020-09-04 复旦大学 一种低功耗神经突触薄膜晶体管及其制备方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3134516A (en) * 1959-11-19 1964-05-26 Bernhard M Aagaard Feeding means
JPS6050535A (ja) * 1983-08-30 1985-03-20 Hoya Corp フォトマスクのパタ−ン幅修正方法
JPS63226071A (ja) * 1987-03-16 1988-09-20 Fujitsu Ltd 薄膜トランジスタ
DE69500683T2 (de) * 1994-06-30 1998-02-19 Du Pont Donor-element für thermische Übertragung durch Laser
US5772905A (en) * 1995-11-15 1998-06-30 Regents Of The University Of Minnesota Nanoimprint lithography
WO1999009603A1 (en) * 1997-08-15 1999-02-25 Uniax Corporation Organic diodes with switchable photosensitivity
US6033202A (en) * 1998-03-27 2000-03-07 Lucent Technologies Inc. Mold for non - photolithographic fabrication of microstructures
US6207472B1 (en) * 1999-03-09 2001-03-27 International Business Machines Corporation Low temperature thin film transistor fabrication
EP1138091B1 (en) * 1999-09-10 2007-01-17 Koninklijke Philips Electronics N.V. Conductive structure based on poly-3,4-alkenedioxythiophene (pedot) and polystyrenesulfonic acid (pss)
CN100375310C (zh) 1999-12-21 2008-03-12 造型逻辑有限公司 喷墨制作的集成电路
EP1243035B1 (en) * 1999-12-21 2016-03-02 Flexenable Limited Forming interconnects
GB0024294D0 (en) 2000-10-04 2000-11-15 Univ Cambridge Tech Solid state embossing of polymer devices
EP1379666A2 (en) 2001-03-08 2004-01-14 Arnau, José Recombinant dimorphic fungal cell
US7244669B2 (en) * 2001-05-23 2007-07-17 Plastic Logic Limited Patterning of devices
GB0130485D0 (en) * 2001-12-21 2002-02-06 Plastic Logic Ltd Self-aligned printing
US6946332B2 (en) * 2002-03-15 2005-09-20 Lucent Technologies Inc. Forming nanoscale patterned thin film metal layers
JP2003301116A (ja) * 2002-04-11 2003-10-21 Konica Minolta Holdings Inc 有機半導体材料、これを用いた電界効果トランジスタ、スイッチング素子
KR100981692B1 (ko) 2002-05-27 2010-09-13 코닌클리케 필립스 일렉트로닉스 엔.브이. 스탬프로부터 기판으로 패턴을 전사하기 위한 방법 및 디바이스
DE10229118A1 (de) 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur kostengünstigen Strukturierung von leitfähigen Polymeren mittels Definition von hydrophilen und hydrophoben Bereichen
DE10240105B4 (de) * 2002-08-30 2005-03-24 Infineon Technologies Ag Herstellung organischer elektronischer Schaltkreise durch Kontaktdrucktechniken
DE10254685A1 (de) * 2002-11-22 2004-06-03 Roche Diagnostics Gmbh Messeinrichtung zur optischen Untersuchung eines Testelements
CN1764551A (zh) 2003-03-27 2006-04-26 纳幕尔杜邦公司 转移热敏材料到衬底的方法和施主元件
JP4085384B2 (ja) * 2003-06-09 2008-05-14 ミネベア株式会社 薄膜パターンの形成方法
GB0320491D0 (en) * 2003-09-02 2003-10-01 Plastic Logic Ltd Multi-level patterning
GB0324189D0 (en) * 2003-10-16 2003-11-19 Univ Cambridge Tech Short-channel transistors
JP2006114817A (ja) * 2004-10-18 2006-04-27 Canon Inc 電界効果トランジスタの製造方法
US20060128165A1 (en) * 2004-12-13 2006-06-15 3M Innovative Properties Company Method for patterning surface modification
JP2006248888A (ja) * 2005-02-10 2006-09-21 Toray Ind Inc カーボンナノチューブの製造方法
GB0516800D0 (en) * 2005-08-16 2005-09-21 Kontrakt Technologies Ltd Organic compound, semiconductor crystal film and method of producing thereof
GB0523163D0 (en) * 2005-11-14 2005-12-21 Suisse Electronique Microtech Patterning of conductive layers with underlying compressible spacer layer or spacer layer stack
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition

Also Published As

Publication number Publication date
EP2137754A1 (en) 2009-12-30
CA2682928A1 (en) 2008-10-30
JP2010525381A (ja) 2010-07-22
US8343779B2 (en) 2013-01-01
TW200849415A (en) 2008-12-16
US20100148159A1 (en) 2010-06-17
WO2008128365A1 (en) 2008-10-30

Similar Documents

Publication Publication Date Title
KR20100016643A (ko) 기판 상에 패턴을 형성하는 방법 및 그에 의해 형성된 전자 장치
JP5232772B2 (ja) 自己整合型高性能有機ｆｅｔの構造及び製造
US7176053B1 (en) Laser ablation method for fabricating high performance organic devices
KR100870250B1 (ko) 전자 디바이스를 형성하는 방법, 상기 방법에 의해 형성된 전자 디바이스, 상기 전자 디바이스를 포함하는 논리회로, 디스플레이 및 메모리, 그리고 상기 전자 디바이스 형성에 사용되는 미세절단 도구
US9029245B2 (en) Printed material constrained by well structures and devices including same
US8253174B2 (en) Electronic circuit structure and method for forming same
US9159925B2 (en) Process for imprint patterning materials in thin-film devices
US7858513B2 (en) Fabrication of self-aligned via holes in polymer thin films
JP4730275B2 (ja) 薄膜トランジスタおよび薄膜トランジスタの製造方法
EP3276692B1 (en) Field-effect transistor and method for the production thereof
TWI422085B (zh) 製造電子構件的方法
US8969127B2 (en) Apparatus for and method of fabricating an electronic device by transfer of material onto a substrate
Li et al. Polymer thin film transistors with self-aligned gates fabricated using ink-jet printing
JP2008288239A (ja) パターニング方法、およびｔｆｔの製造方法
Wong et al. Digital-lithographic processing for thin-film transistor array fabrication
US20230399736A1 (en) A method and a system for generating a high-resolution pattern on a substrate
JP2008235780A (ja) 薄膜トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application