KR20100008966A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 디봇(Divot)을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

본 발명에 따른 반도체 소자의 제조방법은 패드 산화막, 질화막 및 추가 패드막이 차례로 형성된 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 바닥과 측면에 산화공정을 통해 열 산화막을 형성하는 단계와; 상기 열산화막을 포함한 상기 반도체 기판 전면에 라이너 실리콘 나이트라이드를 형성하는 단계와; 상기 라이너 실리콘 나이트라이드를 스페이서 구조로 트렌치의 양측벽에 잔류하도록 식각하는 단계와; 상기 트렌치를 포함한 상기 반도체 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와; 상기 반도체 기판 전면에 화학적 기계적 연마를 하는 단계와; 상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

라이너 실리콘 나이트라이드, 디봇

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디봇(Divot)을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.

일반적으로 소자분리기술로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.

그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생 한다. 이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리가 있다.

트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.

그러면, 트렌치를 이용한 종래의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명한다.

도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 위에 패드 산화막(12)과 질화막(14)를 순차적으로 적층하고 질화막(14) 소자 분리 영역을 노출시키는 포토레지스트 패턴(미도시)를 형성한다. 이러한 포토레지스트 패턴을 마스크로 이용하여 패드 산화막(12), 질화막(14) 및 반도체 기판(10)을 선택적으로 식각하여 트렌치를 형성한다.

이어서, 트렌치 형성 후 포토레지스트 패턴을 제거하고, 세정공정을 실시한다. 이후, 식각된 반도체 기판(10) 표면에 식각 데미지에 대한 회복과 후속 공정에서 진행할 충진물과의 접착력을 향상시키기 위해 트렌치 하부와 측벽에 열 산화 막(16)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이, 패드 산화막(12)과 질화막(14)을 포함한 반도체 기판(10) 전면에 라이너 실리콘 나이트라이드(Liner SiN)(18)을 증착시킨다. 그리고, 라이너 실리콘 나이트라이드(18)를 포함한 반도체 기판(10) 전면에 갭필용 산화막(20)을 증착하여 트렌치를 완전히 매립한다.

그리고나서, 도 1c에 도시된 바와 같이, 상기 결과물을 화학적 기계적 연마(CMP) 공정을 통해 평탄화한 후, 인산을 이용한 습식식각을 통해 질화막(14)을 제거한다.

이와 같은 과정을 거쳐 트렌치를 형성한 후 트랜지스터 소자들을 형성하는 후속공정을 통해 반도체 소자를 제조하게 된다.

하지만, 종래의 반도체 소자의 제조방법에서 트렌치 소자 분리 방법은 습식식각을 이용해 질화막을 제거할 때 라이너 실리콘 나이트라이드의 상부 또한 함께 제거되어 디봇이 형성되는 문제점이 있다. 이러한 디봇은 후속의 게이트 형성 공정시 게이트 물질이 디봇 내로 충진되어 제거되지 못한 상태로 남게 될 경우 트랜지스터간 브리지(Bridge)가 발생한다.

따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 디봇(Divot)을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.

본 발명에 따른 반도체 소자의 제조방법은 패드 산화막, 질화막 및 추가 패드막이 차례로 형성된 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 바닥과 측면에 산화공정을 통해 열 산화막을 형성하는 단계와; 상기 열산화막을 포함한 상기 반도체 기판 전면에 라이너 실리콘 나이트라이드를 형성하는 단계와; 상기 라이너 실리콘 나이트라이드를 스페이서 구조로 트렌치의 양측벽에 잔류하도록 식각하는 단계와; 상기 트렌치를 포함한 상기 반도체 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와; 상기 반도체 기판 전면에 화학적 기계적 연마를 하는 단계와; 상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 소자분리막 내에 증착된 라이너 실리콘 나이트라이드(liner SiN)의 상부 식각을 방지하여 트랜지스터와 근접한 소자분리막 측벽 전체에 대해 라이너 실리콘 나이트라이드를 유지함으로써 소자분리막 스트레스와 관련된 영향에서 트랜지스터를 보호할 수 있다. 또한, 라이너 실리콘 나이트라이드 상부 식각으로 형성될 수 있는 디 봇(Divot)을 예방함으로써 후속 게이트 공정 진행시 게이트 물질이 디봇 내에 잔류되어 발생할 수 있는 트랜지스터 간 브리지를 예방할 수 있다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 소자분리막 제조방법에 관하여 상세히 설명하기로 한다.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 위에 패드 산화막(120)과 질화막(140)를 순차적으로 적층하고 질화막(140) 상에 추가 패드막(150)을 증착한다. 여기서, 추가 패드막(150)은 TEOS와 같은 산화막 계열이나 폴리 실리콘과 같은 실리콘 나이트라이드 이외의 물질이 사용될 수 있다.

이후, 추가 패드막(150) 상에 소자 분리 영역을 노출시키는 포토레지스트 패턴(미도시)를 형성한다. 이러한 포토레지스트 패턴을 마스크로 이용하여 패드 산화막(120), 질화막(140), 추가 패드막(150) 및 반도체 기판(100)을 선택적으로 식각하여 트렌치를 형성한다.

이어서, 트렌치 형성 후 포토레지스트 패턴을 제거하고, 세정공정을 실시한다. 이후, 식각된 반도체 기판(100) 표면에 식각 데미지에 대한 회복과 후속 공정에서 진행할 충진물과의 접착력을 향상시키기 위해 트렌치 하부와 측벽에 열 산화막(160)을 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 패드 산화막(120), 질화막(140) 및 추 가 패드막(150)을 포함한 반도체 기판(100) 전면에 라이너 실리콘 나이트라이드(Liner SiN)(180)을 증착시킨다.

그리고나서, 도 2c에 도시된 바와 같이, 건식식각을 통해 라이너 실리콘 나이트라이드(180) 및 추가 패드막(150)을 식각하여 라이너 실리콘 나이트라이드(180)가 스페이서 구조로 트렌치 양측벽에만 잔류하게 만든다. 이때, 라이너 실리콘 나이트라이드(180) 최상부는 질화막(140)의 하부 물질인 패드 산화막(120) 중간에 위치시켜 질화막(140)과 격리될 수 있도록 형성한다. 건식식각을 수행할 시 트렌치 하부에 형성한 라이너 실리콘 나이트라이드(180)는 물론 열 산화막(160)도 제거됨과 동시에 반도체 기판(100)도 식각을 시킬 수 있다. 여기서, 식각된 트렌치 하부에 대해 필요시 열 산화막(160)을 추가 성장시킬 수도 있다.

이후, 도 2d에 도시된 바와 같이, 상기 결과물 전면에 갭필용 산화막(200)을 증착하여 트렌치를 완전히 매립한다.

그리고, 도 2e에 도시된 바와 같이, 상기 결과물을 화학적 기계적 연마(CMP) 공정을 통해 평탄화한 후, 인산을 이용한 습식식각을 통해 질화막(140)을 제거한다.

이와 같은 과정을 거쳐 트렌치를 형성한 후 트랜지스터 소자들을 형성하는 후속공정을 통해 반도체 소자를 제조하게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도.

< 도면의 주요부분에 대한 부호 설명 >

100: 반도체 기판 120: 패드 산화막

140: 질화막 150: 추가 패드막

160: 열 산화막 180: 라이너 실리콘 나이트라이드

200: 갭필용 산화막

Claims (6)

1. 패드 산화막, 질화막 및 추가 패드막이 차례로 형성된 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와;

   상기 트렌치의 바닥과 측면에 산화공정을 통해 열 산화막을 형성하는 단계와;

   상기 열산화막을 포함한 상기 반도체 기판 전면에 라이너 실리콘 나이트라이드를 형성하는 단계와;

   상기 라이너 실리콘 나이트라이드를 스페이서 구조로 트렌치의 양측벽에 잔류하도록 식각하는 단계와;

   상기 트렌치를 포함한 상기 반도체 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와;

   상기 반도체 기판 전면에 화학적 기계적 연마를 하는 단계와;

   상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서,

   상기 라이너 실리콘 나이트라이드는 최상부가 상기 패드 산화막의 중간에 위치하도록 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1항에 있어서,

   상기 라이너 실리콘 나이트라이드는 건식식각을 통해 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1항에 있어서,

   상기 라이너 실리콘 나이트라이드를 스페이서 구조로 트렌치의 양측벽에 잔류하도록 식각하는 단계는

   상기 트렌치 하부에 형성된 라이너 실리콘 나이트라이드와 열 산화막을 함께 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1항에 있어서,

   상기 질화막은 인산을 이용한 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1항에 있어서,

   상기 라이너 실리콘 나이트라이드를 식각한 후,

   상기 식각된 트렌치 하부에 대해 열 산화막을 추가 성장시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

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