KR20100002486A - 패턴된 기판 및 질화물 반도체층 제조방법 - Google Patents

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Abstract

기판위에 금속층을 형성하는 단계; 열처리를 수행하여 상기 기판위에 금속 나노섬을 형성하는 단계; 상기 기판위에 형성된 나노섬을 새도우 마스크로 하여 상기 기판의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴된 기판 제조방법이 제공된다.
나노, PSS, 기판, 식각, 나노섬, 패턴

Description

패턴된 기판 및 질화물 반도체층 제조방법{PATTERNED SUBSTRATE AND NITRIDE BASED SEMICONDUCTOR LAYER FABRICATION METHOD}
본 발명은 발광 다이오드용 기판 및 질화물 반도체층 제조방법에 관한 것으로, 상세하게는 나노 크기의 PSS 패턴이 형성된 발광 다이오드용 기판 및 질화물 반도체층을 제조하는 방법에 관한 것이다.
대표적인 발광 소자인 발광다이오드는 N형 반도체와 P형 반도체가 서로 접합된 구조를 가지는 광전변환 반도체 소자로서, 전자와 정공의 재결합에 의하여 빛을 발산하도록 구성된다. 위와 같은 발광다이오드로는 GaN계 발광다이오드가 공지되어 있다. GaN계 발광다이오드는 예컨대, 사파이어 또는 SiC 등의 소재로 이루어진 기판 위에 GaN계의 N형 반도체층, 활성층(또는, 발광층), P형 반도체층을 순차적으로 적층하고, 투명전극을 형성하여 제조된다.
일반적으로 발광다이오드에서는 광이 생성되면 전체 외부로 방출되지 않고 전반사되어 내부에 갇힘으로 인해 내부에서 손실되는 광이 많다.
광의 특성상, 광이 서로 다른 굴절율을 가지는 두 매질 사이를 통과할 때 그 경계면에서 반사와 투과가 일어나는데, 입사각이 어떤 각보다 커지게 되면 투과는 이루어지지 않고 전반사가 일어난다. 이때 각을 임계각이라고 한다.
이러한, 전반사 현상에 의하여, 발광 다이오드에서는 활성층에서 방출된 광이 임계각 이상의 각도를 가지고 투명전극에 진행되면, 광은 투명전극에서 전반사되어 발광다이오드의 내부에 갇히게 되어, 발광다이오드의 에피층과 사파이어 기판에 흡수되게 됨으로써, 발광다이오드의 광효율이 낮아지게 되는 문제점이 발생된다.
이를 해결하기 위한 방법의 하나로 패턴된 사파이어 기판(PSS:Patterned Sapphire Substrate)을 이용하는 방법이 있다.
도 1은 종래 기술에 따른 패턴된 사파이어 기판을 제조하는 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 사파이어 기판(1)의 굴곡 패턴(3)이 형성되어 있다. 사파이어 기판(1)의 굴곡 패턴(3) 상부에 발광다이오드의 발광셀이 성장되는 것이다.
즉, 발광셀을 형성하기 위한 반도체층이 성장되기 전에 사파이어 기판을 패터닝하여 특정한 형태의 굴곡을 만든 다음, 그 굴곡된 형상 상부에 반도체층을 성장시켜 발광다이오드에서 전반사에 의해 외부로 추출되지 못하던 광량을 추출할 수 있게 된다.
이렇게, 내부 광량이 외부로 추출될 수 있는 것은 측면방향으로 굴절률 차이를 갖도록 발광 다이오드 구조를 디자인하므로서 가능하다.
그러나, 종래의 기술은 기판(1)상에 패턴(3)을 형성하기 위한 포토레지스트 마스크막(2)을 형성하고 마스크막(2)의 일정 영역을 제거하는 포토리소그래 피(Photolithography)를 이용하여 패턴 마스크막을 제조하기 때문에 패턴의 크기에 제약을 받는다. 기판에 형성되는 패턴의 크기가 커짐으로써 이후에 반도체층을 형성시킬 때 필요이상의 두께로 성장시켜야 한다.
또한, 정교한 포토리소그래피(Photolithography)를 사용함에 따라 제작공정이 어렵고 비용이 높으며, 양산성 및 재현성이 떨어지고 다양한 패턴의 형상을 제조하는 것도 어려운 문제점이 있다.
본 발명의 이러한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 공정이 용이하고 양산성 및 재현성이 높은 패턴된 기판 및 질화물 반도체층을 제조하는 방법을 제공하는데 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일측면에 의하면, 발광 다이오드를 제조하기 위한 패턴된 기판의 제조방법에 있어서, 기판위에 금속층을 형성하는 단계; 열처리를 수행하여 상기 기판위에 금속 나노섬(nano island)을 형성하는 단계; 상기 기판위에 형성된 나노섬을 마스크로 하여 상기 기판의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 포함하는 패턴된 기판 제조방법이 제공된다.
바람직하게는, 상기 금속층은, Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 중 적어도 하나를 포함할 수 있다.
바람직하게는, 상기 기판은, 사파이어 기판, 스피넬 기판, Si 기판, SiC 기판, ZnO 기판, GaAs 기판, GaN 기판 중 어느 하나의 기판일 수 있다.
바람직하게는, 상기 기판위에 형성되는 금속층은 적어도 2층이상으로 형성되며, 각각의 금속층은 서로 다른 금속물질로 이루어질 수 있다.
바람직하게는, 상기 기판은 표면에 패턴들이 형성되어 있으며, 상기 나노 크기의 패턴은 상기 패턴들상에 형성된 것일 수 있다.
바람직하게는, 상기 기판 제조 방법은 상기 기판 표면에 나노 크기의 패턴을 형성하는 단계 이후에, 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층상에 금속층을 형성하는 단계; 열처리를 수행하여 상기 질화물 반도체층위에 금속 나노섬을 형성하는 단계; 및 상기 질화물 반도체층 상에 형성된 나노섬을 마스크로 하여 상기 질화물 반도체층의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 금속층은, Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 중 적어도 하나를 포함하 수 있다.
바람직하게는, 상기 질화물 반도체층위에 형성되는 금속층은 적어도 2층 이상으로 형성되며, 각각의 금속층은 서로 다른 금속물질로 이루어질 수 있다.
본 발명의 또 다른 측면에 의하면, 발광 다이오드를 제조하기 위한 패턴된 질화물 반도체층의 제조방법에 있어서, 기판위에 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층위에 금속층을 형성하는 단계; 열처리를 수행하여 상기 질화물 반도체층위에 금속 나노섬(nano island)을 형성하는 단계; 상기 질화물 반 도체층위에 형성된 나노섬을 마스크로 하여 상기 질화물 반도체층의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 포함하는 패턴된 질화물 반도체층 제조방법이 제공된다.
바람직하게는, 상기 금속층은, Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 중 적어도 하나를 포함할 수 있다.
바람직하게는, 상기 질화물 반도체층위에 형성되는 금속층은 적어도 2층이상으로 형성되며, 각각의 금속층은 서로 다른 금속물질로 이루어질 수 있다.
바람직하게는, 상기 질화물 반도체층은 표면에 패턴들이 형성되어 있으며, 상기 나노 크기의 패턴은 적어도 상기 패턴들상에 형성된 것일 수 있다.
본 발명에 의하면, 사파이어 기판의 표면에 나노(10-9m) 크기의 PSS 패턴을 형성함으로써 기존 마이크로(10-6m) 크기의 패턴을 갖는 PSS에 비해 내부 전반사율을 감소시켜 외부 양자 효율을 향상시킬 수 있다.
이때, 기판에 형성되는 패턴의 직경은 수 마이크로미터 예를 들어 500 나노미터 이하의 크기로도 형성할 수 있다. 패턴의 직경을 종래의 마스크를 이용한 방법에 생성된 패턴의 직경보다 작게 할 수 있음에 따라 기판위에 적층되는 반도체층의 두께를 줄일 수 있고 아울러 광방출 효율을 향상시킬 수 있다.
즉, 기판에 형성된 패턴의 직경이 방출되는 광의 파장대와 유사해질수록 기판에 형성된 패턴을 통해 외부로 반사되는 효과가 더욱 증가됨에 따라 광방출 효율 을 향상시킬 수 있다.
또한, 본 발명에 의하면, 종래의 마스크(또는 패턴층) 형성을 위해 필요했던 박막층 형성 공정과 패터닝 식각 공정과 같은 복잡한 공정을 생략할 수 있게 해준다. 따라서, 본 발명은 마스크(또는 패턴층 형성) 형성을 위해 요구되는 종래의 복잡한 공정을 생략하여 그 양산성 및 재현성을 높일 수 있고, 종래의 복잡한 공정 중에 야기되던 수율 저하 및 시간 손실을 크게 줄여줄 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 패턴된 기판을 제조하는 공정을 설명하기 위한 도면이다.
도 2를 참조하면, 기판(50)을 준비한다. 여기에서 기판(50)은 사파이어기판이 이용될 수 있다.
도 3을 참조하면, 기판(50)의 표면에 금속을 증착하여 금속층(60)을 형성한다. 상기 금속층(60)은 Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 혹은 적어도 이들을 포함하나 2종 이상의 합금으로 한다. 상기 금속층(60)은 열증착기, 이빔 증착기, 스 퍼터링, 레이저 증착기 등의 공지된 증착방법을 이용하여 증착될 수 있다. 상기 사용된 금속층(60)의 증착두께는 예를 들어 100Å으로 할 수 있으며, 본 발명은 이에 한정되지 않고 1Å 이상으로 형성할 수 있다.
도 4를 참조하면, 금속층(60)이 형성된 기판(50)을 예를 들어, 진공, 질소, 또는 아르곤 등의 분위기에서 열처리한다. 이에 따라, 기판(50)위에 금속물질의 나노섬들(nano islands)(61)이 형성된다. 금속물질의 나노섬들(27)은 예를 들어, 1nm~100nm 범위 내의 크기를 갖도록 형성된다. 상기 나노섬들(61)은 단일의 금속물질 또는 두종류 이상의 금속물질로 형성될 수 있으며, 상기 나노섬들(61)이 두개 이상의 금속물질로 형성될 경우, 이들 금속물질이 서로 혼합되거나 분리되어 상기 나노섬들(61)을 형성할 수 있다. 열처리 온도는 기판(50)에 증착된 금속층(60)의 종류에 따라 설정될 수 있다. 열처리 온도는 금속층(60)의 특성에 따라 기판(50)위에 증착된 상태에서 열에 의해 나노섬들(61)이 형성될 수 있는 온도 이상으로 예를 들어, 250 ~ 1100℃ 이상으로 열처리할 수 있다.
나노섬들(61)이 형성된 기판(50)에 대하여 나노섬들(61)을 새도우 마스크로 하여 건식 식각을 수행한다. 이때, 건식 식각에 사용되는 반응 기체는 Cl2, BCl3, Ar 등의 사파이어 식각에 사용되는 반응 기체를 사용할 수 있다. 나노섬들(61)이 형성된 기판(50)에 대하여 건식 식각이 수행되면, 기판(50)은 나노섬들(61)에 의해 가려진 부분과 노출된 부분에서 서로 다르게 식각이 진행된다. 이에 따라, 도 5에 도시된 바와 같이 기판(50)에 나노 크기의 PSS 패턴(51)이 형성된다.
도 6 내지 도 7은 본 발명의 다른 실시예에 따른 패턴된 기판을 제조하는 공정을 설명하기 위한 도면이다.
도 6을 참조하면, 기판(50)의 표면에 제1 금속층(60) 및 제2 금속층(70)을 차례대로 증착하여 형성한다. 상기 제1 금속층(60) 및 상기 제2 금속층(70)은 Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 혹은 적어도 이들을 포함하나 2종 이상의 합금 중에서 선택될 수 있다. 예를 들어, 제1 금속층(60)은 Ni로 증착하여 형성하고, 제2 금속층(70)은 Au로 증착하여 형성할 수 있다. 상기 제1 금속층(60) 및 상기 제2 금속층(70)은 열증착기, 이빔 증착기, 스퍼터링, 레이저 증착기 등의 공지된 증착방법을 이용하여 증착될 수 있다. 상기 사용된 제1 금속층(60) 및 제2 금속층(70)의 증착두께는 예를 들어 100Å으로 할 수 있으며, 본 발명은 이에 한정되지 않고 1Å 이상으로 형성할 수 있다.
도 7을 참조하면, 제1 금속층(60) 및 제2 금속층(70)이 형성된 기판(50)을 예를 들어, 진공, 질소, 또는 아르곤 등의 분위기에서 열처리한다. 열처리를 통해 기판(50)위에 형성된 제1 금속층(60)내에 제2 금속층(70)을 구성하는 Au의 나노섬들(nano islands)(71)이 형성된다. 금속 특성상 Au가 Ni 보다 나노섬을 좀더 쉽게 형성하기 때문이다. 이와 같이 기판(50)상에 서로 다른 금속물질들이 두 개의 서로 다른 층으로 증착된 상태에서 열처리를 수행하면 상기 금속물질들이 서로 혼합되거나 분리되어 나노섬들을 형성할 수 있다.
나노섬들(71)이 형성된 기판(50)에 대하여 건식 식각을 수행한다. 이때, 건 식 식각에 사용되는 반응 기체는 Cl2, BCl3, Ar 등의 사파이어 식각에 사용되는 반응 기체를 사용할 수 있다. 나노섬들(61)이 형성된 기판(50)에 대하여 건식 식각이 수행되면, 기판(50)은 제2 금속층(70)을 구성하던 Au의 나노섬들(71)이 Ni의 제1 금속층(60)에 비하여 식각이 빠르다. 이에 따라, 도 5에 도시된 바와 같이 기판(50)에 나노 크기의 PSS 패턴(51)이 형성된다.
도 8 내지 도 10은 본 발명의 또 다른 실시예들에 따른 패턴된 기판을 제조하는 공정을 설명하기 위한 도면이다.
도 8은 기판(50)에 마이크로 단위의 PSS 패턴(52)을 형성한 상태에서, 상술한 바와 같은 공정을 통하여 마이크로 단위의 각 PSS 패턴(52)에 나노 크기의 PSS 패턴(53)을 형성한 것을 보여준다.
도 9는 기판(50)에 마이크로 단위의 PSS 패턴(52)을 형성한 상태에서, 질화물 반도체층(54)을 형성하고, 상술한 바와 같은 공정을 통하여 질화물 반도체층(54)의 표면에 나노 크기의 PSS 패턴(55)을 형성한 것을 보여준다.
도 10은 기판(50)에 마이크로 단위의 PSS 패턴(52)을 형성한 상태에서, 상술한 바와 같은 공정을 통하여 마이크로 단위의 각 PSS 패턴(52)에 나노 크기의 PSS 패턴(53)을 형성하고, 그 위에 질화물 반도체층(54)을 형성하고, 상술한 바와 같은 공정을 통하여 질화물 반도체층(54)의 표면에 나노 크기의 PSS 패턴(55)을 형성한 것을 보여준다.
이상의 본 발명은 상기에 기술된 실시예에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
예를 들어, 본 발명의 일 실시예를 설명함에 있어서 사파이어 기판을 중심으로 설명했으나 사파이어 기판 이외에도 스피넬(spinel) 기판, Si 기판, SiC 기판, ZnO 기판, GaAs 기판, GaN 기판 등 다른 종류의 기판이 사용될 수 있음은 물론이다.
도 1은 종래 기술에 따른 패턴된 사파이어 기판을 제조하는 방법을 설명하기 위한 도면이다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 패턴된 기판을 제조하는 공정을 설명하기 위한 도면이다.
도 6 내지 도 7은 본 발명의 다른 실시예에 따른 패턴된 기판을 제조하는 공정을 설명하기 위한 도면이다.
도 8 내지 도 10은 본 발명의 또 다른 실시예들에 따른 패턴된 기판을 제조하는 공정을 설명하기 위한 도면이다.

Claims (12)

  1. 발광 다이오드를 제조하기 위한 패턴된 기판의 제조방법에 있어서,
    기판위에 금속층을 형성하는 단계;
    열처리를 수행하여 상기 기판위에 금속 나노섬(nano island)을 형성하는 단계;
    상기 기판위에 형성된 나노섬을 마스크로 하여 상기 기판의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴된 기판 제조방법.
  2. 청구항 1에 있어서, 상기 금속층은,
    Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 중 적어도 하나를 포함하는 것을 특징으로 하는 패턴된 기판 제조 방법.
  3. 청구항 1에 있어서, 상기 기판은,
    사파이어 기판, 스피넬 기판, Si 기판, SiC 기판, ZnO 기판, GaAs 기판, GaN 기판 중 어느 하나의 기판인 패턴된 기판 제조방법.
  4. 청구항 1에 있어서,
    상기 기판위에 형성되는 금속층은 적어도 2층이상으로 형성되며,
    각각의 금속층은 서로 다른 금속물질로 이루어짐을 특징으로 하는 패턴된 기판 제조 방법.
  5. 청구항 1에 있어서,
    상기 기판은 표면에 패턴들이 형성되어 있으며,
    상기 나노 크기의 패턴은 상기 패턴들상에 형성된 것을 특징으로 하는 패턴된 기판 제조 방법.
  6. 청구항 1에 있어서,
    상기 기판 표면에 나노 크기의 패턴을 형성하는 단계 이후에,
    질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층상에 금속층을 형성하는 단계;
    열처리를 수행하여 상기 질화물 반도체층위에 금속 나노섬을 형성하는 단계; 및
    상기 질화물 반도체층 상에 형성된 나노섬을 마스크로 하여 상기 질화물 반도체층의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패턴된 기판 제조 방법.
  7. 청구항 6에 있어서, 상기 금속층은,
    Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 중 적어도 하나를 포함하는 것을 특징 으로 하는 패턴된 기판 제조 방법.
  8. 청구항 6에 있어서,
    상기 질화물 반도체층위에 형성되는 금속층은 적어도 2층 이상으로 형성되며,
    각각의 금속층은 서로 다른 금속물질로 이루어짐을 특징으로 하는 패턴된 기판 제조 방법.
  9. 발광 다이오드를 제조하기 위한 패턴된 질화물 반도체층의 제조방법에 있어서,
    기판위에 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층위에 금속층을 형성하는 단계;
    열처리를 수행하여 상기 질화물 반도체층위에 금속 나노섬(nano island)을 형성하는 단계;
    상기 질화물 반도체층위에 형성된 나노섬을 마스크로 하여 상기 질화물 반도체층의 표면을 부분적으로 식각하여 나노 크기의 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴된 질화물 반도체층 제조방법.
  10. 청구항 9에 있어서, 상기 금속층은,
    Ni, Au, Pt, Rh, W, Ti, Mo, Al, Cr 중 적어도 하나를 포함하는 것을 특징 으로 하는 패턴된 질화물 반도체층 제조 방법.
  11. 청구항 9에 있어서,
    상기 질화물 반도체층위에 형성되는 금속층은 적어도 2층이상으로 형성되며,
    각각의 금속층은 서로 다른 금속물질로 이루어짐을 특징으로 하는 패턴된 지화물 반도체층 제조 방법.
  12. 청구항 9에 있어서,
    상기 질화물 반도체층은 표면에 패턴들이 형성되어 있으며,
    상기 나노 크기의 패턴은 적어도 상기 패턴들상에 형성된 것을 특징으로 하는 패턴된 질화물 반도체층 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013012195A2 (ko) * 2011-07-19 2013-01-24 포항공과대학교 산학협력단 기판의 제조방법 및 이를 이용한 전자소자의 제조방법
WO2015190637A1 (ko) * 2014-06-11 2015-12-17 한국표준과학연구원 대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100926319B1 (ko) * 2005-07-12 2009-11-12 한빔 주식회사 광추출 효율이 개선된 발광다이오드 소자 및 이의 제조방법
KR100958590B1 (ko) * 2005-08-19 2010-05-18 한빔 주식회사 광추출 효율을 높인 발광다이오드 소자 및 이의 제조방법
KR20070063731A (ko) * 2005-12-15 2007-06-20 엘지전자 주식회사 나노 패턴이 형성된 기판의 제조방법 및 그 기판을 이용한발광소자

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013012195A2 (ko) * 2011-07-19 2013-01-24 포항공과대학교 산학협력단 기판의 제조방법 및 이를 이용한 전자소자의 제조방법
WO2013012195A3 (ko) * 2011-07-19 2013-03-14 포항공과대학교 산학협력단 기판의 제조방법 및 이를 이용한 전자소자의 제조방법
KR101243635B1 (ko) * 2011-07-19 2013-03-15 포항공과대학교 산학협력단 기판의 제조방법 및 이를 이용한 전자소자의 제조방법
WO2015190637A1 (ko) * 2014-06-11 2015-12-17 한국표준과학연구원 대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정
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