KR20090126318A - 스트레인드 실리콘 질화물막들의 형성 방법 및 이러한 막들을 포함하는 장치 - Google Patents

스트레인드 실리콘 질화물막들의 형성 방법 및 이러한 막들을 포함하는 장치 Download PDF

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Abstract

본 발명은 스트레인드 SiN막과, 이 스트레인드 SiN막을 포함하는 반도체 장치를 형성하는 방법에 관한 것이다. 본 방법은, 기판을 실리콘 전구체를 함유하는 가스에 노출시키는 단계, 상기 기판을, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화되며, 상기 실리콘 전구체와 제1 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출시키는 단계, 및 상기 기판 상에 형성된 상기 SiN막의 특성이 변하여 스트레인드 SiN막을 제공하도록, 상기 기판을, 상기 제1 레벨과는 상이한 제2 레벨의 플라즈마 전력에서 상기 플라즈마 소스에 의하여 활성화되며, 상기 실리콘 전구체와 제2 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출시키는 단계를 포함한다.

Description

스트레인드 실리콘 질화물막들의 형성 방법 및 이러한 막들을 포함하는 장치{METHOD FOR FORMING STRAINED SILICON NITRIDE FILMS AND A DEVICE CONTAINING SUCH FILMS}
(관련 출원들의 교차 참조)
본 출원은, 본 출원과 동일 날짜에 출원되며, 발명의 명칭이 "STRAINED METAL NITRIDE FILMS AND METHOD OF FORMING"인 공동 계류 중인 미국 특허 출원 번호 제11/XXX,XXX호(대리인 일람 번호 304031US); 본 출원과 동일 날짜에 출원되며, 발명의 명칭이 "STRAINED METAL NITRIDE FILMS AND METHOD OF FORMING"인 공동 계류 중인 미국 특허 출원 번호 제11/XXX,XXX호(대리인 일람 번호 306464US); 본 출원과 동일 날짜에 출원되며, 발명의 명칭이 "STRAINED METAL SILICON NITRIDE FILMS AND METHOD OF FORMING"인 공동 계류 중인 미국 특허 출원 번호 제11/XXX,XXX호(대리인 일람 번호 306467US); 본 출원과 동일 날짜에 출원되며, 발명의 명칭이 "STRAINED METAL SILICON NITRIDE FILMS AND METHOD OF FORMING"인 공동 계류 중인 미국 특허 출원 번호 제11/XXX,XXX호(대리인 일람 번호 306468US); 및 2006년 9월 29일에 출원되며, 발명의 명칭이 "A METHOD OF FORMING STRAINED SILICON NITRIDE FILMS AND A DEVICE CONTAINING SUCH FILMS"인 공동 계류 중인 미국 특허 출원 번호 제11/529,380호(대리인 일람 번호 296626US)에 관한 것이다. 이들 출원들의 전체 내용들은 여기서 그 전체가 참조용으로 사용되었다.
(발명의 분야)
본 발명은 반도체 프로세싱에 관한 것이며, 보다 자세하게는 스트레인드(strained) 실리콘 질화물(silicon nitride)(SiN)막들을 형성하는 방법 및 이 스트레인드 실리콘 질화물막들을 포함하는 반도체 장치들에 관한 것이다.
반도체 장치들과 초대규모 집적 회로들에 질화물계막들이 광범위하게 사용되고 있다. 예컨대, 질화물막들은, 다른 많은 사용들 중에서, 도판트들에 대한 확산 장벽으로서, 미세 피쳐(feature)들의 에칭 동안의 에칭 스톱막으로서, 그리고 제작된 장치들의 캡슐화(encapsulation)를 위한 최종 패시배이션막으로서, 반도체 장치들에 광범위하게 사용되어 왔다. 질화물막들은 다양한 프로세싱 시스템들과 프로세스 가스들을 사용하여 저압에서 또는 대기압에서 증착될 수 있다. 이들 프로세싱 시스템들은, 예컨대 열 화학적 기상 증착법(thermal chemical vapor deposition)(TCVD), 플라즈마 강화된 화학적 기상 증착법(plasma-enhanced chemical vapor deposition)(PECVD), 또는 원격-PECVD를 수행할 수 있다.
상보성 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 트랜지스터 성능을 향상시키기 위한 최근의 발명들은, 현재의 초대규모 집적 회로(ultra-large scale integration)(ULSI) 집적 기술들과 양립할 수 있는 스트레인드 세라믹층들에 대한 산업 요구를 일으켰다. 특히, 네가티브형 금속 산화물 반도체(negative metal oxide semiconductor)(NMOS) 트랜지스터들 에 대한 채널 캐리어 이동성은, MOS 트랜지스터의 채널 영역 상에 단축 또는 2축 인장 스트레인을 도입함으로써 증가될 수 있다. 유사하게는, 압축 스트레인드막들은 포지티브형 금속 산화물 반도체(positive metal oxide semiconductor)(PMOS) 트랜지스터들에 대한 채널 캐리어 이동성의 향상을 실현하는 데 사용될 수 있다.
통상적으로, 스트레인드막들은 현존하는 제작 프로세스들과 양립할 수 있는 막들의 후처리로 형성되었다. 예컨대, 스트레인드 SiN막들의 경우, SiN막이 원하는 두께로 형성된 후, 자외선 처리되어 막의 표면 영역의 밀도를 변경함으로써 스트레인을 생성한다. 대안적으로는, 증착된 SiN막이, 막의 일부 N을 O로 치환한 가스들을 함유하는 산소로 처리됨으로써 스트레인을 생성할 수 있다. 본 발명자들은 스트레인드막들을 형성하는 이들 통상적인 방법들에서 몇몇 문제점들을 인식하였다.
우선, 증착된 막의 후처리는 생산 단계들을 증가시켜 작업 처리량을 감소시키고, 고가의 전용 공구를 요할 수도 있다. 또한, 증착된 막의 후처리는 주로 막 표면에 영향을 미쳐, 스트레인량의 제어를 제한하고, 일부 딥(deep) 처리 프로세스들을 허용할 수 없을 정도로 길게 한다. 마지막으로, 통상적인 프로세스들은, 현재 실행 중인 많은 소형 피쳐 제작 프로세스들에 대하여 허용할 수 없는 두께 및 점착성(conformality) 제어를 가질 수 있는 CVD 프로세스에 의하여 초기막을 증착시킨다.
따라서, 본 발명의 일 태양은, 스트레인드 SiN층들의 제공과 연관된 상술된 또는 다른 문제점들 중 하나 이상을 감소 또는 제거하는 것이다.
본 발명의 또다른 태양은, 후처리에 의해서가 아닌, 막의 형성 동안 SiN막에 스트레인을 생성하는 것이다. 본 발명의 이들 및/또는 다른 태양들은 본 발명의 실시예들 중 임의의 것에 의하여 제공될 수도 있다.
본 발명의 실시예에 따르면, 본 방법은, 기판을 실리콘 전구체를 함유하는 가스에 노출시키는 단계, 상기 기판을, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화되며, 상기 실리콘 전구체와 제1 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출시키는 단계, 및 상기 기판 상에 형성된 SiN막의 특성이 변하여 스트레인드 SiN막을 제공하도록, 상기 기판을, 상기 제1 레벨과는 상이한 제2 레벨의 플라즈마 전력에서 상기 플라즈마 소스에 의하여 활성화되며, 상기 실리콘 전구체와 제2 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출시키는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 본 방법은, a) 기판을 실리콘 전구체를 함유하는 가스 펄스에 노출시키는 단계; b) 상기 기판을, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출시키는 단계; c) 상기 기판을, 상기 실리콘 전구체를 함유하는 가스 펄스에 노출시키는 단계; d) 상기 기판을, 제2 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 포함하는 가스 펄스에 노출시키는 단계; 및 e) 단계들 a) - d)를 미리 결정된 횟수로 반복하는 단계를 포함한다.
본 발명의 보다 완전한 이해와 그 수반하는 많은 이점들은, 첨부된 도면들과 연관하여 고려하면 다음의 상세한 설명을 참조하여 보다 양호하게 이해되므로, 용이하게 획득될 것이다.
도 1a는 본 발명의 실시예에 따른, 스트레인드 SiN막을 포함하는 장치의 단면도를 개략적으로 도시한다.
도 1b는 본 발명의 실시예에 따른, 기판 상에 스트레인드 SiN막을 형성하기 위한 프로세싱 시스템을 도시한다.
도 2a 내지 도 2e는 본 발명의 실시예들에 따른, 스트레인드 SiN막을 형성하기 위한 프로세스 흐름도들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른, 프로세스 챔버에 연결된 상이한 레벨들의 플라즈마 전력을 도시하는 전력 그래프들을 도시한다.
본 발명의 실시예들은 프로세스 챔버에서 스트레인드 SiN막들을 증착하는 프로세싱 방법들을 설명한다. 본 발명의 실시예들에 따르면, 막 두께에 걸쳐 밀도 구배(gradient)를 갖는 SiN막들을 증착시키기 위하여, 실리콘 전구체에 대한 질소 전구체의 반응성의 차이가 사용된다. 반응성의 차이는 프로세싱 동안 질소 전구체의 플라즈마 활성화를 변화시킴으로써 달성된다. 예컨대, 이 반응성은 플라즈마 활성화의 형태와, 활성화를 위하여 사용되는 플라즈마 전력의 레벨에 의하여 제어될 수도 있다. 본 발명의 실시예들에 따르면, 플라즈마 활성화는, 플라즈마 챔버 내의 직접 플라즈마 소스를 사용하여, 또는 원격 플라즈마 소스를 사용하여 달성될 수도 있다.
예컨대, SiN 증착률과 막 밀도를 변화시키기 위하여, 플라즈마 활성화가 이용될 수도 있다. 일부 경우들에서, 이 밀도의 차이는, 실리콘 전구체를 변경시킴으로써, 질소 전구체를 변경시킴으로써, 및/또는 다른 프로세싱 조건들을 변경시킴으로써 더 영향을 받을 수도 있다. SiN과 같은 비정질막의 두께에 걸친 밀도 변화는, SiN막에 걸쳐 생성된 열 팽창 계수의 변동들로 인하여 SiN막 스트레인을 생성할 것이다. 이 막들은 인장 변형되고/되거나 압축 변형될 수 있다.
일 예에서, 본 발명의 실시예들은, 상기 [배경기술]란에서 언급된 바와 같이, CMOS 트랜지스터의 채널 영역 상에 스트레인을 생성하는 데 사용될 수도 있다. 본 발명의 다른 실시예들은, 상당히 상이한 열 팽창 계수들을 갖는 재료들 사이에 위치된 스트레인드 SiN막을 형성하는 데 이용될 수도 있어, 이 재료들 간의 부착성을 증가시키고, 또는 서멀 사이클링(thermal cycling) 동안 층간 분리(delamination)의 가능성을 감소시킨다. 보다 자세하게는, 상이한 재료들 사이에 배치된 스트레인드 SiN막은, 제1 재료와 접촉하는 막이 상기 제1 재료와 양립할 수 있는 제1 밀도를 가지나, 제2 재료의 접촉 영역에서 상기 제2 재료와 양립할 수 있는 제2 밀도로 이행하기 위하여 밀도가 점차 변화하도록, 본 발명의 실시예들에 따라 설계될 수 있다.
본 발명의 실시예들은, 스트레인드 SiN막들을 증착시키기 위하여, 플라즈마 강화 원자층 증착법(plasma enhanced atomic layer deposition)(PEALD), 플라즈마 강화 CVD(PECVD), 또는 펄스 PECVD법들을 이용한다. 이들 증착법들은 다양한 재료 들을 증착시키기 위한 공지된 방법들이다. PEALD는, 순차 포화 표면 반응들을 사용하는 PECVD 관련 막 증착법이다. PEALD에서, 가스 전구체들의 펄스들은 기판에 교대로 노출된다. PECVD에서, 중단되지 않는 가스 전구체들의 흐름이 기판에 노출되고, 펄스 PECVD에서, 하나 이상의 가스 전구체(들)의 흐름이 막 증착 동안 주기적으로 중단된다. PEALD, PECVD 및 펄스 PECVD에서, 증착 프로세스의 적어도 일부 동안 플라즈마 여기가 이용된다. 이것은, 막 증착 동안 프로세싱 조건들을 변화시키게 한다. 일 예에서, 질소 전구체(예컨대, N2, 암모니아(NH3), 또는 하이드라진(N2H4)) 가스를 활성화시키는 데 사용되는 플라즈마 전력의 레벨은 PEALD, PECVD 또는 펄스 PECVD 프로세싱 동안 변할 수 있다. 다른 예에서, 플라즈마 전력의 레벨의 변화와 조합하여 희석 가스가 사용될 수도 있어서, 반응성에 영향을 미친다.
여기서 사용된 바와 같이, SiN막들은 주원소들로서 실리콘(Si)과 질소(N)를 함유하는 막들에 관한 것이며, 여기서 SiN막들의 원소 조성은 Si와 N에 대한 광범위의 원자 농도들에 걸쳐 변할 수 있다. 또한, SiN막들은, 프로세싱 동안 또는 기판 전달 동안 SiN막들로 혼합될 수도 있는, 탄소(C), 산소(O), 염소(Cl), 및 수소(H)와 같은 불순물들을 함유할 수도 있다. "막(film)" 및 "층(layer)"이라는 용어들은 여기서 상호 교환 가능하게 사용되어, 기판 상에 증착되거나 형성된 재료를 칭한다.
실리콘 전구체들의 예들은, 실란(SiH4), 디실란(Si2H6), 모노클로로실란(SiClH3), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3), 헥사클로로디실 란(Si2Cl6), 디에틸실란, 및 알킬아미노실란 화합물들을 포함하나, 이들에 한정되지 않는다. 알킬아미노실란 화합물들의 예들은, 디-이소프로필아미노실란(H3Si(NiPr2)), 비스(tert - 부틸아미노)실란((C4H9(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 및 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3)을 포함하나, 이들에 한정되지 않는다.
질소 전구체들의 예들은, N2, NH3, N2H4, 및 C1 - C10 알킬하이드라진 화합물들을 포함하나, 이들에 한정되지 않는다. 통상적인 C1 및 C2 알킬하이드라진 화합물들은, 모노메틸-하이드라진(MeNHNH2), 1,1-디메틸-하이드라진(Me2NNH2), 및 1,2-디메틸-하이드라진(MeNHNHMe)을 포함한다.
이제 도면들을 참조하여, 도 1a는 본 발명의 실시예에 따른 스트레인드 SiN막을 포함하는 장치의 단면도를 개략적으로 도시한다. MOS 장치(100) 상에 스트레인드 SiN막(122)이 배치된다. MOS 장치(100)는, 도시된 바와 같이, 스트레인드 SiN막(122) 외에도, 도핑된 영역들(113 및 114)(예컨대, 소스 및 드레인)을 갖는 기판(112), 게이트 스택(120), 및 스페이서(121)를 또한 포함한다. 기판(112)은, 예컨대 Si, Ge, SiGe, 또는 GaAs 웨이퍼일 수 있다. 기판(112)은, 임의의 크기, 예컨대 200mm 기판, 300mm 기판, 또는 훨씬 더 큰 기판일 수 있다.
게이트 스택(120)은 채널 영역(115) 상에 유전체층(116)을 포함한다. 유전체층(116)은, 예컨대 SiO2층, SiN층, SiON층, 또는 그 조합, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 유전체층(116)은 고유전 상수(하이(high)-k) 유전체 재료를 더 포함할 수 있다. 하이-k 유전체 재료는, 예컨대 Ta2O5, TiO2, ZrO2, Al2O3, Y2O3, HfOxNy, HfSiOxNy, HfSiOx, HfO2, ZrSiOx, ZrOxNy, ZrSiOxNy, TaSiOx, SrOx, SrSiOx, LaOx, LaSiOx, YOx, 또는 YSiOx, 또는 그 2이상의 조합들을 포함하는 금속 산화물들과 그 실리케이트들을 포함할 수 있다.
도 1a의 실시예에서, 유전체층(116) 상에 도전층(117)(예컨대, 게이트 전극층)이 형성되고, 도전층(117) 상에 실리사이드층(118)이 형성되어 도전층(117)의 전기 저항을 감소시킨다. 게이트 스택(120)의 상부 상에 게이트 스택(120)을 보호하기 위하여 캡층(119)이 위치될 수 있다. 캡층(119)은, 예컨대 SiN층일 수 있다.
본 발명의 일 실시예에서, 도전층(117)은 다결정 실리콘(poly-Si)으로 도핑될 수 있고, 실리사이드층(118)은 텅스텐 실리사이드일 수 있다. 게이트 스택(120)은 도 1a에 도시된 것과는 상이한 층들, 그보다 더 작은 층들 또는 더 많은 층들을 포함할 수도 있다. 일 예에서, 도전층(117) 및/또는 실리사이드층(118)은 금속 게이트층으로 대체될 수도 있다. 도 1a는, 게이트 스택(120)의 각 측면 상에 스페이서(121)가 형성되어, 게이트 스택(120)을 손상으로부터 보호하고 게이트의 전기적 성능을 보장하는 것을 더 도시하고 있다. 또한, 스페이서(121)는 MOS 장 치(100)의 소스 및 드레인(113, 114)의 형성을 위하여 하드 마스크로서 사용될 수 있다. 대안적으로, 일 실시예에서, 하나보다 많은 스페이서(121)가 사용될 수도 있다. 대안적으로, 다른 실시예에서, 스페이서(121)에 스트레인드 SiN막이 통합될 수도 있다.
일 실시예에서, MOS 장치(100)는, 스트레인드 SiN막(122)이 채널 영역(115) 상에 인장 응력을 도입함으로써 채널 캐리어 이동성을 증가시키는 것인 NMOS 장치일 수 있다. 다른 실시예에서, MOS 장치(100)는, 스트레인드 SiN막(122)이 채널 영역(115) 상에 압축 응력을 도입함으로써 채널 캐리어 이동성을 증가시키는 것인 PMOS 장치일 수 있다. 도 1의 실시예에서, 스트레인드 SiN막(122)은 또한, MOS 장치(100)의 캡슐화 및 보호를 위하여 최종 패시배이션막으로서 기능할 수 있다. 그러나, 스트레인드 SiN막은 채널 영역(115) 상에 응력을 생성하기 위하여 다양한 방식으로 CMOS 구조에 통합될 수 있다.
도 1b는, 본 발명의 실시예에 따른, 기판 상에 스트레인드 SiN막을 형성하기 위한 프로세싱 시스템(1)을 도시한다. 프로세싱 시스템(1)은, PEALD 프로세스, PECVD 프로세스, 또는 펄스 PECVD 프로세스, 또는 이들 프로세스들의 2 이상의 조합을 수행하도록 구성될 수 있다. 프로세싱 시스템(1)은, 스트레인드 SiN막이 형성되는 기판(25)을 지지하도록 구성된 기판 홀더(20)를 갖는 프로세스 챔버(10)를 포함한다. 프로세스 챔버(10)는, 프로세스 가스들을 프로세스 챔버(10)로 도입시키기 위하여 구성된 상부 어셈블리(31)(예컨대, 샤워헤드)를 더 포함한다. 상부 어셈블리(31)는, 실리콘 전구체 가스 공급 시스템(40), 질소 전구체 가스 공급 시 스템(42), 및 퍼지 가스 공급 시스템(44)에 연결되어 있다. 또한, 프로세싱 시스템(1)은, 기판 홀더(20)에 연결되어, 기판(25)의 온도를 낮추거나 올리고, 제어하도록 구성된 기판 온도 제어 시스템(60)을 포함한다. 또한, 프로세싱 시스템(1)은, 프로세스 챔버(10), 기판 홀더(20), 상부 어셈블리(31), 실리콘 전구체 가스 공급 시스템(40), 질소 전구체 가스 공급 시스템(42), 퍼지 가스 공급 시스템(44), 및 기판 온도 제어 시스템(60)에 연결될 수 있는 제어기(70)를 포함한다.
대안적으로, 또는 부가적으로, 제어기(70)는 하나 이상의 추가적인 제어기들/컴퓨터들(미도시)에 연결될 수 있고, 제어기(70)는 추가적인 제어기/컴퓨터로부터 셋업 및/또는 구성 정보를 획득할 수 있다.
도 1b에서, 단일 프로세싱 요소들(10, 20, 31, 40, 42, 44, 및 60)이 도시되어 있으나, 이것은 본 발명에 대하여 요구되는 것은 아니다. 프로세싱 시스템(1)은, 독립적인 프로세싱 요소들 외에, 이들과 연관된 임의 수의 제어기들을 갖는 임의 수의 프로세싱 요소들을 포함할 수 있다.
제어기(70)는 임의 수의 프로세싱 요소들(10, 20, 30, 40, 42, 44, 및 60)을 구성하도록 사용될 수 있고, 제어기(70)는 프로세싱 요소들로부터 데이터를 수집, 제공, 처리, 저장 및 디스플레이할 수 있다. 제어기(70)는 프로세싱 요소들 중 하나 이상을 제어하기 위하여 다수의 애플리케이션들을 포함할 수 있다. 예컨대, 제어기(70)는, 사용자가 하나 이상의 프로세싱 요소들을 모니터하고, 및/또는 제어할 수 있게 하는 사용하기 쉬운 인터페이스들을 제공할 수 있는 그래픽 유저 인터페이스(graphic user interface)(GUI) 구성 요소(미도시)를 포함할 수 있다.
계속 도 1b를 참조하면, 프로세싱 시스템(1)은 200mm 기판, 300mm 기판, 또는 더 큰 크기의 기판들을 프로세스하도록 구성될 수도 있다. 사실상, 프로세싱 시스템(1)은, 당업자에 의하여 인식될 것인 바와 같이, 그 크기에 상관없이 기판들, 웨이퍼들, 또는 LCD들을 프로세스하도록 구성될 수도 있다. 따라서, 본 발명의 실시예들은 반도체 기판의 프로세싱에 관련하여 설명되지만, 본 발명은 단지 여기에 제한되는 것은 아니다.
실리콘 전구체 가스 공급 시스템(40)과 질소 전구체 가스 공급 시스템(42)은 가스들을 프로세스 챔버(10)로 교대로 또는 동시에 도입시키도록 구성된다. 가스들의 교대 도입은, 주기적일 수 있고, 또는 실리콘 전구체와 질소 전구체의 도입 간의 가변적인 기간들로 비주기적일 수도 있다.
도 1b를 계속 참조하여, 퍼지 가스 공급 시스템(44)은 퍼지 가스를 프로세스 챔버(10)에 도입시키도록 구성된다. 예컨대, 퍼지 가스의 도입은, 프로세스 챔버(10)로의 실리콘 전구체와 질소 전구체의 펄스들의 도입 사이에 발생할 수도 있다. 퍼지 가스는, 희가스(즉, He, Ne, Ar, Kr, Xe)와 같은 불활성 가스 또는 수소(H2)를 포함할 수 있다.
또한, 기판 온도 제어 시스템(60)은, 기판 홀더(20)에 연결되어, 기판(25)의 온도를 상승시키고 제어하도록 구성된다. 기판 온도 제어 시스템(60)은, 기판 홀더(20)로부터 열을 받아, 이 열을 열 교환기 시스템(미도시)에 전달하고, 또는 가열시 열 교환기 시스템으로부터 열을 전달하는 재순환 냉각재 흐름을 포함하는 냉 각 시스템과 같은 온도 제어 요소들을 포함한다. 또한, 이 온도 제어 요소들은, 프로세스 챔버(10)의 챔버 벽 또는 프로세싱 시스템(1) 내의 임의의 다른 구성 요소는 물론, 기판 홀더(20)에 포함될 수 있는, 저항성 가열 요소들과 같은 가열/냉각 요소들, 또는 열전 가열기들/냉각기들을 포함할 수 있다. 기판 온도 제어 시스템(60)은, 예컨대 기판 온도를 실내 온도에서 약 350℃ 내지 550℃로 상승시켜 제어하도록 구성될 수 있다. 대안적으로, 기판 온도는, 예컨대 약 150℃ 내지 350℃의 범위일 수 있다. 그러나, 기판의 온도는, 특정 실리콘과 질소 전구체들로부터 스트레인드 SiN막을 주어진 기판의 표면 상에 증착시키게 하기 위한 원하는 온도에 기초하여 선택되는 것으로 이해되어야 한다.
기판(25)과 기판 홀더(20) 간의 열 전달을 향상시키기 위해서, 기판 홀더(20)는, 기판(25)을 기판 홀더(20)의 상부 표면에 부착시키기 위하여, 기계 클램핑 시스템, 또는 정전 클램핑 시스템과 같은 전기 클램핑 시스템을 포함할 수 있다. 또한, 기판 홀더(20)는, 기판(25)과 기판 홀더(20) 간의 가스 갭 열 컨덕턴스를 향상시키기 위하여, 기판(25)의 이면에 가스를 도입시키도록 구성된 기판 이면 가스 전달 시스템을 더 포함할 수 있다. 이러한 시스템은, 기판의 온도 제어가 고온 또는 저온에서 요구될 때 이용될 수 있다. 예컨대, 기판 이면 가스 전달 시스템은, 헬륨 가스 갭 압력이 기판(25)의 중심과 에지 사이에서 독립적으로 변할 수 있는 2영역 가스 분배 시스템을 구비할 수 있다.
또한, 도 1b의 프로세스 챔버(10)는, 진공 펌핑 시스템(34), 밸브(36), 및 덕트(38)를 포함하는 압력 제어 시스템(32)에 더 연결되어 있으며, 이 압력 제어 시스템(32)은, 기판(25) 상에 스트레인드 SiN막을 형성하는 데 적합한 압력으로 프로세스 챔버(10)를 제어 가능하게 배기시키도록 구성된다. 진공 펌핑 시스템(34)은 터보 분자 진공 펌프(turbo-molecular vacuum pump)(TMP) 또는 크라이오 펌프(cryogenic pump)를 포함할 수 있고, 밸브(36)는 챔버 압력을 스로틀링(throttling)하기 위한 게이트 밸브를 포함할 수 있다. 또한, 챔버 압력을 모니터링하기 위한 장치(미도시)가 프로세스 챔버(10)에 연결될 수 있다. 압력 측정 장치는 절대 용량 압력계일 수 있다. 압력 제어 시스템(32)은, 예컨대 SiN막의 증착 동안 약 0.1토르와 약 100토르 사이로 프로세스 챔버 압력을 제어하도록 구성될 수 있다.
실리콘 전구체 가스 공급 시스템(40), 질소 전구체 가스 공급 시스템(42), 및 퍼지 가스 공급 시스템(44)은 하나 이상의 압력 제어 장치들, 하나 이상의 흐름 제어 장치들, 하나 이상의 필터들, 하나 이상의 밸브들, 및/또는 하나 이상의 흐름 센서들을 포함할 수 있다. 흐름 제어 장치들은 기압 구동 밸브들, 전자 기계(솔레노이드) 밸브들, 및/또는 고속 펄스 가스 주입 밸브들을 포함할 수 있다. 본 발명의 실시예들에 따르면, 가스들은 프로세스 챔버(10)로 순차적으로 그리고 교대로 펄스화될 수도 있고, 여기서 각 가스 펄스의 길이는, 예컨대 약 0.1초 내지 약 100초 사이일 수 있다. 대안적으로, 각 가스 펄스의 길이는 약 1초 내지 약 10초 사이일 수 있다.
프로세싱 시스템은, 프로세스 챔버(10)에서 가스 노출들의 적어도 일부 동안 플라즈마를 생성하도록 구성된 플라즈마 생성 시스템을 더 포함한다. 본 발명의 일 실시예에 따르면, N2, NH3, N2H4, 또는 C1 - C10 알킬하이드라진 화합물, 또는 그 조합을 포함하는 질소 함유 가스로부터 플라즈마 여기된 질소가 형성될 수도 있다.
플라즈마 생성 시스템은, 프로세스 챔버(10)에 연결되어, 프로세스 챔버(10)로 도입된 가스들에 전력을 연결시키도록 구성된 제1 전력 소스(52)를 포함한다. 제1 전력 소스(52)는, 가변 전력 소스일 수도 있고, 고주파(radio frequency)(RF) 생성기와 임피던스 정합 네트워크를 포함할 수도 있고, 전극을 더 포함할 수도 있으며, 이 전극을 통하여 RF 전력이 프로세스 챔버(10) 내의 플라즈마에 연결된다. 이 전극은 상부 어셈블리(31)에 형성될 수 있고, 기판 홀더(20)와 대향하도록 구성될 수 있다. 임피던스 정합 네트워크는, 임피던스 정합 네트워크의 출력 임피던스를, 전극과 플라즈마를 포함하여 프로세스 챔버(10)의 입력 임피던스와 정합시킴으로써, RF 생성기로부터 플라즈마로의 RF 전력의 전달을 최적화하도록 구성될 수 있다. 예컨대, 임피던스 정합 네트워크는, 반사(reflected) 전력을 감소시킴으로써 RF 전력의 프로세스 챔버(10) 내의 플라즈마로의 전달을 향상시키도록 기능한다. 정합 네트워크 토폴로지들(예컨대, L형,
Figure 112009066769524-PCT00001
형, T형 등)과 자동 제어법들이 당업자들에게 공지되어 있다.
대안적으로, 제1 전력 소스(52)는 RF 생성기와 임피던스 정합 네트워크를 포함할 수도 있고, 유도성 코일과 같은 안테나를 더 포함할 수도 있으며, 이 안테나를 통하여 RF 전력이 프로세스 챔버(10) 내의 플라즈마에 연결된다. 안테나는, 예컨대 유도 결합 플라즈마 소스 또는 헬리콘 소스에서와 같이, 나선형 또는 솔레노 이드 코일을 포함할 수 있고, 또는 예컨대 트랜스포머 결합 플라즈마 소스에서와 같이 평평한 코일을 포함할 수 있다.
또한 대안적으로, 제1 전력 소스(52)는 극초단파 생성기를 포함할 수도 있고, 마이크로파 안테나와 마이크로파 윈도우를 더 포함할 수도 있으며, 이 마이크로파 윈도우를 통하여 극초단파 전력이 프로세스 챔버(10) 내의 플라즈마에 연결된다. 극초단파 전력(microwave power)의 연결은, 전자 사이클로트론 공명(electron cyclotron resonance)(ECR) 기술을 사용하여 달성될 수 있고, 미국 특허 제5,024,716호에 개시된 바와 같이, 슬롯 평면 안테나(slotted plane antenna)(SPA)와 같은 표면파 플라즈마 기술을 사용하여 채용될 수도 있으며, 상기 미국 특허 제5,024,716호의 전체 내용이 여기서 참조용으로 사용되었다.
본 발명의 일 실시예에 따르면, 프로세싱 시스템(1)은, 프로세스 챔버(10)로의 가스들의 교대 도입의 적어도 일부 동안, 플라즈마를 생성시키거나 플라즈마의 생성을 원조하도록(기판 홀더(20)의 바이어싱을 통하여) 구성된 기판 바이어스 생성 시스템을 포함한다. 기판 바이어스 생성 시스템은, 프로세스 챔버(10)에 연결되어, 전력을 기판(25)에 연결시키도록 구성된 기판 전력 소스(54)를 포함할 수 있다. 기판 전력 소스(54)는 RF 생성기와 임피던스 정합 네트워크를 포함할 수도 있고, 전극을 더 포함할 수도 있으며, 이 전극을 통하여 RF 전력이 기판(25)에 연결된다. 이 전극은 기판 홀더(20)에 형성될 수 있다. 예컨대, 기판 홀더(20)는 RF 생성기(미도시)로부터 임피던스 정합 네트워크(미도시)를 통하여 기판 홀더(20)로의 RF 전력의 전송을 통하여 RF 전압에서 전기적으로 바이어스될 수 있다. RF 바 이어스를 위한 통상적인 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있고, 13.56 MHz일 수 있다. 플라즈마 프로세싱을 위한 RF 바이어스 시스템들은 당업자에게 공지되어 있다. 대안적으로, RF 전력은 다중 주파수들에서 기판 홀더 전극에 인가된다. 플라즈마 생성 시스템과 기판 바이어스 시스템이 도 1b에 개별 개체들로서 도시되어 있지만, 이들은 기판 홀더(20)에 연결된 하나 이상의 전력 소스들을 실제로 구비할 수도 있다.
또한, 프로세싱 시스템(1)은, 플라즈마 여기된 가스가 기판(25)에 노출되는 프로세스 챔버(10)로 플라즈마 여기된 가스를 흐르게 하기 전에, 가스(예컨대, 질소 전구체)를 제공하여 원격으로 플라즈마 여기시키기 위한 원격 플라즈마 시스템(56)을 포함한다. 원격 플라즈마 시스템(56)은, 예컨대 마이크로파 주파수 생성기를 포함할 수 있다.
계속 도 1b를 참조하여, 제어기(70)는, 마이크로프로세서, 메모리, 및 프로세싱 시스템(1)으로부터의 출력들을 모니터하는 것은 물론, 프로세싱 시스템(1)으로의 입력들을 전달하고 활성화하는 데 충분한 제어 전압들을 생성할 수 있는 디지털 I/O 포트를 구비할 수 있다. 또한, 제어기(70)는, 프로세스 챔버(10), 기판 홀더(20), 상부 어셈블리(31), 실리콘 전구체 가스 공급 시스템(40), 질소 전구체 가스 공급 시스템(42), 퍼지 가스 공급 시스템(44), 기판 온도 제어 시스템(60), 압력 제어 시스템(32), 기판 전력 소스(54), 원격 플라즈마 시스템(56), 및 제1 전력 소스(52)에 연결되어, 이들과 정보를 교환할 수도 있다. 예컨대, 메모리에 기억된 프로그램은, 증착 프로세스를 수행하기 위하여 프로세스 레시피에 따라 프로세싱 시스템(1)의 상술된 구성 요소들에의 입력들을 활성화시키는 데 이용될 수도 있다. 제어기(70)의 일 예는 미국 텍사스주 오스틴 소재의 델 코포레이션으로부터 이용 가능한 DELL PRECISION WORKSTATION 610TM이다.
그러나, 제어기(70)는, 메모리에 포함된 하나 이상의 명령들의 하나 이상의 시퀀스들을 실행하는 프로세서에 응답하여, 본 발명의 마이크로프로세서 기반 프로세싱 단계들의 일부 또는 전부를 수행하는 범용 컴퓨터 시스템으로서 실행될 수도 있다. 이러한 명령들은, 하드 디스크 또는 착탈 가능한 매체 드라이브와 같은 다른 컴퓨터 판독 가능한 매체로부터 제어기 메모리로 판독될 수도 있다. 멀티-프로세싱 장치에서의 하나 이상의 프로세서들은, 주 메모리에 포함된 명령들의 시퀀스들을 실행하기 위하여 제어기 마이크로프로세서로서도 또한 채용될 수도 있다. 대안적인 실시예들에서, 하드 와이어드(hard-wired) 회로가 소프트웨어 명령들 대신 또는 이들과 조합하여 사용될 수도 있다. 따라서, 실시예들은 하드웨어 회로와 소프트웨어의 임의의 특정 조합에 한정되지 않는다.
제어기(70)는, 본 발명의 교시에 따라 프로그램된 명령들을 유지하고, 데이터 구조들, 테이블들, 레코드들, 또는 본 발명을 실행하는 데 필수적일 수도 있는 다른 데이터들을 유지하기 위한, 제어기 메모리와 같은 적어도 하나의 컴퓨터 판독 가능한 매체 또는 메모리를 포함한다. 컴퓨터 판독 가능한 매체의 예들은, 컴팩트 디스크들, 하드 디스크들, 플로피 디스크들, 테이프, 광자기(magneto-optical) 디스크들, PROM들(EPROM, EEPROM, 플래시 EPROM), DRAM, SRAM, SDRAM, 또는 임의의 다른 자기 매체, 컴팩트 디스크들(예컨대, CD-ROM), 또는 임의의 다른 광학 매체, 펀치 카드들, 페이퍼 테이프, 또는 홀들의 패턴들을 갖는 다른 물리적 매체, 반송파(후술됨), 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체를 들 수 있다.
컴퓨터 판독 가능한 매체 중 임의의 하나, 또는 그 조합에 기억된 것은, 제어기(70)를 제어하고, 본 발명을 실행하기 위한 장치 또는 장치들을 구동하고, 및/또는 제어기가 사용자와 상호 동작하게 하기 위한 소프트웨어이다. 이러한 소프트웨어는, 장치 드라이버들, 운영 시스템(OS)들, 개발 도구들, 및 애플리케이션 소프트웨어를 포함할 수도 있으나, 이들에 한정되지 않는다. 이러한 컴퓨터 판독 가능한 매체는, 본 발명의 실행시 수행된 프로세싱의 전체 또는 일부(프로세싱이 분배된다면)를 수행하기 위한 본 발명의 컴퓨터 프로그램 제품을 더 포함한다.
컴퓨터 코드 장치들은, 해석 가능한 프로그램들, 다이나믹 링크 라이브러리들(dynamic link libraries)(DLLs), 자바 클래스들, 및 완전 실행 가능한 프로그램들을 포함하는(그러나, 이들에 한정되지 않음) 임의의 해석 가능한 또는 실행 가능한 코드 메카니즘일 수도 있다. 또한, 본 발명의 프로세싱의 일부들은 더 양호한 성능, 신뢰성, 및/또는 비용을 위하여 분산될 수도 있다.
여기서 사용되는 바와 같은 "컴퓨터 판독 가능한 매체"라는 용어는, 실행을 위하여 제어기(70)의 프로세서에 명령들을 제공할 때 참가하는 임의의 매체를 칭한다. 컴퓨터 판독 가능한 매체는, 비휘발성 매체, 휘발성 매체, 및 전송 매체를 포함하는(그러나, 이들에 한정되지 않음) 많은 형태들을 취할 수도 있다. 비휘발성 매체는, 예컨대 하드 디스크 또는 착탈 가능한 매체 드라이브와 같은, 광, 자기 디 스크들, 및 광자기 디스크들을 포함한다. 휘발성 매체는, 주 메모리와 같은 동적 메모리를 포함한다. 또한, 다양한 형태들의 컴퓨터 판독 가능한 매체는 하나 이상의 명령어들의 하나 이상의 시퀀스들을, 실행을 위하여 제어기의 프로세서에 실행하는 데 관련될 수도 있다. 예컨대, 명령들은 원격 컴퓨터의 자기 디스크 상에 처음 전달될 수도 있다. 원격 컴퓨터는, 본 발명의 전체 또는 일부를 실행하기 위한 명령들을 동적 메모리로 원격으로 로딩하고, 이 명령들을 네트워크를 통하여 제어기(70)로 보낼 수 있다.
제어기(70)는 프로세싱 시스템(1)에 관하여 국부적으로 위치될 수도 있고, 또는 프로세싱 시스템(1)에 관하여 원격으로 위치될 수도 있다. 예컨대, 제어기(70)는, 직접 접속, 인트라넷, 인터넷, 및 무선 접속 중 적어도 하나를 사용하여 프로세싱 시스템(1)과 데이터를 교환할 수도 있다. 제어기(70)는, 예컨대 고객측(즉, 장치 제작자 등)에서 인트라넷에 연결될 수도 있고, 또는 예컨대 판매자측(즉, 기기 제조업체)에서 인트라넷에 연결될 수도 있다. 부가적으로, 예컨대 제어기(70)는 인터넷에 연결될 수도 있다. 또한, 다른 컴퓨터(즉, 제어기, 서버 등)는 예컨대, 직접 접속, 인트라넷, 및 인터넷 중 적어도 하나를 통하여 데이터를 교환하기 위하여 제어기(70)에 액세스할 수도 있다. 또한, 당업자에 의하여 인식될 것인 바와 같이, 제어기(70)는 무선 접속을 통하여 프로세싱 시스템(1)과 데이터를 교환할 수도 있다.
대안적으로, 본 발명의 실시예들에서 설명된 스트레인드 SiN막들을 형성하기 위하여 다중 기판들을 동시에 프로세싱할 수 있는 배치 프로세싱 시스템이 이용될 수도 있다.
도 2a는 본 발명의 실시예에 따른, 프로세스 챔버에서 기판 상에 스트레인드 SiN막을 형성하기 위한 프로세스 흐름도이다. 도 2a의 프로세스는, 예컨대 도 1a에 도시된 것과 같은 CMOS 구조를 형성하기 위하여 수행될 수도 있고, 예컨대 도 1b의 프로세싱 시스템(1)과 같은 프로세싱 시스템에서 수행될 수도 있다. 도 2a에 도시된 바와 같이, 본 프로세스는 실리콘 전구체를 함유하는 가스에 기판을 노출시키는 단계 202에서 시작한다. 실리콘 전구체는, 예컨대 실란, 디실란, 모노클로로실란, 디클로로실란, 트리클로로실란, 헥사클로로디실란, 디에틸실란, 및 알킬아미노실란 화합물들을 포함할 수 있다. 알킬아미노실란 화합물들의 예들은, 디-이소프로필아미노실란(H3Si(NiPr2)), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디이소프로필아미노)실란(H2Si(NiPr2)2), 트리스(이소프로필아미노)실란(HSi(NiPr2)3), 비스(tert-부틸아미노)실란((tBu(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 및 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3)을 포함하나, 이들에 한정되지 않는다. 실리콘 전구체의 가스 펄스는 Ar과 같은 불활성 가스를 더 함유할 수 있다.
단계 204에서, 기판은, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하 여 활성화되고, 실리콘 전구체와 제1 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출된다. 일 실시예에서, 제1 레벨의 플라즈마 전력은 플라즈마 활성화 전력(예컨대, OW)보다 작고, 따라서 플라즈마가 활성화되지 않는다. 질소 전구체의 플라즈마 활성화는 기판 상에 형성된 SiN막의 특성, 예컨대 SiN막의 증착률과 밀도에 영향을 미친다. 플라즈마 활성화된 질소 전구체는, 챔버의 프로세싱 공간 내의 실리콘 전구체와 반응할 수도 있고, 또는 기판의 표면 상에 흡착된 실리콘 전구체와 반응할 수도 있고, 또는 양쪽 모두로 반응할 수도 있다. 질소 전구체는, 예컨대 N2, NH3, N2H4, 및 C1 - C10 알킬하이드라진 화합물들로부터 선택될 수 있다. 가스는 Ar과 같은 불활성 가스를 더 함유할 수 있다.
단계 206에서, 기판은, 제2 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스에 노출되어, 제1 반응성 특징과는 상이한 제2 반응성 특징으로 실리콘 전구체와 반응한다.
질소 전구체(또는 다른 전구체들)의 플라즈마 활성화는 금속 전구체에 대한 반응성에 영향을 미치는 질소 전구체의 전자 여기 및/또는 이온화를 일으킬 수 있다. 또한, 플라즈마 활성화는 질소 전구체의 적어도 부분적인 해리를 일으킬 수 있고, 따라서 금속 전구체에 대한 상이한 반응성으로 변형된 질소 전구체를 생성한다. 플라즈마 전력의 레벨 및 플라즈마 밀도의 증가는, 예컨대 일반적으로 전기적으로 여기되고, 이온화되고, 적어도 부분적으로 해리된 질소 전구체의 양을 증가시킬 것이다. 또한, 증가된 플라즈마 전력의 레벨 및 플라즈마 밀도는 플라즈마 환 경에서 추가적으로 대전된 종들(예컨대, 아르곤 이온들, 전자들, 또는 양쪽 모두)의 농도를 변화시키는 데 사용될 수도 있다. 이들 추가적으로 대전된 종들은 증착 동안 금속 질화막과 기판과 상호 작용할 수도 있어, 금속 질화막의 두께의 적어도 일부의 반응성 특징 및 특성(예컨대, 밀도, 스트레인)에 영향을 미친다.
도 2a에 도시된 프로세스(200)의 단계들은, 원하는 두께를 갖는 스트레인드 SiN막이 기판 상에 증착될 때 까지 미리 결정된 시간동안 계속되거나, 미리 결정된 횟수로 반복될 수 있다. 또한, 프로세스(200)의 단계들(202, 204 및 206)의 시퀀스는 본 발명의 실시예들에 따라 광범위하게 변할 수 있다. 예컨대, 실리콘 전구체와 플라즈마 활성화된 질소 전구체는 시간적 오버랩을 갖지 않는 구별되는 가스 펄스들로서 프로세스 챔버에 제공될 수 있으며, 여기서 플라즈마 전력의 레벨은 이 구별되는 가스 펄스들에 대하여 변한다. 대안적으로, 실리콘 전구체와 질소 전구체는, 단지 플라즈마 전력의 레벨을 변화시키는 동안, 연속하여 흐를 수도 있다. 이들 방법들 중 일부 조합이 또한 사용될 수도 있다. 예컨대, 질소 전구체와 플라즈마가 상이한 레벨들의 플라즈마 전력에서 펄스화되는 동안, 실리콘 전구체가 챔버에 연속적으로 제공될 수 있고, 또는 실리콘과 질소 전구체 모두가 연속적으로 제공될 수 있고, 플라즈마가 상이한 레벨들의 플라즈마 전력에서 펄스화된다. 임의의 당업자가 이해할 것인 바와 같이, 다양한 조합들이 가능하고, 본 발명의 실시예들은 여기 도 2a 내지 도 2e에 설명된 특정 예들로 한정되지 않는다.
따라서, 본 발명자들은, 실리콘 전구체에 대한 상이한 반응성 특징들을 갖는 질소 전구체에 기판을 노출시키는 것이 SiN층에 스트레인을 발생시킬 수 있다는 것 을 발견하였다. 따라서, 종래의 후처리법에 의해서가 아니라, SiN층이 증착될 때, 스트레인드 SiN층이 형성될 수 있다. 따라서, 본 발명의 실시예들은 스트레인드 SiN막을 형성하는 데 필요한 생산 시간과 기기를 감소시킬 수도 있다. 또한, SiN막의 형성 동안 제공된 스트레인은 후처리법들의 것보다 양호하게 제어될 수도 있다. 예컨대, SiN막 전체에 걸쳐(표면 영역만에서가 아닌) 미리 결정된 스트레인 구배는 스트레인드 SiN막을 형성하기 위한 특정 프로세스 레시피에 의하여 제공될 수 있다. 특히, 플라즈마 활성화의 형태와 활성화를 위하여 사용되는 플라즈마 전력의 레벨과 노출 시간과 같은 프로세싱 조건들은 SiN막에 미리 결정된 스트레인을 제공하기 위하여 설정될 수 있다.
또한, 본 발명의 실시예들은, 이하에 논의될 것인 바와 같은, PEALD, PECVD, 또는 펄스 PECVD 프로세스들을 사용하여 스트레인드 SiN막의 형성을 허용한다. 이 점에 있어서, SiN층의 형성 동안 스트레인의 제공으로부터 야기되는 생산 시간의 감소는, 종래의 CVD와 후처리 프로세스들보다 감소된 시간으로 스트레인드 SiN막이 ALD 프로세스에 의하여 형성되도록 허용할 수도 있다. 또한, 본 발명은, 현재 실제로 CVD법들보다 SiN층의 두께와 점착성에서의 보다 양호한 제어도 제공할 수도 있다.
도 2b는 본 발명의 실시예에 따라 스트레인드 SiN막을 형성하기 위한 프로세스 흐름도이다. 프로세스(220)는 PEALD 프로세스이며, 상이한 가스 펄스들 간에 부분적 오버랩을 갖거나 또는 시간적 오버랩을 갖지 않는 실리콘 전구체와 플라즈마 활성화된 질소 전구체의 순차적인 가스 노출들을 포함한다.
프로세스(220)는, 단계 222에서, 기판을, 실리콘 전구체와 선택적으로 Ar과 같은 불활성 가스를 함유하는 가스 펄스에 노출시키는 단계를 포함한다. 단계 224에서, 기판은, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출된다. 단계 226에서, 기판은, 실리콘 전구체를 함유하는 제2 가스 펄스에 노출된다. 단계 228에서, 기판은 제2 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출된다.
도 3a 및 도 3b는, 본 발명의 실시예들에 따른, 프로세스 챔버에 연결된 상이한 레벨들의 플라즈마 전력을 도시하는 전력 그래프들을 도시한다. 도 3a의 예시적인 전력 곡선(310)에 의하여 도시된 바와 같이, 플라즈마 전력의 레벨은 복수의 구별되는 레벨들(320, 330, 및 340)로 프로세스 챔버에 인가될 수도 있다. 일 예에서, 전력 레벨(320)은 플라즈마 형성에 대한 하한이거나 그 미만일 수도 있고, 전력 레벨(340)은 플라즈마 전력의 원하는 최대 레벨에 대응할 수도 있다. 플라즈마 전력의 원하는 최대 레벨은, 바람직하게는 기판 상에 임의의 증착된 막들을 포함하는 기판을 붕괴시키거나 손상을 입히도록 결정된 레벨보다 더 높지 않다. 도 3b에 도시된 바와 같이, 플라즈마 전력의 레벨은 전력 곡선(350)에 의하여 나타낸 연속적으로 변하는 방식으로 프로세스 챔버에 인가될 수도 있다.
당업자에 의하여 이해될 것인 바와 같이, 도 3a 및 도 3b의 전력 곡선들은 예시적인 것이며, 변하는 플라즈마 전력의 레벨은 프로세스에 의하여 증착될 막의 조성과 특징에 따를 수도 있다. 예컨대, 도 3a의 플라즈마 전력은 플라즈마 전력 의 3개보다 많은 구별적인 레벨들을 포함할 수 있고, 도 3b의 플라즈마 전력은 비선형 방식으로 변할 수도 있다. 또한, 플라즈마 전력의 레벨을 변화시키기 위하여 계단형과 경사형 전력의 조합이 사용될 수 있다. 또한, 전력은, 온오프되는 경우, 불연속 펄스들로 제공될 수도 있다. 또한, 본 발명의 실시예에 따라 향상된 증착 속도들에서 불순물들이 감소된 막의 증착을 가능하게 하는 플라즈마 전력의 적합한 높은 레벨들은, 직접 실험법 및/또는 실험 계획법(design of experiments)(DOE)에 의하여 결정될 수 있다. 기판 온도, 프로세스 압력, 프로세스 가스의 유형, 및 관련된 가스 흐름들과 같은 다른 조정 가능한 프로세스 파라미터들 또한 직접 실험법 및/또는 DOE에 의하여 결정될 수 있다.
다시 도 2b로 돌아가서, 단계 222 내지 단계 228은, 원하는 두께를 갖는 스트레인드 SiN막이 기판에 증착될 때 까지, 프로세스 흐름 234로 도시된 바와 같이 미리 결정된 횟수로 반복될 수도 있다. 프로세스 챔버는 각 단계들 222, 224, 226 및 228 후에, 불활성 가스로 씻어 내거나(purge), 배기되거나(evacuate), 또는 씻어 내고 배기될 수도 있다.
일 실시예에 따르면, 단계들 222 및 224는, 단계들 226 및 228을 수행하기 전에, 프로세스 흐름 230으로 도시된 바와 같이 제1 횟수로 순차적으로 수행될 수도 있다.
다른 실시예에 따르면, 단계들 226 및 228은, 프로세스 흐름 234에서 단계들 222 및 224를 반복하기 전에, 프로세스 흐름 232로 도시된 바와 같이 제2 횟수로 순차적으로 수행될 수도 있다.
또다른 실시예에 따르면, 단계들 222 및 224는 프로세스 흐름 230으로 도시된 바와 같이 단계들 226 및 228을 수행하기 전에, 제1 횟수로 순차적으로 수행될 수도 있고, 단계들 226 및 228은 프로세스 흐름 234에서 단계들 222 및 224를 반복하기 전에, 프로세스 흐름 232로 도시된 바와 같이 제2 횟수로 순차적으로 수행될 수도 있다. 이 점에 있어서, "제1 횟수"와 "제2 횟수"라는 용어들은 쉬운 이해를 위하여 상이한 용어들을 제공하기 위하여 사용된다는 것이 이해되어야 한다. 그러나, 제1 및 제2 횟수는 동일하거나 상이한 수일 수 있다.
일 실시예에 따르면, 프로세스 흐름 234가 수행될 때마다 제1 횟수는 단조 감소할 수도 있고, 제2 횟수는 단조 증가할 수도 있다. 일 예에서, 단계 222에서, 기판은 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 224에서, 기판은 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출되고, 단계 222 및 단계 224는 프로세스 흐름 230을 사용하여 2회 반복된다. 그 후, 단계 226에서, 기판은 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 228에서, 기판은, 제2 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출된다. 다음, 단계 222에서, 기판이 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 224에서, 기판은, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출되고, 단계 222 및 단계 224가 프로세스 흐름 230을 사용하여 1회 반복된다. 그 후, 단계 226에서, 기판은 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 228에서, 기판은, 제2 레벨의 플라즈마 전력에 서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출되고, 단계 226 및 단계 228은 프로세스 흐름 232을 사용하여 1회 반복된다. 다음, 단계 222에서, 기판은 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 224에서, 기판은, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출된다. 그 후, 단계 226에서, 기판은 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 228에서, 기판은, 제2 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출되고, 단계 226 및 단계 228이 프로세스 흐름 232를 사용하여 2회 반복된다. 이 예에서, 스트레인드 SiN막의 증착 중에 제1 횟수는 3에서 2로 다시 1로 감소되며, 제2 횟수는 1에서 2로 다시 3으로 증가된다.
계속 도 2b를 참조하여, 본 발명의 일 실시예에 따르면, 단계 224에서의 가스 펄스는 질소 전구체와의 제1 비를 갖는 희석 가스를 더 포함할 수도 있고, 단계 228에서의 가스 펄스는 질소 전구체와의 제2 비를 갖는 희석 가스를 더 포함할 수도 있고, 여기서 제2 비는 제1 비와는 상이하다. 질소 전구체에의 희석 가스의 첨가는 프로세스 챔버 내의 플라즈마 밀도에 영향을 미칠 수 있고, 따라서 활성화된 질소 전구체의 양은 실리콘 전구체와 상호 작용하는 데 사용 가능하다. 희석 가스는 He, Ar, Ne, Kr, Xe, 또는 H2, 또는 그 2 이상의 조합에서 선택될 수도 있다. 제1 및 제2 비들은, 예컨대 D/N 또는 D/(D+N)로서 정의될 수도 있고, 여기서 D 및 N은 각각 희석 가스와 질소 전구체의 양들을 칭한다. 일 실시예에 따르면, 제1 및 /또는 제2 비들은, 실질적으로 순수한 질소 전구체에 대응하는 비에서, 희석 가스와 질소 전구체의 조합에 대응하는 다른 비로, 실질적으로 순수한 희석 가스에 대응하는 또다른 비로 변할 수도 있다. 일 예에서, D/(D+N) 비는 SiN막의 증착 동안, 예컨대 0, 0.05, 0.10, ..., 0.90, 0.95, 및 1.0으로서 단조 증가할 수도 있다.
도 2c는 본 발명의 다른 실시예에 따라 스트레인드 SiN막을 형성하기 위한 프로세스 흐름도이다. 프로세스 240은, 단계 242에서 플라즈마 전력의 레벨을 선택하는 단계를 포함한다. 플라즈마 전력의 레벨은, 플라즈마 형성에 대한 하한 이하인 제1 레벨에서, 플라즈마 전력의 원하는 최대 레벨에 대응하는 플라즈마 전력의 제2 레벨까지의 범위일 수 있다. 따라서, 플라즈마 전력의 제1 레벨은 0W의 플라즈마 전력일 수 있다. 단계 244에서, 기판은 실리콘 전구체를 함유하는 가스 펄스에 노출되고, 단계 246에서, 기판은, 플라즈마 전력의 선택된 레벨에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출된다. 단계 248에서, 플라즈마 전력의 레벨이 조정되고, 프로세스 흐름 250으로 도시된 바와 같이 단계 244가 반복된다. 일 실시예에 따르면, 플라즈마 전력의 레벨은 SiN막의 증착 동안 단조 증가 또는 감소할 수 있다. 프로세스 240은, 단계 244 및 246에서 가스 펄스들의 적어도 부분적인 시간적 오버랩을 갖는 실리콘 전구체와 플라즈마 활성화된 질소 전구체의 가스 노출들의 중단을 포함하는 펄스 PECVD 프로세스로서 수행될 수도 있다. 대안적으로, 프로세스 240은 단계 244와 단계 246에서 가스 펄스들의 오버랩이 없는 PEALD 프로세스로서 수행될 수도 있다.
도 2c를 계속 참조하여, 본 발명의 일 실시예에 따르면, 단계 246의 가스 펄스는 질소 전구체와의 제1 비를 갖는 희석 가스를 더 포함할 수도 있고, 단계 248은 제1 비에서 이 제1 비와는 상이한 제2 비까지 희석 가스량을 조정하는 단계를 더 포함할 수도 있다.
도 2d는 본 발명의 다른 실시예에 따라 스트레인드 SiN막을 형성하기 위한 프로세스 흐름도이다. 프로세스(260)는, 단계 262에서, 기판을, 실리콘 전구체와, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출시키는 단계를 포함한다. 단계 264에서, 기판은, 실리콘 전구체와, 제1 레벨의 플라즈마 전력과는 상이한 제2 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출된다. 본 발명의 일 실시예에 따르면, 단계 262의 가스 펄스는 질소 전구체와의 제1 비를 갖는 희석 가스를 더 포함할 수도 있고, 단계 264의 가스 펄스는 질소 전구체와의 제2 비를 갖는 희석 가스를 더 포함할 수도 있고, 여기서 제2 비는 제1 비와는 상이하다.
도 2e는 본 발명의 다른 실시예에 따라 스트레인드 SiN막을 형성하기 위한 프로세스 흐름도이다. 프로세스 280은, 단계 282에서, 기판을, 실리콘 전구체와, 노출 동안 변하는 플라즈마 전력의 레벨에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스에 노출하는 단계를 포함한다. 일 예에서, 플라즈마 전력의 레벨은 SiN막의 증착 동안 단조 증가 또는 감소할 수 있다. 본 발명의 일 실시예에 따르면, 단계 282의 가스 펄스는 질소 전구체와의 비를 갖는 희석 가스를 더 포함할 수도 있고, 여기서 이 비는 노출 동안 변한다. 일 예에서, 이 비는 SiN막의 증착 동안 단조 증가 또는 감소할 수 있다.
본 발명은 그 몇몇 실시예들의 기술로 설명되었고, 그 실시예들이 상당히 상세하게 설명되었으나, 이들은 이러한 상세한 사항으로 첨부된 청구항들의 범위를 제한하거나, 어떤 식으로든 한정하고자 함이 아니다. 부가적인 이점들 및 변형들이 당업자들에게 용이하게 가능할 것이다. 따라서, 광범위한 태양에서의 본 발명은, 도시되고 설명된 특정 상세한 사항, 대표적인 시스템들 및 방법, 및 설명된 예들에 한정되지 않는다. 예컨대, 본 발명의 실시예들은, 동일한 질소 전구체와 동일한 실리콘 전구체에 관하여 상이한 반응성 특징들을 제공하기 위하여 플라즈마 전력을 변화시키는 것에 관하여 설명하였지만, 본 발명은 이러한 설명에 한정되지 않는다. 특히, 플라즈마 전력이 변하는 특징은, 스트레인드 SiN막을 증착시키기 위하여, 질소 전구체를 변화시키는 것 및/또는 실리콘 전구체 형태를 변화시키는 것과 조합하여 사용될 수도 있다. 따라서, 일반적인 발명의 개념의 범위를 벗어나지 않고 이러한 상세한 사항에 대한 변형이 이루어질 수도 있다.

Claims (27)

  1. 프로세스 챔버에서 기판 상에 스트레인드(strained) SiN막을 증착하는 방법으로서,
    상기 기판을 실리콘 전구체를 함유하는 가스에 노출시키는 단계;
    상기 기판을, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화되며, 상기 실리콘 전구체와 제1 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출시키는 단계; 및
    상기 기판 상에 형성된 상기 SiN막의 특성이 변하여 상기 스트레인드 SiN막을 제공하도록, 상기 기판을, 상기 제1 레벨과는 상이한 제2 레벨의 플라즈마 전력에서 상기 플라즈마 소스에 의하여 활성화되며, 상기 실리콘 전구체와 제2 반응성 특징으로 반응하도록 구성된 질소 전구체를 함유하는 가스에 노출시키는 단계
    를 포함하는 스트레인드 SiN막의 증착 방법.
  2. 제 1 항에 있어서,
    a) 상기 기판을 상기 실리콘 전구체를 함유하는 가스 펄스에 노출시키는 단계;
    b) 상기 기판을, 상기 제1 레벨의 플라즈마 전력에서 상기 플라즈마 소스에 의하여 활성화된 상기 질소 전구체를 함유하는 가스 펄스에 노출시키는 단계;
    c) 상기 기판을 상기 실리콘 전구체를 함유하는 가스 펄스에 노출시키는 단 계;
    d) 상기 기판을, 상기 제2 레벨의 플라즈마 전력에서 상기 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스 펄스에 노출시키는 단계; 및
    e) 상기 단계들 a) - d)를 미리 결정된 횟수로 반복하는 단계
    를 포함하는 스트레인드 SiN막의 증착 방법.
  3. 제 2 항에 있어서,
    상기 단계 c) 및 상기 단계 d)를 수행하기 전에, 상기 단계 a) 및 상기 단계 b)를 제1 횟수로 순차적으로 수행하는 단계를 더 포함하는 스트레인드 SiN막의 증착 방법.
  4. 제 2 항에 있어서, 상기 단계 e)에서 상기 단계 a) 및 상기 단계 b)를 반복하기 전에, 상기 단계 c) 및 상기 단계 d)를 제2 횟수로 순차적으로 수행하는 단계를 더 포함하는 스트레인드 SiN막의 증착 방법.
  5. 제 2 항에 있어서,
    상기 단계 c) 및 상기 단계 d)를 수행하기 전에, 상기 단계 a) 및 상기 단계 b)를 제1 횟수로 순차적으로 수행하는 단계, 및 상기 단계 e)에서 상기 단계 a) 및 상기 단계 b)를 반복하기 전에, 상기 단계 c) 및 상기 단계 d)를 제2 횟수로 순차적으로 수행하는 단계를 더 포함하는 스트레인드 SiN막의 증착 방법.
  6. 제 5 항에 있어서,
    상기 단계 e)는, 상기 스트레인드 SiN막의 증착 동안, 상기 제1 횟수 또는 상기 제2 횟수, 또는 상기 제1 횟수와 상기 제2 횟수 모두를 변화시키는 단계를 더 포함하는 것인 스트레인드 SiN막의 증착 방법.
  7. 제 2 항에 있어서,
    상기 스트레인드 SiN막의 증착 동안, 상기 제1 레벨의 플라즈마 전력 또는 상기 제2 레벨의 플라즈마 전력, 또는 상기 제1 레벨의 플라즈마 전력과 상기 제2 레벨의 플라즈마 전력 모두가 변하는 것인 스트레인드 SiN막의 증착 방법.
  8. 제 7 항에 있어서,
    상기 제1 레벨의 플라즈마 전력 또는 상기 제2 레벨의 플라즈마 전력, 또는 상기 제1 레벨의 플라즈마 전력과 상기 제2 레벨의 플라즈마 전력 모두는, 플라즈마 형성을 위한 하한 이하의 낮은 레벨의 플라즈마 전력과, 플라즈마 전력의 원하는 최대 레벨에 대응하는 높은 레벨의 플라즈마 전력 사이에 있는 것인 스트레인드 SiN막의 증착 방법.
  9. 제 1 항에 있어서,
    상기 실리콘 전구체는, 실란, 디실란, 모노클로로실란, 디클로로실란, 트리 클로로실란, 헥사클로로디실란, 디에틸실란, 또는 알킬아미노실란, 또는 그 2 이상의 조합을 포함하는 것인 스트레인드 SiN막의 증착 방법.
  10. 제 9 항에 있어서,
    상기 알킬아미노실란은, 디-이소프로필아미노실란(H3Si(NiPr2)), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디이소프로필아미노)실란(H2Si(NiPr2)2), 트리스(이소프로필아미노)실란(HSi(NiPr2)3), 비스(tert-부틸아미노)실란((tBu(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 또는 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3), 또는 그 2이상의 조합을 포함하는 것인 스트레인드 SiN막의 증착 방법.
  11. 제 1 항에 있어서,
    상기 질소 전구체는, N2, NH3, N2H4, 및 C1 - C10 알킬 하이드라진 화합물들에서 선택되는 것인 스트레인드 SiN막의 증착 방법.
  12. 제 2 항에 있어서,
    상기 각 단계들 a) - d) 후에, 상기 프로세스 챔버를 씻어 내는 단계(purging), 또는 배기하는 단계(evacuating), 또는 씻어 내는 단계와 배기하는 단계 모두를 더 포함하는 스트레인드 SiN막의 증착 방법.
  13. 제 2 항에 있어서,
    상기 단계 a) 및 상기 단계 b)는 적어도 부분적인 시간적 오버랩을 갖는 것인 스트레인드 SiN막의 증착 방법.
  14. 제 2 항에 있어서,
    상기 단계 c) 및 상기 단계 d)는 적어도 부분적인 시간적 오버랩을 갖는 것인 스트레인드 SiN막의 증착 방법.
  15. 제 2 항에 있어서,
    상기 단계 a) 및 상기 단계 b)는 적어도 부분적인 시간적 오버랩을 가지고, 상기 단계 c) 및 상기 단계 d)는 적어도 부분적인 시간적 오버랩을 갖는 것인 스트레인드 SiN막의 증착 방법.
  16. 제 1 항에 있어서,
    상기 기판을, 제1 레벨의 플라즈마 전력에서 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스에 노출시키는 상기 단계는, 상기 질소 전구체와의 제1 희석 비를 갖는 희석 가스를 제공하는 단계를 더 포함하고, 상기 기판을, 제2 레벨의 플라즈마 전력에서 상기 플라즈마 소스에 의하여 활성화된 질소 전구체를 함유하는 가스에 노출시키는 상기 단계는, 상기 제1 희석 비와는 상이한, 상기 질소 전구체와의 제2 희석 비를 갖는 희석 가스를 제공하는 단계를 더 포함하는 것인 스트레인드 SiN막의 증착 방법.
  17. 제 16 항에 있어서,
    상기 희석 가스는, He, Ar, Ne, Kr, Xe, 또는 H2, 또는 그 2 이상의 조합에서 선택되는 것인 스트레인드 SiN막의 증착 방법.
  18. 프로세스 챔버에서 기판 상에 스트레인드 SiN막을 증착하는 방법으로서,
    상기 기판을, 실리콘 전구체와, 플라즈마 전력의 레벨에서 활성화된 질소 전구체를 함유하는 가스 펄스에 노출시키는 단계
    를 포함하며, 상기 플라즈마 전력의 레벨은 상기 노출 동안 변하는 것인 스트레인드 SiN막의 증착 방법.
  19. 제 18 항에 있어서,
    상기 플라즈마 전력의 레벨은, 플라즈마 형성에 대한 하한 이하인 제1 레벨의 플라즈마 전력과, 플라즈마 전력의 원하는 최대 레벨에 대응하는 제2 레벨의 플 라즈마 전력 사이에서 변하는 것인 스트레인드 SiN막의 증착 방법.
  20. 제 18 항에 있어서,
    상기 플라즈마 전력의 레벨은 상기 SiN막의 증착 동안 단조롭게(monotonically) 변하는 것인 스트레인드 SiN막의 증착 방법.
  21. 제 18 항에 있어서,
    상기 질소 전구체는, N2, NH3, N2H4, 및 C1 - C10 알킬 하이드라진 화합물들에서 선택되는 것인 스트레인드 SiN막의 증착 방법.
  22. 제 18 항에 있어서,
    상기 실리콘 전구체는, 실란, 디실란, 모노클로로실란, 디클로로실란, 트리클로로실란, 헥사클로로디실란, 디에틸실란, 또는 알킬아미노실란, 또는 그 2 이상의 조합을 포함하는 것인 스트레인드 SiN막의 증착 방법.
  23. 제 22 항에 있어서,
    상기 알킬아미노실란은, 디-이소프로필아미노실란(H3Si(NiPr2)), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디이소프로필아미노)실란(H2Si(NiPr2)2), 트리스(이소프로필아미노)실란(HSi(NiPr2)3), 비스(tert-부틸아미노)실란((tBu(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 및 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3), 또는 그 2 이상의 조합을 포함하는 것인 스트레인드 SiN막의 증착 방법.
  24. 제 18 항에 있어서, 상기 가스 펄스는, He, Ar, Ne, Kr, Xe, 또는 H2, 또는 그 2 이상의 조합에서 선택된 희석 가스를 더 포함하는 것인 스트레인드 SiN막의 증착 방법.
  25. 제 21 항에 있어서,
    상기 희석 가스와 상기 질소 전구체와의 비는 상기 노출 동안 변하는 것인 스트레인드 SiN막의 증착 방법.
  26. 제 1 항에 따라 증착된 스트레인드 SiN막을 포함하는 반도체 장치.
  27. 제 18 항에 따라 증착된 스트레인드 SiN막을 포함하는 반도체 장치.
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