KR20090109700A - 메모리 테스트 보드의 동기화 장치 - Google Patents

메모리 테스트 보드의 동기화 장치 Download PDF

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Abstract

본 발명은 메모리 테스트 시스템에 관한 것으로, 보다 구체적으로 메모리 테스트 시스템에 장착되어 테스트 신호를 발생하는 테스트 보드의 테스트 소자를 서로 동기화시키기 위한 장치에 관한 것이다.
본 발명에 따른 메모리 테스트 보드의 동기화 장치는 메모리 테스트 시스템에 장착되는 테스트 보드에 간단한 동기화 장치를 추가함으로써, 별도의 디버그 스테이션, 보정 보드 없이도 테스트 보드의 동기화를 수행할 수 있으며 테스트 보드의 동기화를 조립 완성된 메모리 테스트 시스템에서 그리고 메모리 테스트 시스템이 설치된 장소에서 직접 수행할 수 있다.
또한 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 별도의 디버그 스테이션 또는 보정 보드를 사용하지 않고 메모리 테스트 시스템에서 직접 테스트 보드의 동기화를 수행함으로써 정확하게 테스트 보드의 동기화를 수행할 수 있다
메모리 테스트 시스템, 테스트 보드, 동기화

Description

메모리 테스트 보드의 동기화 장치{Apparatus for synchronizing memory test board}
본 발명은 메모리 테스트 시스템에 관한 것으로, 보다 구체적으로 메모리 테스트 시스템에 장착되어 테스트 신호를 발생하는 테스트 보드의 테스트 소자를 서로 동기화시키기 위한 장치에 관한 것이다.
최근 메모리 설계 기법과 공정 기술의 급격한 발달로 메모리의 집적도가 크게 향상되고 있다. 예를 들어, DRAM 칩의 개발 과정을 살펴보면, 1985년 1Mb의 DRAM 칩이 개발된 이후, 1994년에는 64Mb 칩이, 1998년에는 1Gb 칩이 개발되었다. 이러한 메모리 집적도의 증가뿐만 아니라 메모리 속도를 향상시키기 위한 설계 기법의 개발은 앞으로도 계속될 전망이다.
메모리의 용량과 성능은 크게 증가한 반면 메모리를 테스트하기 위한 공정은 더욱 복잡해지고 어려워지고 있으며, 따라서 메모리를 테스트하는데 소요되는 비용이 전체 메모리 생산 비용 중 많은 비율을 차지하고 있다. 따라서 빠른 시간에 정확하게 메모리의 불량 여부를 판단하기 위한 테스트 방법 및 장비의 중요성이 점점 부각되고 있다.
메모리의 테스트는 크게 조립되기 전 웨이퍼 상태에서 이루어지는 웨이퍼 테스트와 조립 공정 이후에 패키지 상태에서 이루어지는 패키지 테스트로 구분할 수 있다. 웨이퍼 테스트는 다시 레이저 수리(laser repair) 공정 전에 이루어지는 레이저전 테스트와 레이저 수리 후에 이루어지는 EDS(electronic die sorting) 테스트로 구분된다.
EDS 테스트에서 합격 판정을 받은 다이는 조립 공정을 거쳐 패키지 상태의 메모리로 완성된다. 패키지 상태의 메모리는 다시 일련의 패키지 테스트를 거쳐게 된다. 즉, 먼저 조립 공정에서의 이상 유무를 판단하기 위한 DC 테스트를 실시한 후, 번인 테스트(burn-in test)를 실시하고 고온 패키지 테스트와 저온 패키지 테스트를 진행하는 순서를 거친다. 테스트의 효율성을 위해 최근에는 웨이퍼 상태에서 번인 테스트, DC 테스트를 수행하기도 한다.
도 1은 이러한 메모리의 테스트를 수행하는 장비 중 웨이퍼 상태에서 메모리를 테스트하기 위한 시스템의 일 예를 간략하게 도시하고 있는 기능 블록도이다.
도 1을 참고로 살펴보면, 웨이퍼 테스트 시스템은 크게 컴퓨터, 메인 테스트 장치, 테스트 헤더, 탐침 스테이션으로 구성되어 있다. 컴퓨터(10)는 웨이퍼 테스트 시스템의 전반적인 동작을 제어하고 모니터링할 수 있는 워크스테이션 또는 PC이며 메인 테스트 장치(20)는 다수의 테스트 보드들(25-1, 25-2,...25-n)를 장착하고 있으며, 장착된 각 테스트 보드에서는 웨이퍼 테스트를 수행하기 위한 각종 테스트 신호가 생성된다. 탐침 스테이션(40)은 다수의 웨이퍼를 적재하여 테스트할 웨이퍼를 순차적으로 로딩하는 장치이며, 테스트 헤더(30)는 구비된 다수개의 접속 핀을 통해 웨이퍼 상의 다수의 메모리 소자(Device Under Test,DUT)와 접속되며 메인 테스트 장치(20)로부터 발생된 테스트 신호를 각 메모리 소자에 인가하는 기능을 수행한다.
사용자는 컴퓨터(10)를 이용하여 테스트 조건 및 테스트 명령을 입력하게 되며, 메인 테스트 장치(20)는 입력된 테스트 조건과 테스트 명령에 상응하는 소정의 테스트 신호를 생성한다. 메인 테스트 장치(20)로부터 생성된 테스트 신호는 테스트 헤더(30)를 통해 탐침 스테이션에 로딩된 웨이퍼로 입력되어 웨이퍼 상의 메모리 소자를 테스트한다. 테스트 결과 신호는 다시 메인 테스트 장치(20)를 거쳐 컴퓨터(10)로 전달되며, 사용자는 컴퓨터(10)를 통해 메모리 소자의 테스트를 결과를 모니터링할 수 있다.
정확한 메모리 테스트를 위하여 웨이퍼의 메모리 소자로 전달되는 테스트 신호는 서로 동기화되어야 한다. 그러나 통상적으로 테스트 보드는 PCB(Printed Circuit Board)로 제작되는데 PCB 자체 성분, PCB에 실장되는 전자 소자들 사이의 간섭, 외부 환경 등에 의해 테스트 보드에 실장되는 테스트 소자들은 서로 동기화되지 않게 된다.
따라서 메인 테스트 장치(20)에 장착되는 테스트 보드들(25-1, 25-2,...25-n)은 실제 메인 테스트 장치(20)에 장착되기 전, 또는 메인 테스트 장치(20)에 장착된 후 주기적으로 동기화 테스트를 수행하여, 메모리 소자로 입력되는 테스트 신호들이 서로 동기화되도록 보정하여야 한다.
도 2는 종래 메인 테스트 장치(20)에 장착되는 테스트 보드들(25-1, 25- 2,...25-n)의 동기화를 수행하는 장치를 설명하기 위한 도면이다.
도 2를 참고로 살펴보면, 디버그 스테이션(debug station, 50)의 보드 삽입구(51)에 동기화를 수행하고자 하는 테스트 보드(60)와 보정(calibration) 보드(70)를 차례로 삽입한다. 디버그 스테이션(50)의 보드 삽입구(51) 끝 단에서 테스트 보드(60)와 디버그 스테인션은 암/수 소켓(미도시)을 통해 서로 전기적으로 접속된다. 한편, 테스트 보드(60)와 보정 보드(70)는 각각 암소켓(61)과 수소켓(71)을 구비하고 있으며, 암소켓(61)과 수소켓(71)의 체결을 통해 테스트 보드(60)와 보정 보드(70)는 서로 전기적으로 접속된다.
컴퓨터(80)를 통해 테스트 보드(60)의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 사용자 명령에 상응하는 동기화 신호는 디버그 스테이션(50)을 통해 테스트 보드(60)로 입력된다. 즉, 디버그 스테인션(50)은 컴퓨터(80)에서 생성한 동기화 신호를 테스트 보드(60)로 입력시켜 주기 위한 인터페이스로 동작한다. 입력된 동기화 제어 신호는 테스트 보드(60)에 구비되어 있는 다수의 테스트 소자들에 입력되며, 다수의 테스트 소자들은 입력된 동기화 신호에 따른 테스트 신호를 출력한다. 출력된 테스트 신호는 다시 보정 보드(70)를 통해 출력된다. 테스트 보드에는 테스트 신호를 생성하기 위한 다수의 테스트 소자들이 실장되어 있다. 예를 들어, 펄스 구동기(Pulse Driver, PD), IO(Input/Output) 소자 등이 테스트 보드에 장작되어 있다.
보정 보드(70)에는 각 테스트 소자에서 출력되는 테스트 신호를 측정하기 위한 다수의 출력 단자들이 구비되어 있다. 사용자는 오실로스코프와 같은 신호 측 정 장치를 보정 보드(70)의 출력 단자에 접속시켜 각 테스트 신호를 신호 측정 장치를 통해 모니터링함으로써, 테스트 보드(60)에 실장되어 있는 테스트 소자들이 서로 동기화되었는지 확인할 수 있다.
도 3은 테스트 보드(60)와 접속되는 종래 보정 보드(70)의 일 예에 대한 회로도를 간략하게 도시하고 있다.
도 3을 참고로 살펴보면, 테스트 보드(60)에는 다수의 테스트 소자(PD, IO)들이 실장되어 있다. 컴퓨터(80)를 통해 테스트 보드(60)의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 컴퓨터(80)는 사용자 명령에 상응하는 동기화 신호를 생성하고 생성한 동기화 신호를 디버그 스테이션(50)을 통해 테스트 보드(60)로 제공한다.
컴퓨터(80)에서 생성된 동기화 신호는 테스트 보드(60)에 실장되어 있는 다수의 테스트 소자들이 서로 동기화되었는지 테스트하기 위한 신호로 선택 제어 명령 또는 테스트 신호 출력 명령을 포함한다. 동기화 신호의 선택 제어 명령에 따라 테스트 보드(60)에 실장되어 있는 다수의 테스트 소자들 중 동기화 테스트를 수행하고자 하는 테스트 소자가 선택된다. 또한 동기화 신호의 테스트 신호 출력 명령에 따라 선택된 테스트 소자는 테스트 신호를 출력한다.
한편, 보정(Calibration) 보드(70)는 커넥터(C)를 통해 디버그 스테이션(50)에서 테스트 보드(60)의 출력단과 접속되어 있다. 선택된 테스트 보드(60)의 테스트 소자로부터 출력된 테스트 신호는 커넥터(C0)를 통해 보정 보드(70)로 입력된다. 보정 보드(70)는 다수의 릴레이(R)와 하나의 비교부(75)를 구비하고 있으며, 각 테스트 소자와 접속되는 보정 보드(70)의 커넥터(C1)로부터 비교부(75)까지의 라인 길이는 모두 동일하다.
동기화 신호의 선택 제어 명령에 따라 온/오프 제어되는 릴레이(R)를 통해 선택된 테스트 소자로부터 출력된 테스트 신호는 비교부(75)로 입력된다. 한편, 선택된 테스트 소자와 동기화되어 있는, 일정 주기를 가지는 구형 파형의 기준 신호가 비교부(75)로 입력된다. 기준 신호는 테스트 소자의 출력단에서 비교부(75)까지의 라인 길이를 감안하여 시간 지연시킨 신호이다. 사용자는 비교부(75)의 출력단에 오실로스코프의 양 단자를 접속시켜 선택된 테스트 소자와 기준 신호가 서로 동기화되었는지 판단하고 선택된 테스트 소자의 테스트 신호에 시간 지연이 있는 경우 이를 보정한다. 테스트 보드(60)에 구비되어 있는 다수의 테스트 소자들에 대해 위와 동일한 동기화 테스트 방법을 반복하여 각 테스트 소자에 대한 동기화를 수행한다.
예를 들어, 선택된 테스트 소자(PD1)의 동기화를 수행하기 위한 동기화 명령에 따라 보정 보드(70)에 구비되어 있는 릴레이들(R1, R2, R3, R4)은 선택적으로 온 제어되어, 선택된 테스트 소자(PD1)로부터 출력된 테스트 신호가 비교부(75)로 입력되도록 한다. 비교부(75)로는 테스트 소자(PD1)로부터 출력된 테스트 신호와 함께 기준 신호가 입력되며, 사용자는 테스트 신호와 기준 신호를 오실로스코프로 모니터링하여 테스트 소자(PD1)의 동기화를 수행할 수 있다.
종래 테스트 보드의 동기화를 수행하기 위해서는 디버그 스테이션이라는 별도의 장치와 보정 보드가 필요하였다. 따라서 종래 테스트 보드의 동기화를 수행하기 위해서는 메모리 테스트 시스템의 설치 또는 조립 전 메모리 테스트 시스템에 장착되는 모든 테스트 보드를 디버그 스테이션과 보정 보드를 이용하여 미리 동기화하거나 메모리 테스트 시스템의 사용 중 주기적으로 메모리 테스트 시스템에서 테스트 보드를 분해하여 디버그 스테이션이 구비되어 있는 장소로 운반하여 각 테스트 보드의 동기화를 수행하여야 한다는 불편함이 있었다.
또한, 테스트 보드의 동기화를 위하여 별도의 디버그 스테이션과 보정 보드를 사용하여야 하기 때문에, 디버그 스테이션 또는 보정 보드 자체의 시간 지연으로 인해 테스트 보드의 동기화 여부를 정확하게 테스트하기 곤란하다는 문제점이 있다.
테스트 보드의 동기화는 외부 환경 요인, 조립되는 메모리 테스트 시스템의 다른 보드와 테스트 보드 사이의 상호 연관 요인, 또는 테스트 보드 자체의 요인 등에 의해 조립 완성된 메모리 테스트 시스템에서, 메모리 테스트 시스템이 설치되는 장소에서 수행되는 것이 가장 바람직하다.
본 발명은 위에서 언급한 종래 동기화 방법의 문제점 또는 불편함을 해결하고 가장 바람직하게 테스트 보드의 동기화를 수행할 수 있는 장치를 제공하는 것을 목적으로 하는바, 구체적으로 별도의 디버그 스테이션 또는 보정 보드 없이도 테스 트 보드의 동기화를 수행할 수 있는 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 목적은 조립 완성된 메모리 테스트 시스템에서 그리고 메모리 테스트 시스템이 설치되는 장소에서 직접 테스트 보드의 동기화를 수행할 수 있는 장치를 제공하는 것이다.
위에서 설명한 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 테스트 보드의 동기화 장치는 다수의 테스트 소자의 출력단 각각에 접속되어 있는 제 1 라인과, 제1 라인과 병렬로 다수의 테스트 소자의 출력단 각각에 접속되어 있는 제2 라인 및 다수의 테스트 소자들 중 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호를 제1 라인 또는 제2 라인을 통해 입력받으며 입력된 테스트 신호들의 시간 지연 차이를 비교하는 비교부를 포함하는 것을 특징으로 하는 한다.
본 발명의 목적을 달성하기 위하여 본 발명의 제2 실시예에 따른 메모리 테스트 보드의 동기화 장치는 다수의 테스트 소자들 중 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호의 시간 지연 차이를 비교하는 비교부와, 비교한 시간 지연 차이가 선택된 2개의 테스트 소자와 비교부 사이의 거리 차이를 감안하여 결정되는 임계 오차 범위인지 판단하는 판단부 및 판단부의 판단 결과 테스트 신호의 시간 지연 차이가 임계 오차 범위를 벗어나는 경우, 선택된 2개의 테스트 소자들 중 하나의 테스트 소자로부터 출력되는 테스트 신호를 기준 신호로 하여 나머지 다른 하나의 테스트 소자로부터 출력되는 테스트 신호를 기준 신호에 동기화되도록 제어하는 동기화 제어부를 구비하는 것을 특징으로 하는 한다.
본 발명에 따른 메모리 테스트 보드의 동기화 장치는 아래와 기술한 다양한 효과를 가진다.
첫째, 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 메모리 테스트 시스템에 장착되는 테스트 보드에 간단한 동기화 장치를 추가함으로써, 별도의 디버그 스테이션, 보정 보드 없이도 테스트 보드의 동기화를 수행할 수 있다.
둘째, 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 메모리 테스트 시스템에 장착되는 테스트 보드의 동기화를 조립 완성된 메모리 테스트 시스템에서 그리고 메모리 테스트 시스템이 설치된 장소에서 직접 수행할 수 있다.
셋째, 본 발명에 따른 메모리 테스트 보드의 동기화 장치는 별도의 디버그 스테이션 또는 보정 보드를 사용하지 않고 메모리 테스트 시스템에서 직접 테스트 보드의 동기화를 수행함으로써 정확하게 테스트 보드의 동기화를 수행할 수 있다
이하 첨부한 도면을 참고로 본 발명에 따른 메모리 테스트 보드의 동기화 장치를 보다 구체적으로 살펴본다.
도 4는 본 발명의 일 실시예에 따른 메모리 테스트 보드의 동기화 장치(100)를 도시하고 있다.
도 4를 참고로 살펴보면, 테스트 보드에 실장되어 있는 다수의 테스트 소자(PD, IO)들 각각의 출력단에는 제1 라인(103)과 제2 라인(105)이 서로 병렬로 접 속되어 있다. 비교부(120)는 제1 라인(103)과 제2 라인(105)을 통해 테스트 소자의 출력단과 접속된다. 바람직하게, 다수의 테스트 소자의 출력단에는 메모리의 측정 파라미터를 측정하기 위한 유닛(110, Parametric Measurement Unit(PMU))을 접속시키기 위한 접속 라인이 구비되어 있으며 제1 라인(103)과 제2 라인(105)은 상기 접속 라인인 것을 특징으로 한다.
테스트 보드에 실장되어 있는 테스트 소자들의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 컴퓨터는 사용자 명령에 상응하는 동기화 신호를 생성하고 생성한 동기화 신호를 테스트 보드로 제공한다. 컴퓨터에서 생성된 동기화 신호는 테스트 보드에 실장되어 있는 다수의 테스트 소자들이 서로 동기화되었는지 테스트하기 위한 신호로 선택 명령 또는 테스트 신호 출력 명령을 포함한다.
동기화 신호의 선택 명령에 따라 테스트 보드에 실장되어 있는 다수의 테스트 소자들 중 동기화를 수행하고자 하는 테스트 소자가 선택된다. 동기화 신호의 선택 명령에 따라 다수의 테스트 소자들 중 동기화를 수행하기 위한 2개의 테스트 소자들이 선택된다. 선택된 2개의 테스트 소자들 중 제1 테스트 소자는 기준 테스트 소자로서, 선택된 2개의 테스트 소자들 중 제2 테스트 소자를 제1 테스트 소자에 동기화하기 위한 소자로 사용된다. 동기화를 수행하기 위한 테스트 소자가 선택된 후, 테스트 신호 출력 명령에 따라 선택된 테스트 소자는 테스트 신호를 출력한다.
제1 테스트 소자와 제2 테스트 소자로부터 출력된 테스트 신호들은 릴레이(R)를 거쳐 비교부(120)로 입력된다. 테스트 소자의 출력단과 비교부(120)를 접 속하는 제1 라인(103)과 제2 라인(105)의 중간에는 선택적으로 테스트 소자와 비교부(120)를 접속/차단 제어하기 위한 릴레이(R)가 각각 구비되어 있다. 릴레이(R)는 제1 테스트 소자 또는 제2 테스트 소자와 비교부(120)를 접속시키기 위하여 사용자에 의해 수동으로 온/오프 제어되거나 자동으로 온/오프 제어된다. 릴레이(R)를 자동으로 온/오프 제어하는 경우, 릴레이 제어 수단(미도시)을 더 구비하고 있으며 릴레이 제어 수단은 선택 명령에 따라 선택된 제1 테스트 소자와 제2 테스트 소자에서 출력된 테스트 신호가 비교부(120)로 입력되도록 릴레이를 온/오프 제어한다.
비교부(120)는 입력된 테스트 신호들의 시간 지연 차이를 비교하여 출력한다. 비교부(120)는 선택된 제1 테스트 소자로부터 출력된 제1 테스트 신호와 선택된 제2 테스트 소자로부터 출력된 제2 테스트 신호의 에지를 판단하고 판단한 에지에 기초하여 제1 테스트 신호와 제2 테스트 신호의 시간 지연 차이를 계산한다. 바람직하게, 비교부(120)는 기준 테스트 소자인 제1 테스트 소자로부터 출력되는 제1 테스트 신호를 기준으로 제2 테스트 신호의 시간 지연 차이를 계산한다.
제2 테스트 소자의 동기화 이후, 제2 테스트 소자를 제외한 다른 테스트 소자의 동기화를 수행하기 위한 사용자 명령에 따라 기준 테스트 소자로 사용되는 제1 테스트 소자를 그대로 유지하며 다수의 테스트 소자들 중 이미 선택되었던 제2 테스트 소자를 제외한 나머지 테스트 소자를 차례로 선택하여 선택된 테스트 소자와 제1 테스트 소자 사이의 시간 지연 차이를 위에서 설명한 방식과 동일하게 계산한다.
바람직하게, 기준 테스트 소자인 제1 테스트 소자로부터 출력되는 테스트 신호는 제1 라인을 통해 비교부(120)로 입력되며, 제1 테스트 소자를 제외한 나머지 선택된 테스트 소자로부터 출력되는 테스트 신호는 제2 라인을 통해 비교부(120)로 입력된다.
각각의 테스트 소자로부터 비교부(120)까지의 제1 라인과 제2 라인의 길이는 서로 상이하다. 따라서 다수의 테스트 소자들이 기준 테스트 소자를 기준으로 서로 동기화되어 있더라도 제1 라인과 제2 라인의 길이 차이로 인해 제1 라인 또는 제2 라인의 길이 차이로 인한 시간 지연 차이가 발생한다. 도 6은 PD1을 기준 테스트 소자로 하는 경우, 각 테스트 소자와 비교부(120) 사이의 제1 라인(103) 또는 제2 라인(105)의 길이 차이로 인해 발생하는 시간 지연의 차이를 도시하고 있다. 사용자는 각 테스트 소자와 비교부(120) 사이의 제1 라인(103) 또는 제2 라인(105)의 길이 차이로 인해 발생되는 시간 지연 차이와 비교부(120)에서 계산된 기준 테스트 소자와 다른 테스트 소자의 시간 지연 차이를 차감하여 각 테스트 소자의 동기화 여부를 판단할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 테스트 보드의 동기화 장치(200)를 도시하고 있다.
도 5를 참고로 살펴보면, 테스트 보드에 실장되어 있는 다수의 테스트 소자(PD, IO)들 각각의 출력단에는 제1 라인(203)과 제2 라인(205)이 서로 병렬로 접속되어 있다. 비교부(220)는 제1 라인(203)과 제2 라인(205)을 통해 테스트 소자의 출력단과 접속된다. 바람직하게, 제1 라인(203)과 제2 라인(205)은 다수의 테 스트 소자와 PMU(210)를 접속시키기 위한 접속 라인인 것을 특징으로 한다.
테스트 보드에 실장된 테스트 소자들의 동기화를 수행하기 위한 사용자 명령이 입력되는 경우, 컴퓨터는 사용자 명령에 상응하는 동기화 신호를 생성하고 생성한 동기화 신호를 테스트 보드로 제공한다. 컴퓨터에서 생성된 동기화 신호는 테스트 보드에 실장되어 있는 다수의 테스트 소자들이 서로 동기화되었는지 테스트하기 위한 신호로 선택 명령 또는 테스트 신호 출력 명령을 포함한다.
동기화 신호의 선택 명령에 따라 하나의 기준 테스트 소자와 기준 테스트 소자를 제외한 다수의 테스트 보드들 중 기준 테스트 소자에 동기화시키기 위한 테스트 보드가 차례로 선택된다. 동기화 신호의 테스트 신호 출력 명령에 따라 기준 테스트 소자와 선택된 테스트 보드는 각각 테스트 신호를 출력한다.
기준 테스트 소자와 선택된 테스트 소자로부터 출력된 테스트 신호들은 릴레이(R)를 거쳐 비교부(220)로 입력된다. 테스트 소자의 출력단과 비교부(220)를 접속하는 제1 라인(203)과 제2 라인(205)의 중간에는 선택적으로 테스트 소자와 비교부(220)를 접속 차단 제어하기 위한 릴레이(R)가 각각 구비되어 있다. 릴레이는 기준 테스트 소자와 선택된 테스트 소자로부터 출력되는 테스트 신호가 각각 비교부(220)로 입력되도록 온/오프 제어된다.
비교부(220)는 제1 라인(203)을 통해 기준 테스트 소자로부터 입력된 기준 신호와 제2 라인(205)을 통해 선택된 테스트 소자로부터 차례로 입력된 테스트 신호의 시간 지연 차이를 계산한다. 기준 테스트 소자를 포함한 각각의 테스트 소자로부터 비교부(220)까지의 제1 라인(203)과 제2 라인(205)의 길이는 서로 상이하므 로, 도 6에 도시되어 있는 것과 같이 다수의 테스트 소자들이 서로 동기화되었더라도 제1 라인(203)과 제2 라인(205)의 길이 차이로 인하여 비교부(220)로 입력된 기준 신호와 테스트 신호들 사이에 시간 지연 차이가 발생한다.
판단부(230)는 계산한 시간 지연 차이가 기준 테스트 소자와 비교부(220) 사이의 제1 라인(203) 길이, 선택된 테스트 소자와 비교부(220) 사이의 제2 라인(205)의 길이 차이로 인하여 발생하는 시간 지연 차이인지 판단한다. 바람직하게, 판단부(230)는 도 7에 도시되어 있는 것과 같이 기준 신호와 선택된 테스트 소자로부터 출력되는 테스트 신호 사이에 발생하는 시간 지연 차이(T2-T1)가 임계 오차(TH1) 범위 내(T2-T1<TH1)에서 있는지 판단한다.
동기화 제어부(240)는 판단부(230)의 판단 결과에 따라 기준 신호와 선택된 테스트 소자로부터 출력되는 테스트 신호 사이의 시간 지연 차이가 임계 오차 범위를 벗어나는 경우, 선택된 테스트 소자로부터 출력되는 테스트 신호를 기준 신호에 동기화되도록 제어하는 신호를 생성하여 시간 지연부(250)로 출력한다. 시간 지연부(250)는 동기화 제어부(240)의 동기화 제어 신호에 따라 동기화되지 않은 테스트 소자로부터 출력되는 테스트 신호의 파형을 시간 지연시킨다. 바람직하게, 시간 지연부(250)는 테스트 소자로부터 출력되는 테스트 신호의 파형을 지연시키는 비이너(vernier) 소자 또는 파형 발생기(ALPG) 등이 사용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 위에서는 웨이퍼 상태에서 메모리를 테스트하는 시스템에 장착된 테스트 보드의 동기화 장치에 대해 설명하였으나, 본 발명은 패키지 상태에서 메모리를 테스트하는 시스템에 장착되는 테스트 보드들의 동기화를 위해서도 사용될 수 있다.
따라서, 위에서 설명한 본 발명의 다양한 실시예는 본 발명의 권리범위를 정함에 있어 하나의 참고가 될 뿐이며, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 이러한 메모리의 테스트를 수행하는 장비 중 웨이퍼 상태에서 메모리를 테스트하기 위한 시스템의 일 예를 간략하게 도시하고 있는 기능 블록도이다.
도 2는 종래 메인 테스트 장치(20)에 장착되는 테스트 보드들의 동기화를 수행하는 장치를 설명하기 위한 도면이다.
도 3은 테스트 보드(60)와 접속되는 종래 보정 보드(70)의 일 예에 대한 회로도를 간략하게 도시하고 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 테스트 보드의 동기화 장치를 도시하고 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 테스트 보드의 동기화 장치를 도시하고 있다.
도 6은 테스트 소자(PD1)를 기준으로 각 테스트 소자와 비교부(120) 사이의 길이 차이로 인해 발생하는 시간 지연의 차이를 도시하고 있다.
도 7은 기준 신호와 선택된 테스트 소자로부터 출력되는 테스트 신호의 일 예를 도시하고 있다.
<도면의 주요 부분에 대한 설명>
10: 컴퓨터 20: 메인 테스트 장치
30: 테스트 헤더 40: 탐침 스테이션
50: 디버그 스테이션 60: 테스트 보드
70: 보정 보드 110, 210: PMU
103, 203: 제1 라인 105, 205: 제2 라인
120, 220: 비교부 230: 판단부
240: 동기화 제어부 250: 시간 지연부

Claims (8)

  1. 메모리 테스트 보드에 장착된 다수의 테스트 소자로부터 테스트하고자 하는 메모리로 출력되는 각 테스트 신호 사이의 시간 지연을 동기화하는 장치에 있어서,
    상기 다수의 테스트 소자의 출력단 각각에 접속되어 있는 제 1 라인;
    상기 제1 라인과 병렬로 상기 다수의 테스트 소자의 출력단 각각에 접속되어 있는 제2 라인; 및
    상기 다수의 테스트 소자들 중 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호를 상기 제1 라인 또는 제2 라인을 통해 입력받으며, 상기 입력된 테스트 신호들의 시간 지연 차이를 비교하는 비교부를 포함하는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
  2. 제 1 항에 있어서, 상기 제1 라인과 제2 라인 상에는
    상기 다수의 테스트 소자들 중 동기화하고자 하는 테스트 소자를 선택적으로 상기 비교부와 접속되도록 제어하는 릴레이가 접속되어 있는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
  3. 제 2 항에 있어서, 상기 제1 라인과 제2 라인은
    상기 다수의 테스트 소자와 상기 테스트 소자의 성능 파라미터를 측정하기 위한 유닛(parametric measurement unit)을 서로 접속하기 위한 라인이며,
    상기 비교부는 상기 성능 파마리터를 측정하기 위한 유닛과 병렬로 접속되어 있는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
  4. 메모리 테스트 보드에 장착된 다수의 테스트 소자로부터 테스트하고자 하는 메모리로 출력되는 각 테스트 신호 사이의 시간 지연을 동기화하는 장치에 있어서,
    상기 다수의 테스트 소자들 중 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호의 시간 지연 차이를 비교하는 비교부;
    상기 비교한 시간 지연 차이가 상기 선택된 2개의 테스트 소자와 상기 비교부 사이의 거리 차이를 감안하여 결정되는 임계 오차 범위인지 판단하는 판단부; 및
    상기 판단부의 판단 결과 상기 테스트 신호의 시간 지연 차이가 상기 임계 오차 범위를 벗어나는 경우, 상기 선택된 2개의 테스트 소자들 중 하나의 테스트 소자로부터 출력되는 테스트 신호를 기준 신호로 하여 나머지 다른 하나의 테스트 소자로부터 출력되는 테스트 신호를 상기 기준 신호에 동기화되도록 제어하는 동기화 제어부를 구비하는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
  5. 제 4 항에 있어서,
    상기 테스트 소자의 출력단에는 제1 라인과 제2 라인이 접속되어 있으며,
    상기 테스트 소자로부터 출력되는 테스트 신호는 상기 제1 라인 또는 제2 라인을 통해 상기 비교부로 입력되는 것을 특징으로 하는 메모리 테스트 보드의 동기 화 장치.
  6. 제 5 항에 있어서,
    상기 선택된 2개의 테스트 소자로부터 출력되는 테스트 신호들 중 상기 기준 신호는 상기 제1 라인을 통해 상기 비교부로 입력되며, 나머지 테스트 신호는 상기 제2 라인을 통해 상기 비교부로 입력되는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
  7. 제 5 항에 있어서, 상기 제1 라인과 제2 라인 상에는
    상기 다수의 테스트 소자들 중 동기화하고자 하는 테스트 소자를 선택적으로 상기 비교부와 접속되도록 제어하는 릴레이가 접속되어 있는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
  8. 제 5 항에 있어서, 상기 제1 라인과 제2 라인은
    상기 다수의 테스트 소자와 상기 테스트 소자의 성능 파라미터를 측정하기 위한 유닛(parametric measurement unit, PMU)을 서로 접속하기 위한 라인이며,
    상기 비교부는 상기 성능 파마리터를 측정하기 위한 유닛(PMU)과 병렬로 접속되어 있는 것을 특징으로 하는 메모리 테스트 보드의 동기화 장치.
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