JP7430138B2 - 不揮発性メモリにおけるワードプログラミングのためのバイアス方式及び禁止擾乱低減 - Google Patents

不揮発性メモリにおけるワードプログラミングのためのバイアス方式及び禁止擾乱低減 Download PDF

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Description

関連出願の相互参照
本出願は、２０１７年１１月１４日出願の米国仮特許出願第６２／５８５，７３９号明細書及び２０１７年１１月２７日出願の米国仮特許出願第６２／５９１，０４８号明細書の利益及び優先権を合衆国法典第３５巻１１９条（ｅ）の元に主張する２０１８年３月１２日出願の米国非仮出願第１５／９１８，７０４号明細書の国際出願であり、参照のためその全体を本明細書に援用する。
本開示は、一般的には不揮発性メモリデバイスに関し、より具体的にはワード／バイトプログラミングのバイアス方式及び禁止擾乱を低減する方法に関する。
不揮発性メモリは、コンピュータシステムにおいてデータを格納するために広く用いられ、通常、行及び列で配置された多数のメモリセルを有するメモリアレイを含む。いくつかの実施形態では、メモリセルのそれぞれは、制御／メモリゲートと基板との間に適切な極性、振幅及び持続時間の電圧を印加することによりプログラム又は消去される電荷トラップ電界効果トランジスタ（ＦＥＴ）、フローティングゲートトランジスタなどの少なくとも１つの不揮発性素子を含み得る。例えば、電荷トラップＦＥＴでは、正のゲート－基板電圧が電子をチャネルから電荷トラップ誘電体層まで突き抜けさせ、トランジスタの閾値電圧（ＶＴ）を引き上げ、負のゲートチャネル電圧は正孔をチャネルから電荷トラップ誘電体層まで突き抜けさせ、閾値電圧を低下させる。
マイクロコントローラ、タッチスクリーンコントローラ及びスマートカードなどのいくつかの現代のシステムオンチップ集積回路（ＳＯＣ ＩＣ）は、フラッシュ及び／又は電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）の形式の著しい量の埋め込み型不揮発性メモリ（ＮＶＭ）を有する。フラッシュは、コード及び大データ構造ストレージのためなどのそれほど頻繁に更新されないデータの格納に好ましいことがあり、一方、ＥＥＰＲＯＭは、より小さく且つより頻繁に更新されるデータ構造により好ましいことがある。いくつかの実施形態では、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ：ｓｉｌｉｃｏｎ－ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ－ｓｉｌｉｃｏｎ）などの電荷トラップメモリ技術は、相補金属酸化物シリコン（ＣＭＯＳ）フローへの統合化のその低費用及び容易性のために埋め込み型ＮＶＭに適切な選択肢である。ＳＯＮＯＳは通常、ページ（又は行）が一度に書き込まれる最小ブロックであり得るフラッシュ解決策において採用されてきた。一方、ＥＥＰＲＯＭ動作は、一度により小さなブロック（バイト又はワード）へ書き込む能力を必要としており、フローティングゲートメモリ技術を採用し得る。構造及び製作プロセスにおけるそれらの違いのためにフラッシュメモリ（例えばＳＯＮＯＳトランジスタ）及びＥＥＰＲＯＭ（例えばフローティングゲートトランジスタ）メモリは、単一ＩＣパッケージ又は半導体ダイ上の別個の部分内に、又はさらにはシステム内の別個のＩＣパッケージ又はダイ内に配置され、個々に作動され得る。
フラッシュ方式とＥＥＰＲＯＭ方式との両方式のためにＳＯＮＯＳなどの１つのＮＶＭ技術を使用する要求がある。組み合わせられたメモリアレイは、単一ページが３２回以上プログラムされ得るバイト及びワードプログラミング能力を可能にし得る。さらに、組み合わせられたアレイは、ＳＯＣなどの埋め込み型システム上の別個のＥＥＰＲＯＭ領域の必要性を無くす。消去すること無く単一ＳＯＮＯＳページを複数回プログラミングすることはメモリビットに高レベルの禁止擾乱（ｉｎｈｉｂｉｔ ｄｉｓｔｕｒｂ）を受けさせ得る。
したがって、本発明の目的は、これらのビットが受ける禁止擾乱を、信頼できるワードプログラミング動作を可能にするレベルまで低減するための最適化されたＳＯＮＯＳ積層、ドーピング方式及びバイアス条件を提供することである。
本発明は、以下に続く詳細説明から、そして以下に提供される添付図面及び添付の特許請求の範囲からより十分に理解されることになる。
不揮発性メモリトランジスタ又はデバイスの側断面図を示すブロック図である。 図１Ａに描写された不揮発性メモリトランジスタ又はデバイスの対応する概要図を示す。 本開示の一実施形態による不揮発性メモリアレイを示す概要図である。 本開示による消去動作の実施形態を示す不揮発性メモリアレイのセグメントの概要図である。 本開示によるプログラム動作の実施形態を示す不揮発性メモリアレイのセグメントの概要図である。 本開示の一実施形態による不揮発性メモリアレイ内のメモリトランジスタのプログラム／消去パルス幅に対する閾値電圧Ｖｔｐ（プログラム）、Ｖｔｅ（消去）及びＶｔｐｉ（禁止）の関係を示すグラフである。 本開示の一実施形態による不揮発性メモリアレイ内のメモリトランジスタの閾値電圧Ｖｔｐ及びＶｔｐｉの分布を示すグラフである。 本開示の一実施形態による不揮発性メモリアレイ内の行又はページのワード／バイト書き込みサイクルを示すブロック図である。 本開示の一実施形態による不揮発性メモリアレイ内のメモリトランジスタの閾値電圧Ｖｔｐ、Ｖｔｐｉ（単一禁止）、及びＶｔｐｉ（複数禁止）の分布を示すグラフである。 本開示の一実施形態による不揮発性メモリアレイ内のメモリトランジスタのフラッシュ動作モード及びＥＥＰＲＯＭ動作モード中の禁止閾値電圧Ｖｔｐｉとプログラムパルス幅との関係を示すグラフである。 本開示の一実施形態による不揮発性メモリアレイ内の不揮発性メモリトランジスタ対の一実施形態の側断面図を示すブロック図である。 本開示の別の実施形態によるＥＥＰＲＯＭとして動作する不揮発性メモリアレイ内のメモリトランジスタの閾値電圧Ｖｔｐｉの分布を示すグラフである。 本開示の一実施形態による不揮発性メモリトランジスタ対の一実施形態の一部分の側断面図を示すブロック図である。 主題の一実施形態によるフラッシュメモリとＥＥＰＲＯＭメモリとの両方を含む埋め込み型ＮＶＭシステムを示す概要図である。
以下の説明は、主題のいくつかの実施形態の良い理解を提供するために特定システム、部品、方法などの例など多数の特定詳細を記載する。しかし、少なくともいくつかの実施形態はこれらの特定詳細無しに実施され得るということが当業者には明らかになる。他の例では、よく知られた部品又は方法は、本明細書において説明される技術を不必要に曖昧にしないように、詳細には記述されない、又は単純なブロック図形式で提示される。したがって、以下に記載される特定詳細は単に例示的である。特定実装形態は、これらの例示的詳細から変化し得、主題の精神及び範囲内に依然として入るように企図され得る。
特記しない限り、以下の論述から明らかなように、本明細書論述を通して、「処理する」、「演算する」、「計算する」、「判断する」などの用語を使用する論述は、コンピュータシステムのレジスタ及び／又はメモリ内の電子的量などの物理量として表されるデータを、コンピュータシステムのメモリ、レジスタ、又は他のこのような情報ストレージ、伝送デバイス、又は表示デバイス内の物理量として同様に表される他のデータへ操作及び／又は変換するコンピュータ又はコンピュータシステム又は同様な電子計算デバイスの行為及び／又は処理を指すということが理解される。
主題の概要
メモリデバイスの一実施形態によると、メモリデバイスは、フラッシュメモリ部分と電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）部分とに分割された不揮発性メモリ（ＮＶＭ）アレイを含む。ＮＶＭアレイは行及び列で配置された電荷トラップメモリセルを含み、各メモリセルは、ソース及びドレイン領域内に傾斜型低ドープドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）インプラントを含むメモリトランジスタを含む。傾斜型ＬＤＤインプラントは、メモリトランジスタの酸化物－窒化物－酸化物（ＯＮＯ：ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）積層の下とハローインプラントを有する共有ソース領域を含む選択トランジスタの下とに少なくとも部分的に延びる。共有ソース領域はＮＶＭアレイの同じ行の２つの隣接メモリセル間で共有され得る。一実施形態では、フラッシュメモリ部分とＥＥＰＲＯＭ部分は１つの単一半導体ダイ内に配置され得る。
一実施形態では、ＮＶＭアレイのメモリセルは２トランジスタ（２Ｔ）アーキテクチャを有し得る。
一実施形態では、それぞれが電荷トラップ酸窒化層を含むメモリトランジスタはシリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）に基づく。
一実施形態では、メモリトランジスタの電荷トラップ酸窒化層は約４０～６０％の範囲内のシリコン含有量と約１０～４０％の範囲内の酸素含有量とを有する。
一実施形態では、ハローインプラントは２つの隣接メモリセルの共有ソース領域を少なくとも部分的に囲み得る。選択トランジスタは非対称トランジスタであり得、選択トランジスタのドレイン領域はハローインプラントを有しなくてもよい。
一実施形態では、メモリトランジスタの傾斜型ＬＤＤインプラントは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを含む。
一実施形態では、メモリセルはｎ型トランジスタであり、ｐ型ウェル内に少なくとも部分的に配置され得る。ｐ型ウェルは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを有し得る。
一実施形態では、ｐ型ウェルは、傾斜接合のためにメモリトランジスタのソース領域との接合の周囲にボロン原子でドープされ得る。
一実施形態では、選択トランジスタの共有ソース領域は第１のＬＤＤを有し得、第１のＬＤＤとハローインプラントは反対の型のドーパントによりインプラントされる。
一実施形態では、メモリデバイスのＥＥＰＲＯＭ部分は、複数のワードが複数のプログラム動作を使用してＮＶＭアレイの１つの選択された行へ順次書き込まれ得るワードプログラミングを行うように構成され、いかなる消去動作も複数のプログラム動作の各プログラム動作間に行われない。
主題の一実施形態によると、メモリアレイは行及び列で配置されたメモリセルを含む電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）部分を有し得る。ＥＥＰＲＯＭ部分では、各メモリセルは電荷トラップ不揮発性メモリ（ＮＶＭ）トランジスタを含み、同じ行内のメモリセルはＳＯＮＯＳワード線を共有し、同じ列内のメモリセルはビット線を共有し、２つの隣接列内のメモリセルは共通ソース線へ結合する。ＥＥＰＲＯＭ部分の選択された行のワードプログラミング中、複数のワードが、複数のプログラム動作を使用して、選択された行のメモリセルへ順次書き込まれる。いかなる消去動作も複数のプログラム動作の各プログラム動作間に行われなくてもよい。選択された行の第１の部分への第１のワードのプログラミング中、正電圧が、選択された行に関連するＳＯＮＯＳワード線へ印加され、約１．５Ｖ～２．５Ｖの範囲内の高い禁止電圧が第１の部分のメモリセルに関連するビット線へ印加され得、消去状態が書き込まれ、高い禁止電圧はさらに、第１の部分以外の選択された行の部分内のメモリセルに関連するビット線へ印加される。
選択された行の第２の部分への第２のワードのプログラミング中、高い禁止電圧は、消去状態が書き込まれる第２の部分のメモリセルに関連するビット線と、第１及び第２の部分以外の選択された行の部分内のメモリセルとへ印加され得る。
一実施形態では、第１と第２の部分は重ならない。
一実施形態では、メモリアレイはまたフラッシュメモリ部分を含み得る。フラッシュメモリ部分とＥＥＰＲＯＭ部分は１つの単一半導体ダイ内に配置され得る。
一実施形態では、ＥＥＰＲＯＭ部分のメモリセルのそれぞれはさらに非対称選択トランジスタを含み、非対称選択トランジスタのソースはハローインプラントを有し得る。
主題の埋め込み型システムの一実施形態によると、埋め込み型システムは、フラッシュ部分とＥＥＰＲＯＭ部分とに分割された不揮発性メモリ（ＮＶＭ）アレイを含み、フラッシュ部分及びＥＥＰＲＯＭ部分のそれぞれは行及び列で配置された電荷トラップメモリセルを含む。各メモリセルは、そのソース及びドレイン領域内に傾斜型低ドープドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）インプラントを含むシリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）ベースメモリトランジスタを含み得る。ドレイン領域はビット線へ結合され且つ制御ゲートはＳＯＮＯＳワード線へ結合され得る。メモリセルはさらに、ハローインプラントを有する共有ソース領域を含む選択トランジスタを含み得、共有ソース領域はＮＶＭアレイの同じ行の２つの隣接メモリセル間で共有され得る。埋め込み型システムはまたＥＥＰＲＯＭ部分へ結合されたプログラマブル制御回路系を有し得る。プログラマブル制御回路系は、ＥＥＰＲＯＭ部分の１つの選択された行のワードプログラミングを可能にする動作電圧を提供するように構成される。
一実施形態では、メモリトランジスタの傾斜型ＬＤＤインプラントは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを有し得る。
一実施形態では、ワードプログラミングは、複数のプログラム動作を使用することにより複数のワードを選択された行へ順次書き込むことを含む。いかなる消去動作も複数のプログラム動作の各プログラム動作間に行われない。
一実施形態では、動作電圧は、選択行のメモリセルに関連するＳＯＮＯＳワード線へ提供される第１の高電圧と、禁止されるメモリセルに関連するビット線へ提供される第２の高電圧とを含み得る。第２の高電圧は禁止擾乱を低減するために約１．５Ｖ～２．５Ｖの範囲内の禁止電圧である。
図１Ａは不揮発性メモリセルの側断面図を示すブロック図であり、その対応する概要図が図１Ｂに描写される。不揮発性メモリ（ＮＶＭ）アレイ又はデバイスは、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）又はフローティングゲート技術を使用することにより実現される不揮発性メモリトランジスタ又はデバイスを有するＮＶＭセルと、隣接して配置された又は互いに結合された通常の電界効果トランジスタ（ＦＥＴ）とを含み得る。
図１Ａに示す一実施形態では、不揮発性メモリトランジスタはＳＯＮＯＳ型電荷トラップ不揮発性メモリトランジスタである。図１Ａを参照すると、ＮＶＭセル９０は、基板９８の上に形成されたＮＶトランジスタ９４の制御ゲート（ＣＧ）又はメモリゲート（ＭＧ）積層を含む。ＮＶＭセル９０はさらに、基板９８内に（又は任意選択的に基板９８内のウェル９３内に）形成されたソース９７／ドレイン８８領域をＮＶトランジスタ９４の両側に含む。一実施形態では、ソース／ドレイン領域はＮＶトランジスタ９４の下のチャネル領域９１により結び付けられる。ＮＶトランジスタ９４は、ＯＮＯ積層を形成する酸化物トンネル誘電体層、窒化物又は酸窒化物電荷トラップ層９２、酸化物上部又は障壁層を含む。制御ゲート（ＣＧ）又はメモリゲート（ＭＧ）として働き得るポリシリコン（ポリ）又は金属層がＯＮＯ層を覆って配置される。図１Ａに最も良く示されるように、ＮＶＭセル９０はさらに、ＮＶトランジスタ９４に隣接して配置されたＦＥＴ９６を含む。一実施形態では、ＦＥＴ９６は酸化物ゲート誘電体層を覆って配置された金属又はポリ選択ゲート（ＳＧ）を含む。ＦＥＴ９６はさらに、基板９８内に（又は任意選択的に基板９８内のウェル９３内に）形成されたソース／ドレイン領域をＦＥＴ９６の両側に含む。図１Ａに最も良く示されるように、ＦＥＴ９６及びＮＶトランジスタ９４はその間に配置されたソース／ドレイン領域９７（又は内部ノード９７と呼ばれる）を共有する。ＳＧは、ＦＥＴ９６の下のチャネル９５を開閉するためにＶＳＧで適切にバイアスされる。図１Ａに示すＮＶＭセル９０は２トランジスタ（２Ｔ）アーキテクチャを有すると考えられ、ＮＶトランジスタ９４及びＦＥＴ９６は本特許文献を通してそれぞれメモリトランジスタ及び選択又はパストランジスタと考えられ得る。
一実施形態では、図１Ｂは、ＦＥＴ９６と直列に接続された不揮発性（ＮＶ）トランジスタ９４を有する２トランジスタ（２Ｔ）ＳＯＮＯＳ ＮＶＭセル９０を描写する。ＮＶＭセル９０は、ＣＧが適切な電圧ＶＣＧでバイアスされると又は基板９８又はウェル９３に対してＣＧ上に正パルス（電子をＦｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍトンネリング（ＦＮＴ）により反転層から電荷トラップ層９２内へ注入させる）を印加することによりプログラムされる（ビット値「１」）。電荷トラップ層９２内にトラップされた電荷は、ドレイン８８とソース９７間にエネルギー障壁を生じ、ＳＯＮＯＳベースＮＶトランジスタ９４をオンするのに必要な閾値電圧（ＶＴ）を引き上げ、本デバイスを「プログラム」状態にする。ＮＶＭセル９０は、基板９８又はウェル９３に対してＣＧ上に反対のバイアスＶＣＧを印加（すなわち負パルスをＣＧ上に印加）して蓄積チャネル９１からＯＮＯ積層内への正孔のＦＮＴを引き起こすことにより消去される。プログラム閾値電圧と消去閾値電圧は「Ｖｔｐ」と「Ｖｔｅ」とそれぞれ呼ばれる。一実施形態では、ＮＶトランジスタ９４はまた、禁止状態（ビット値「０」）に在り得、ここでは、既に消去されたセル（ビット値「０」）は、基板９８又はウェル９３に対して正のパルスが制御ゲート（ＣＧ）へ印加される（プログラム条件と同様に）一方で正電圧をＮＶＭセル９０のソース及びドレイン上に印加することによりプログラムされること（ビット値「１」）が禁じられる。ＮＶトランジスタ９４の閾値電圧（「Ｖｔｐｉ」と呼ばれる）は、擾乱垂直電界に起因して若干正になるが、ＮＶトランジスタ９４は消去（又は禁止）されたままである。一実施形態では、Ｖｔｐｉはまた、トラップされた電荷（消去状態のための正孔）を電荷トラップ層９２内に維持するＯＮＯ積層の電荷トラップ層９２の能力により判断される。電荷トラップが浅ければ、トラップされた電荷は散逸する傾向があり、ＮＶトランジスタ９４のＶｔｐｉはより正になる。一実施形態では、ＮＶトランジスタ９４のＶｔｐｉは、さらなる禁止動作により減衰する又は徐々に上昇する傾向がある。本明細書におけるビット値又は２進値「１」と「０」のＮＶＭセル９０の「プログラム」状態と「消去」状態それぞれへの割り振りは説明目的のためだけのものであり、したがって制限として解釈されてはならないということが理解されるようになる。この割り振りは他の実施形態では逆にされ得る又は他の配置を有し得る。
別の実施形態では、ＮＶトランジスタ９４はフローティングゲートＭＯＳ電界効果トランジスタ（ＦＧＭＯＳ）又はデバイスであり得る。一般的に、ＦＧＭＯＳは、上述のＳＯＮＯＳベースＮＶトランジスタ９４に構造的に似ているが、ＦＧＭＯＳは窒化物又は酸窒化物電荷トラップ層９２よりむしろデバイスの入力へ容量結合されるポリシリコン（ポリ）フローティングゲートを含むという点が主に異なる。したがって、ＦＧＭＯＳデバイスは、図１Ａ及び１Ｂを参照して説明され、同様なやり方で作動され得る。
ＳＯＮＯＳベースＮＶトランジスタ９４と同様に、ＦＧＭＯＳデバイスは、制御ゲートとソース及びドレイン領域との間に適切なバイアスＶＣＧを印加してＦＧＭＯＳデバイスをオンするのに必要な閾値電圧ＶＴを引き上げることによりプログラムされ得る。ＦＧＭＯＳデバイスは制御ゲート上に反対のバイアスＶＣＧを印加することにより消去され得る。
一実施形態では、ソース／ドレイン領域８６はＮＶＭセル９０の「ソース」と考えられ、ＶＳＬへ結合され得、一方ソース／ドレイン領域８８は「ドレイン」と考えられ、ＶＢＬへ結合され得る。任意選択的に、ウェル９３はＶＰＷと結合される。図１Ａに最も良く示されるように、ＦＥＴ９６とＮＶトランジスタ９４の両方はｎ型すなわちｎチャネルトランジスタであり得、ソース／ドレイン領域８６、８８、９７はｎ型材料でドープされ、一方、ウェル９３及び／又は基板９８はｐ型材料でドープされる。ＮＶＭセル９０はまた、追加的に又は代替的にｐ型すなわちｐチャネルトランジスタを含み得るが、ソース／ドレイン領域とウェルは当業者の慣行に従って反対に又は異なるやり方でドープされ得る、ということが理解されるようになる。
メモリアレイは、列及び行で配置されるとともに多くの水平方向及び垂直方向制御線によりアドレスデコーダ及びセンスアンプなどの周囲回路系へ接続されるＮＶＭセル９０などのメモリセルのグリッドを製作することにより構築される。各メモリセルは、上に説明したものなどの少なくとも１つの不揮発性半導体デバイスを含み、１トランジスタ（１Ｔ）又は図１Ａに記載される２トランジスタ（２Ｔ）アーキテクチャを有し得る。
図２は主題の一実施形態によるＮＶＭアレイを示す概要図である。図２に示す一実施形態では、メモリセル９０は、２Ｔアーキテクチャを有し、不揮発性メモリトランジスタに加えて、パス又は選択トランジスタ（例えばメモリトランジスタと共通基板コネクション（又は内部ノード）を共有する従来のＩＧＦＥＴ）を含む。一実施形態では、ＮＶＭアレイ１００はＮ行又はページ（水平方向）及びＭ列（垂直）で配置されたＮＶＭセル９０を含む。同じ行内のＮＶＭセル９０は同じページ内に存在すると考えられ得る。いくつかの実施形態では、いくつかの行又はページはメモリセクタを形成するために纏めてグループ化され得る。メモリアレイの用語「行」及び「列」は制限よりむしろ例示の目的のために使用されるということを理解すべきである。一実施形態では、行は水平方向に配置され、列は垂直方向に配置される。別の実施形態では、メモリアレイの行と列の用語は逆にされてもよいし反対の意味で使用されてもよいし任意の配向で構成されてもよい。
一実施形態では、ＳＯＮＯＳワード線（ＷＬＳ：ＳＯＮＯＳ ｗｏｒｄ ｌｉｎｅ）は同じ行のＮＶＭセル９０のすべてのＣＧへ結合され、ワード線（ＷＬ：ｗｏｒｄ ｌｉｎｅ）は同じ行のＮＶＭセル９０のすべてのＳＧへ結合される。一実施形態では、ビット線（ＢＬ：ｂｉｔ ｌｉｎｅ）は同じ列のＮＶＭセル９０のすべてのドレイン領域８８へ結合され、共通ソース線（ＣＳＬ：ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ）又は領域８６はアレイ内のすべてのＮＶＭセル間で結合又は共有される。１つの代替実施形態では、ＣＳＬは同じ行の２つの対のＮＶＭセル（図３Ａに最も良く示されるＴ１、Ｔ２など）間で共有され得る。ＣＳＬはまた、同じ２つの列のすべてのＮＶＭ対の共有ソース領域へ結合する。
フラッシュモードでは、書き込み動作は、選択された行（ページ）に対するバルク消去動作に続いて、同じ行内の個々のセルに対するプログラム又は禁止動作から構成され得る。一度に消去され得るＮＶＭセルの最小ブロックは単一ページ（行）である。一度にプログラム／禁止され得るセルの最小ブロックもまた単一ページであり得る。
図２を参照すると、ＮＶＭセル９０はＮＶＭセル対２００など対で配置され得る。図９に最も良く示される一実施形態では、ＮＶＭセル対２００は、各ＮＶＭセル９０の選択トランジスタが互いに隣接して配置されるようにミラー配向を有する２つのＮＶＭセル９０を含む。同じＮＶＭセル対２００のＮＶＭセル９０はまた、電圧信号ＶＣＳＬを受信する共通ソース領域を共有し得る。
図３Ａは、本開示による消去動作の実施形態を実証するためのＮＶＭアレイ１００の２×２アレイ３００を示す。前に説明したように、ＮＶＭアレイ１００は共通ソース線（ＣＳＬ）構成を採用し得る。一実施形態では、１つの単一ＣＳＬ（例えばＣＳＬ０）は、ＮＶＭアレイ内のすべてのＮＶＭセル間で又は少なくとも隣接列のＮＶＭセル（例えばＴ１及びＴ２）間で共有される。一実施形態では、ＣＳＬは隣接列のＮＶＭセル９０の選択トランジスタ間に配置され、その間で共有され得る。以下の説明では、説明の明瞭性と容易さのために、２×２アレイ３００を含むＮＶＭアレイ１００内のトランジスタはすべてｎ型トランジスタであるということを仮定する。一般性を失うこと無く、ｐ型構成は印加電圧の極性を逆にすることにより記述され得ることと、このような構成は本開示の企図された実施形態の範囲に入るということとを理解すべきである。加えて、以下の明細書において使用される電圧は、説明を簡単にする目的のために選択されており、主題の１つの例示的実施形態だけを表す。他の電圧が様々な実施形態において採用され得る。
図３Ａは、メモリセルの大きなメモリアレイの一部分であり得るＮＶＭアレイ１００のセグメントの例示的実施形態を示す。図３Ａでは、２×２メモリアレイ３００は、２行及び２列で配置された少なくとも４つのメモリセルＴ１、Ｔ２、Ｔ３、Ｔ４を含む。ＮＶＭセルＴ１～Ｔ４は２つの隣接列（共通ソース線ＣＳＬ０）内に配置されていてもよいが、２つの隣接行又は２つの非隣接行内に配置されてもよい。ＮＶＭセルＴ１～Ｔ４のそれぞれは上述のＮＶＭセル９０と構造的に似ているかもしれない。
ＮＶＭセルＴ１～Ｔ４のそれぞれはＳＯＮＯＳベースメモリトランジスタと選択トランジスタとを含み得る。メモリトランジスタのそれぞれは、ビット線（例えばＢＬ０及びＢＬ１）へ結合されたドレインと、選択トランジスタのドレインと選択トランジスタを介し単一の共通ソース線（例えばＣＳＬ０）とへ結合されたソースとを含む。各メモリトランジスタはさらにＳＯＮＯＳワード線（例えばＷＬＳ０）へ結合された制御ゲートを含む。選択トランジスタはそれぞれ、共通ソース線（例えばＣＳＬ０）へ結合されたソースとワード線（例えばＷＬ０）へ結合された選択ゲートとを含む。
図３Ａを参照すると、例えば、ページ０が選択され消去され、ページ１は消去動作のためには選択されていない（未選択である）。前に説明したように、単一ページは、１つの動作で消去されるＮＶＭセル９０の最小ブロックであり得る。したがって、選択された行（ページ０）内のＴ１とＴ２を含むすべてのＮＶＭセルは、適正電圧を行内のすべてのＮＶＭセルにより共有されるＳＯＮＯＳワード線（ＷＬＳ０）へ、基板コネクションへ、及びＮＶＭアレイ１００内のすべてのビット線へ印加することにより、直ちに消去される。一実施形態では、負電圧ＶＮＥＧがＷＬＳ０へ印加され、正電圧ＶＰＯＳはページ０内のすべてのＮＶＭセルのＳＰＷを介し基板又はｐウェルへ、ＢＬ０及びＢＬ１を含むすべてのビット線へ、そしてＣＳＬを含む共通ソース線へ印加される。したがって、十分な消去電圧（ＶＮＥＧ－ＶＰＯＳ）が、既にその中にトラップされたいかなる電荷（もしあれば）も消去するために、Ｔ１及びＴ２内のメモリトランジスタのＣＧと基板／Ｐウェルとの間に印加される。一実施形態では、ＷＬ０及びＷＬ１を含むすべてのワード線は電源電圧ＶＰＷＲへ結合される。
依然として図３Ａを参照すると、ページ（行）（例えばページ１）が消去動作のために選択されない場合、正電圧ＶＰＯＳがその代りにＷＬＳ１へ印加され、その結果、Ｔ３、Ｔ４を含むページ１内のメモリトランジスタの基板／Ｐウェルに対するＣＧは約０Ｖ（ＶＰＯＳ－ＶＰＯＳ）となる。したがって、ページ１のＮＶＭセルの状態は不変な（消去されない）ままである。
表１は、２×２アレイ３００に似た２Ｔアーキテクチャを有する不揮発性メモリであってＮ型ＳＯＮＯＳトランジスタ及びＣＳＬを有するメモリセルを含む不揮発性メモリのページ０のバルク消去動作のために使用され得る例示的バイアス電圧を描写する。
図３Ｂは、プログラム動作中のＮＶＭアレイ１００のセグメント２×２アレイ３００の例示的実施形態を示す。図３Ｂを参照すると、例えば、ＮＶＭセルＴ１は、プログラムされるべき又は論理「１」状態へ書き込まれる（すなわち、オフ状態へプログラムされる）べき標的セルであり、一方、図３Ａに描写するように先の消去動作により論理「０」状態へ既に消去されたＮＶＭセルＴ２は論理「０」又はＯＮ状態に維持される。Ｔ１及びＴ２は例示目的のために２つの隣接セルとして示されるが行０などの同じ行上の２つの分離されたＮＶＭセルであり得るということが理解されるようになる。これらの２つの目的（プログラミングＴ１及び禁止Ｔ２）は、次のようにして成し遂げられる：第１の又は正の高電圧（ＶＰＯＳ）がＮＶＭアレイ１００の０ページ（行）内のＷＬＳ０へ印加され、第２の又は負の高電圧（ＶＮＥＧ）が、選択されたメモリセルをプログラミングする際にＴ１のメモリトランジスタにバイアスをかけるためにＢＬ０へ印加される一方で、禁止電圧（ＶＩＮＨＩＢ）が、未選択メモリセルのプログラミングを禁止する際にＴ２のメモリトランジスタにバイアスをかけるためにＢＬ１へ印加され、そして共通電圧がすべてのＮＶＭセルの共有基板すなわちｐウェルＳＰＷへ印加され、ワード線（ＷＬ１及びＷＬ２）が第２の又は負の電圧（ＶＮＥＧ）へ結合される。一実施形態では、Ｔ１とＴ２との間の又はすべてのＮＶＭセル９０の間の共通ソース線ＣＳＬ０は、第３の高電圧すなわちＣＳＬ電圧（ＶＣＳＬ）にあってもよいし、フローティングとなっても構わない。一実施形態では、第３の高電圧ＶＣＳＬはＶＰＯＳ又はＶＮＥＧより小さい電圧レベル又は絶対的振幅を有し得る。一実施形態では、ＶＣＳＬは、メモリデバイス（図示せず）内のＤＡＣを含むそれ自身の専用回路系により生成され得る。ＶＣＳＬはマージン電圧ＶＭＡＲＧとほぼ同じ電圧レベル又は絶対的振幅を有し得、これについては後の章においてさらに詳細に論述される。ＷＬＳ０を介しＶＰＯＳがＴ２のメモリトランジスタへ印加されるとＢＬ１上の正のＶＩＮＨＩＢがそのチャネルへ転送される。この電圧は、Ｔ２のメモリトランジスタ上のゲートツードレイン／チャネル電圧を低減し、Ｖｔｅからの閾値電圧の変位が小さくなるようにプログラミング電界を低減する。依然として発生し得る電荷のトンネリングは、禁止擾乱として知られており、（Ｖｔｅ－Ｖｔｐｉ）として定量化される。一実施形態では、プログラム動作の結果として、Ｔ１とＴ２を含むページ０のすべてのＮＶＭセルは、ＮＶＭセルが受信するビット線電圧に基づき「１」（プログラムＶｔｐ）又は「０」（禁止Ｖｔｐｉ）の２進状態を実現し得る。ページ１などの未選択ページ内のＮＶＭセルは「０」（消去Ｖｔｅ）の２進状態のままであり得る。
加えて、そして以下にさらに詳細に説明されるように、ＶＮＥＧより小さい電圧レベル又は絶対的振幅を有する選択されたマージン電圧（ＶＭＡＲＧ）は、選択されたＴ１のプログラミングに起因する未選択ＮＶＭセルＴ４内のプログラム状態ビット線擾乱を低減する又はほぼなくすために未選択行内のＷＬＳ１又はページ（例えばページ１）へ印加される。一実施形態では、ＶＭＡＲＧの絶対電圧レベル又は振幅はＶＣＳＬと同じであり得る。
表２は、２Ｔアーキテクチャを有する不揮発性メモリであってＮ型ＳＯＮＯＳトランジスタ及びＣＳＬを有するメモリセルを含む不揮発性メモリをプログラムするために使用され得る例示的バイアス電圧を描写する。
一般的に、マージン電圧（ＶＭＡＲＧ）は、第２の高電圧又はＶＮＥＧと同じ極性を有するが、少なくともメモリトランジスタの閾値電圧（ＶＴ）に等しい電圧だけＶＮＥＧより高い又は正であり、このためプログラム状態ビット線擾乱が低減される。
図４はＳＯＮＯＳベースＮＶＭセルの一組のパルス幅曲線の実施形態を描写する。一実施形態では、ｘ軸はＣＧへ印加されるパルスの持続時間を表し、ｙ軸は、プログラム、消去、又は禁止状態のいずれかにおけるいくつかのセルの平均ＶＴレベルを描写する。通常のフラッシュ動作下では、一例として、プログラムパルス時間（Ｔｐ）＝２ｍｓ、消去パルス時間（Ｔｅ）＝６ｍｓ。読み出し動作中の「０」状態と「１」状態とを確実に区別するために、ＶｔｐレベルとＶｔｐｉレベルとの間には十分な分離があるべきである。Ｖｔ窓は（Ｖｔｐ－Ｖｔｐｉ）として定義される。
図５はＮＶＭアレイ１００などの例示的ＳＯＮＯＳベースＮＶＭアレイ内のＶｔｐ＆Ｖｔｐｉ分布を示す。図４に描写されるＶｔｐ及びＶｔｐｉレベルはこれらの２つの分布のピークに対応するだろう。ワーストケースＶｔ窓は、アレイ内のすべてのＮＶＭセルが確実に読み出され得るかどうかを判断する。したがって、最少数のＮＶＭセルが特に非常に多くの書き込みサイクル後のＶｔｐとＶｔｐｉとの近距離に起因して誤って読み出され得るようにＮＶＭアレイのワーストケースＶｔ窓を改善することが絶対必要である。
図２を再び参照すると、一実施形態では、ＮＶＭアレイ１００はさらにフラッシュアレイ１５０とＥＥＰＲＯＭアレイ１６０とへ分割され得る。フラッシュアレイ１５０及びＥＥＰＲＯＭアレイ１６０のいずれかのアレイ内のＮＶＭセル９０は、ＳＯＮＯＳベースであり、図１と図９に描写される実施形態と構造的に似ている。一実施形態では、フラッシュアレイ１５０及びＥＥＰＲＯＭアレイ１６０は、単一メモリアレイ又は単一集積回路パッケージ内に互いに隣接して配置され得、構造的特徴における類似性のおかげで同時に製作され得る。ＮＶＭアレイ１００は、そのいくつかの部分（例えばページ０～Ｘ）がフラッシュメモリデバイスとして機能し、他の部分（例えば、ページＸ＋１～Ｎ－１）がＥＥＰＲＯＭデバイスとして機能するように構成され得る。この構成は、外部回路系への接続により及び／又は限定しないが電圧信号、信号持続時間などを含む動作パラメータにより実現され得る。ＮＶＭアレイ１００の複数の部分がフラッシュメモリ又はＥＥＰＲＯＭデバイスとして機能するように構成され得るということとこれらの部分は物理的に互いに隣接してもしなくてもよいということとが理解されるようになる。
フラッシュメモリ動作モードでは、一例として、ＮＶＭアレイ１００の１ページは１０２４ビット（１２８バイト）長（Ｍ＝１０２４）であると仮定する。１２８バイト未満のデータ構造をこのページ（例えばページ０）へ書き込むために、全ページが消去され、次にプログラムされる。一実施形態では、この特定データ構造が頻繁に更新される必要があれば、この１ページは多くの書き込みサイクルに晒され得る。多数の書き込みサイクルはページのＮＶＭセルの性能に悪影響（図５に描写する窓（Ｖｔｐ－Ｖｔｐｉ）の低減など）を与え得る。
一実施形態では、同じページ又はページ群へ頻繁に書き込む代わりに、循環バッファがフラッシュメモリアレイ１５０などのフラッシュメモリにより採用される。データ構造は、更新されるたびに新しいページへ書き込まれ、すべての利用可能な新しいページが書き込まれると第１ページへ戻る。一実施形態では、数バイト／ワード長などのページビット長と比較して比較的短いデータ構造は頻繁に更新され、ページ内の未使用ビットは消去飽和（ｅｒａｓｅ ｓａｔｕｒａｔｉｏｎ）へ追い込まれ得る。
一実施形態では、フラッシュメモリ１５０は、それほど頻繁に更新されない及び／又はビット長が長い（フラッシュメモリ１５０のページビット長と比較して）データ構造を格納するために使用され得る。先に説明したように頻繁に更新され且つビット長が短いデータに関しては、その代りにＥＥＰＲＯＭメモリアレイ１６０内に格納され得る。
図６はＥＥＰＲＯＭメモリ１６０などのｎワードを含むページ上のワード／バイトプログラミングベースＥＥＰＲＯＭエミュレーションの書き込みサイクルを示す。一般的に、従来のＥＥＰＲＯＭアレイはフローティングゲートベースメモリデバイスである。一実施形態では、先に説明したように、ＥＥＰＲＯＭアレイ１６０は、その代りのＳＯＮＯＳベース電荷トラップメモリと同様にそして図１Ａ及び１Ｂにも描写されるようにフラッシュメモリ１５０と構造的に似ている。
一実施形態では、動作はバイトプログラミング又は複数バイト／ワードプログラミングへ拡張され得る。ページへの書き込みはＥＥＰＲＯＭアレイ１６０内のページ消去で始まり、そしてその動作は図３Ａに描写された実施形態と似ているかもしれない。次に、ｎワード（第１～第ｎ番目ワード）が同じ選択ページへ順次書き込まれる。一実施形態では、ｎワードのそれぞれは同じビット長を有しても異なるビット長を有してもよい。ページバルク消去に続いて、第１のワード又はプログラムワード１が選択ページの第１の部分へ書き込まれる。選択ページの第１の部分と任意の後続の部分は、選択ページ（行）の任意の列内に物理的に配置され得、図６に示すような第１のいくつかの列に制限されないということが理解されるようになる。一実施形態では、動作は図３Ｂに描写された実施形態と同様であり、２進状態「１－プログラム」又は「０－禁止」が、第１のワードに対応する第１の部分内の各ＮＶＭセルのメモリトランジスタ内に書き込まれる。同時に、ページの第１の部分以外の部分内のＮＶＭセルはすべて禁止され「０」の２進状態を保持する。一実施形態では、後続の書き込み動作同士間にページ上の消去動作は無い。その後、第２のワードがページの第２の部分へ同様なやり方で書き込まれ、一方、第１及び第２の部分以外の部分内のＮＶＭセルは再び禁止される。同時に、第１の部分は再プログラムされそのコンテンツを保持する。一般的に、ｉ番目のワードを書き込む間、第１～（ｉ－１）番目部分は以前のデータにより再プログラムされ、（ｉ＋１）番目～ｎ番目部分は再び禁止される。１つの代替実施態様では、第１～（ｉ－１）番目部分は、より良い持続特性のために、再プログラムされる代わりに禁止される可能性がある。書き込みサイクルは、すべてのｎワードが選択ページ内に書き込まれる又はページのすべてのＮＶＭセルが使用されるまで、続くことになる。
したがって、１書き込みサイクル内に、選択ページ内のいくつかのＮＶＭセル（ｎ番目の部分内のものなど）は一回の消去動作も無い最大ｎ回の禁止擾乱に晒され得る。一実施形態では、いくつかのＮＶＭセルは、各プログラム動作が２ｍｓ続けば（２×ｎ）ｍｓの全プログラム信号パルス持続時間に晒され得る。図４、７を参照すると、ＮＶＭセルのＶｔｐｉは、パルス持続時間が増加するにつれ正の方向に（すなわちＶｔｐの方向に）動く。この結果、図７に描写するワーストケースＶｔ窓はさらに低減されることになり、読み出し動作の精度に悪影響を与え得る。
図３Ｂ及び表２を参照すると、Ｔ２は、２進状態「０」が保持されるように選択され禁止される。一実施形態では、Ｔ２のメモリトランジスタのＣＧとドレインの両方は正電圧ＶＰＯＳと正電圧ＶＩＮＨＩＢとへそれぞれ結合される。メモリトランジスタは消去状態にある（チャネルは開かれている）ので、ＶＩＮＨＩＢはチャネルへ転送され得る。この結果、メモリトランジスタのＯＮＯ積層全体にわたるトンネリング電界は低減され得る。一実施形態では、ＶＰＯＳがほぼ一定に保たれれば、Ｔ２のドレインにおいて（ＢＬ１を介し）印加されるより正の（すなわち、振幅がより大きい）ＶＩＮＨＩＢは、禁止されるように選択されるＮＶＭセル内のメモリトランジスタ（例えばＴ２）の低減された禁止擾乱（Ｖｔｐ方向へのＶｔｐｉの偏位）を生じ得る。
図８は、フラッシュ動作モード中とＥＥＰＲＯＭ動作モード中の禁止閾値電圧Ｖｔｐｉとプログラムパルス幅との関係を示すグラフである。図８を参照すると、Ｖｔｐｉの正の偏移（禁止擾乱）はプログラムパルス幅（時間）が増加するにつれて増加する。この問題は、その間に消去動作の無い単一書き込みサイクル（したがってより長いプログラムパルス幅）内のあり得る複数禁止動作のおかげで、図６に描写するワード／バイププログラミングなどのＥＥＰＲＯＭ動作モードにおいてより顕著となり得る。一実施形態では、メモリトランジスタのＶｔｐｉの増加率は、ＮＶＭセルのドレインへ印加されるＶＩＮＨＩＢが増加すると低減される。一例として表２内の動作信号電圧を使用することにより、ＶＰＯＳが約５．５Ｖの範囲内に在る場合に、ＶＩＮＨＩＢが１．１Ｖから約１．５Ｖ～２．５Ｖの範囲へ増加されれば、禁止擾乱のメモリトランジスタへの影響はＥＥＰＲＯＭ動作モードとフラッシュ動作モードとの両方において低減され得る。
図９は、不揮発性メモリアレイ内のＮＶＭトランジスタ対（図２のＮＶＭ対２００又は図３ＢのＴ１、Ｔ２など）の一実施形態の側断面図を示すブロック図である。一実施形態では、一例として、Ｔ１はプログラムされるように選択され、Ｔ２は禁止される。メモリトランジスタが禁止されると、ＶＩＮＨＩＢは、メモリトランジスタのチャネルへ、そしてメモリトランジスタと選択トランジスタとの間の内部ノードへ転送される。前に説明したように、より大きなＶＩＮＨＩＢ（例えば１．５～２．５Ｖ）は禁止擾乱を低減するのを助け得る。
図９に最もよく示されるように、Ｔ２が禁止されると、ＶＩＮＨＩＢはメモリトランジスタのチャネルと内部ノード９０２とへ転送される。一実施形態では、内部ノード９０２はＮＶＭセルのソース／ドレイン領域と同様なやり方でドープされる。したがって、ビット線ＢＬ１を介し印加される（ＥＥＰＲＯＭ動作モードにおけるバイト／ワードプログラミングを可能にするのを助ける）増加されたＶＩＮＨＩＢ（例えば１．５Ｖ以上）はまた、Ｔ２のＳＧの下の内部電界を不利に増加し得、延いてはＴ２の内部ノード９０２における又はその周辺のゲート誘起ドレインリーク（ＧＩＤＬ：ｇａｔｅ－ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流を増加し得る（図９の事象１）。ひいては、ＧＩＤＬ電流は内部ノード９０２の下端部における又はその周辺のアバランシェ増倍（図９の事象２）の供給源になり得る。次に、生成された二次電子は、メモリトランジスタのＣＧの下の垂直電界により加速され、ＯＮＯ積層の電荷トラップ層９２内にトラップされ得る（図９の事象３）。この結果、禁止動作中にメモリトランジスタの意図しない部分的又はソフトプログラミングがあり得る。一実施形態では、Ｖｔｐｉの意図しない正の偏移のこの現象は、禁止ＮＶＭセルのうちのいくつかにおいてより高いＶＩＨＢＩＴを採用することにより禁止擾乱の低減を相殺又は無効化し得る。いくつかのＮＶＭセル（既に消去又は禁止された）の二次衝撃イオン化ホットエレクトロン（ＳＩＩＨＥ：ｓｅｃｏｎｄａｒｙ ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ ｈｏｔ ｅｌｅｃｔｒｏｎ）ソフトプログラミングのこの機構は図１０に最もよく示すようにＶｔｐｉ分布の裾を生じ得る。
既に論述されたように、より高いＶＩＮＨＩＢを採用することは、特に電荷トラップＳＯＮＯＳベースＮＶＭアレイがＥＥＰＲＯＭ動作モードで動作するように構成される場合、一回の消去も無い複数禁止動作のおかげで禁止擾乱を低減するのに有用であり得る。しかし、図９と図１０に説明された意図しないソフトプログラミングは対処される必要がある。一実施形態では、ドーピング及びインプラント条件の最適化は、内部ノード９０２における又はその周辺のＧＩＤＬ電流と、上昇されたＶＩＮＨＩＢ電圧におけるＶｔｐｉ裾引き振る舞い（図１０に描写するような）に繋がる内部電界とを低減するために行われ得る。
図１１は、製作の具体化中のＮＶＭ対２００の一部分の側断面図を示すブロック図である。以下のドーピング方式はＮＶＭアレイ１００などのＮＶＭアレイ内の他のＮＶＭセルへ適用可能であり得る又はそれに対し実行され得るということが理解されるようになる。一実施形態では、ＮＶＭセルの選択トランジスタは非対称トランジスタであり得、そのソース及びドレインは異なるドーピング方式を有し得る。既に論述されたように、２つの隣接ＮＶＭセルは２つの選択トランジスタ間に配置されたソース領域を共有する。一実施形態では、共有ソース領域はＣＳＬの一部分を形成してもよいしＣＳＬへ結合されてもよい。図１１に最もよく示されるように、低ドープドレイン領域（ＮＬＤＤ）１１０６は共有ソース領域に又はその周辺に形成される。一実施形態では、ＮＬＤＤ１１０６はｎ型イオンを共有ソース領域内へインプラントすることにより形成され得る。ＮＬＤＤ１１０６インプラント形成は、ベースライン製作プロセスの一部分であり、インプラントプロセスの一部分としてマスク（図示せず）又はスペーサ（図示せず）を使用し得る。その後、ＮＬＤＤインプラントのマスクは、選択トランジスタのドレイン領域（内部ノード１１２０）などの他の領域内にハローインプラントを形成すること無く選択トランジスタの共有ソース領域の周囲にハローインプラント１１０２を形成するために使用され得る。ハローインプラント１１０２は一定角度で行われる高傾斜ハローインプラント（ドーピング物質１１０４を参照）であり得るので、ハローインプラント１１０２はＳＧの下に少なくとも部分的に形成される。ハローインプラント１１０２は、選択トランジスタの既に形成されたＮＬＤＤ１１０６と共有ソース領域とを少なくとも部分的に包含し得、ｐ型材料１１０４であり得る。ハローインプラント１１０２は選択トランジスタのソース領域内にだけ形成され、選択トランジスタを非対称選択トランジスタにし得る。
一実施形態では、ハローインプラント１１０２などの選択トランジスタの非対称ハローインプラントは、ＳＧ閾値電圧を増加し、短チャネル効果を管理し得る。この結果、低減されたＳＧチャネルリークは、あり得る高いＶＩＮＨＩＢのおかげでメモリトランジスタのＯＮＯ積層内に注入される電荷キャリア（意図しないソフトプログラミング又は禁止擾乱）に寄与することになるＧＩＤＬ電流の発生又は程度（図９の事象１）を抑制するのを助け得る。
別の実施形態では、禁止擾乱は、メモリトランジスタのソース及びドレイン領域及び／又は選択トランジスタのドレイン領域における又はその周辺のＳＯＮＯＳ ＬＤＤインプラント（ＳＬＤＤ）１１１０のドーズ、エネルギー及び／又はインプラント角度を制御することにより低減され得る。一実施形態では、選択トランジスタはそのソース側にＮＬＤＤ１１０６をそしてそのドレイン側にＳＬＤＤ１１１０を有し得る。一実施形態では、ＳＬＤＤ１１１０は、ＳＬＤＤ１１０がメモリトランジスタのＯＮＯ及びＣＧ積層の下に少なくとも部分的に配置され得るようにｎ型材料１１０８の傾斜インプラントにより形成され得る。一実施形態では、ＳＬＤＤ１１１０インプラントは、約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内の低インプラントドーズ、約２ＫｅＶ～２０ＫｅＶの範囲内の高エネルギー、及び約０～３０度の範囲内の傾斜角を使用して形成される。一実施形態では、メモリトランジスタの内部ノード及びドレインにおける低ドーズ及び高エネルギーＳＬＤＤ１１１０は、あり得るＳＩＩＨＥの供給電流であるＳＧ ＧＩＤＬ電流を低減するのを助け得る。加えて、ＳＬＤＤ１１１０は、メモリトランジスタのＶｔｐをより正にそしてＶｔｐｉをより負にし、より大きなワーストケース（Ｖｔｐ－Ｖｔｐｉ）窓に寄与し得る。より低いドーズ及び高エネルギーＳＬＤＤ１１１０はまたＳＧ閾値電圧を増加し、これによりチャネルリーク電流を低減し得る。
一実施形態では、メモリトランジスタの禁止擾乱はまた、約１ｅ１２～１ｅ１４原子（ｐ型）／ｃｍ２の範囲内の低ｐウェル９３インプラントにより低減され得る。より低いｐウェル９３ドーピング方式はＳＧ閾値電圧を低減するのを助け得る。加えて、メモリトランジスタのｐウェル９３とソース領域（内部ノード１１２０）との界面における又はその周辺の傾斜接合は、上昇されたＶＩＮＨＩＢ（１．５Ｖ～２．５Ｖの範囲内などの）におけるＳＩＩＨＥ生成を低減するのを助け得る。例えば、ｐウェル９３は約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のホウ素又は他のｐ型ドーパントでドープされ得る。一実施形態では、メモリトランジスタのｐウェル９３とソース領域（内部ノード１１２０）との界面における又はその周辺の異なるドーズ（例えばドーパントのより低いドーズ（１ｅ１２～１ｅ１４原子／ｃｍ２未満））及び／又は可変エネルギーは傾斜接合を生成し、したがって、ｐウェル９３（ｐ型ドーピング）から内部ノード１１２０（ｎ型ドーピング）へのそれほど急激でない遷移を作り得る。
メモリトランジスタの禁止擾乱はまた、ＯＮＯ積層の電荷トラップ層９２内の電荷トラップの性質に強く依存し得る。一実施形態では、図１Ａに最も良く示すように、電荷トラップ層９２は酸窒化シリコン（ＳｉｘＯｙＮｚ）を含み得る。禁止擾乱は、電荷トラップ層９２のシリコン含有量を低減し及び／又は酸素含有量を増加することにより浅い電荷トラップの数を最小化することにより低減され得る。一実施形態では、シリコン含有量は約４０％～６０％の範囲内でそして酸素含有量は約１０％～４０％の範囲内で制御され得る。
図１２は、主題の一実施形態によるフラッシュメモリとＥＥＰＲＯＭメモリとの両方を含む埋め込み型ＮＶＭシステムを示す概要図である。図１２は一実施形態による埋め込み型ＮＶＭシステムを示すブロック図である。ＮＶＭシステム１２００は、アドレスバス１２０６、データバス１２０８及び制御バス１２１０を介しＮＶＭデバイス１２０２へ結合された処理デバイス１２０４を含み得る。ＮＶＭシステム１２００は図示の目的のために単純化されており、したがって完全な説明となるように意図されていないということが当業者により理解されることになる。特に、処理デバイス１２０４、行デコーダ１２１４、列デコーダ１２１８、センスアンプ１２２２及び命令及び制御回路系１２２４の詳細は本明細書では詳細に説明されない。ＮＶＭシステム１２００は図１２の実施形態の部品のうちのすべて、いくつか、又はそれより多くの部品を含み得るということを理解すべきである。一例示的実施形態では、処理デバイス１２０４は、Ｃｙｐｒｅｓｓ（登録商標） Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ，Ｓａｎ Ｊｏｓｅ，Ｃａｌｉｆｏｒｎｉａにより開発されたＰｒｏｇｒａｍｍａｂｌｅ Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ（ＰＳｏＣ（登録商標））処理デバイスであり得る。代替的に、処理デバイス１２０４は、マイクロプロセッサ又は中央処理ユニット（「ＣＰＵ」）、コントローラ、専用プロセッサ、デジタルシグナルプロセッサ（「ＤＳＰ」）、特定用途向け集積回路（「ＡＳＩＣ」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）などの当業者により知られた１つ又は複数の他の処理デバイスであり得る。
ＮＶＭデバイス１２０２は、以下に述べるような不揮発性メモリセル（図１２に示さず）の行及び列として編成された（図２のＮＶＭアレイ２００と似た）メモリアレイ１２１２を含む。一実施形態では、既に詳細に論述されたように、ＮＶＭデバイス１２０２はデータ値を格納するように構成された様々なメモリセル（図示せず）を含み得る。メモリセルは各メモリセルの全体フットプリントを低減するために２Ｔアーキテクチャ及び共通ソース線により実現され得る。各メモリセルはまた、電荷トラップＳＯＮＯＳベースであり、Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍプログラミング技術に適合し得る。メモリアレイ１２１２はセクタＡ１２３１～セクタＮ１２３２などの１つ又は複数のＮＶＭセクタを含み得る。一実施形態では、セクタの一部分、例えばセクタＡ～Ｅはフラッシュメモリとして機能するように構成され得、セクタの別の部分、例えばセクタＦ～ＮはＥＥＰＲＯＭメモリとして機能するように構成され得る。先に論述されたように、フラッシュメモリとＥＥＰＲＯＭメモリとの両方のメモリセルは、構造的に似ており、電荷トラップＳＯＮＯＳベースであり、そして１つの単一ＩＣパッケージ又は半導体ダイ内に配置される。
一実施形態では、電圧制御回路系１２２６を含む命令及び制御回路系１２２４は、プログラム可能であり、ＳＯＮＯＳワード線、ワード線、ビット線などを介し、限定しないが図３Ａ及び３Ｂに描写されるＶＰＯＳ、ＶＮＥＧ、ＶＣＳＬ、ＶＭＡＲＧ、ＶＩＮＨＩＢを含む様々な動作電圧信号をメモリアレイ１２１２へ提供するように構成され得る。一実施形態では、命令及び制御回路系１２２４は、データ構造の性質に依存して、同じメモリアレイ１２１２を有するフラッシュメモリ又はＥＥＰＲＯＭメモリへデータ構造を書き込むかを選択するために選択回路系を含み得る。コードなどのより長いビット長を有する又は余り頻繁に更新されないデータ構造は、セクタＡ～Ｅなどのフラッシュメモリ内に格納されることになり、Ｂｌｕｅｔｏｏｔｈペアリング情報などのより短いビット長を有する又は頻繁に更新されるデータ構造は、セクタＦ～ＮなどのＥＥＰＲＯＭメモリ内に格納されるように選択されることになる。
したがって、フラッシュメモリとＥＥＰＲＯＭメモリとの両方における禁止擾乱を低減する不揮発性メモリとそれを操作する方法との実施形態が説明された。本開示は特定な例示的実施形態を参照して説明されたが、様々な修正又は変更が本開示の広い精神及び範囲から逸脱すること無くこれらの実施形態に対しなされ得るということが明らかになる。したがって、本明細書と添付図面は限定的ではなく例示的であると解釈すべきである。
本開示の要約書は、読者に技術的開示の１つ又は複数の実施形態を迅速に確かめ得るようにする要約書を必要とするＣ．Ｆ．Ｒ．§１．７２（ｂ）に適合するように提供される。本開示の要約書は、本特許請求項の範囲又は意味を解釈する又は限定するために使用されないという了解の下に提出された。加えて、前述の「発明を実施するための形態」では、様々な特徴が本開示を合理化する目的のために単一の実施形態内に一緒に纏められるということが分かる。本開示のこの方法は、請求実施形態が各請求項に明確に列挙されているものより多くの特徴を必要とするという意図を反映するものとして解釈されてはならない。むしろ、以下の特許請求の範囲が反映するように、本発明主題は、単一の開示された実施形態のすべての特徴よりも少ないということにある。したがって、以下の特許請求の範囲は、本明細書では「発明を実施するための形態」に組み込まれ、各請求項は別個の実施形態としてそのまま成立する。
「一実施形態」又は「実施形態」への本明細書における参照は、当該実施形態に関連して説明される特定機能、構造、又は特徴が本回路又は方法の少なくとも一実施形態に含まれることを意味する。本明細書内の様々な箇所における「一実施形態」語句の出現は、必ずしもすべてが同一実施形態を参照するとは限らない。

Claims (16)

  1. フラッシュメモリ部分と電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）部分とに分割された不揮発性メモリ（ＮＶＭ）アレイであって列及び行で配置された電荷トラップメモリセルを含む不揮発性メモリ（ＮＶＭ）アレイを含むメモリデバイスであって、各メモリセルは、
    ソース及びドレイン領域内に傾斜型低ドープドレイン（ＬＤＤ）インプラントを含むメモリトランジスタであって、前記傾斜型ＬＤＤインプラントは前記メモリトランジスタの酸化物－窒化物－酸化物（ＯＮＯ）積層の下に少なくとも部分的に延びる、メモリトランジスタと、
    ハローインプラントを有する共有ソース領域を含む選択トランジスタであって、前記共有ソース領域は前記ＮＶＭアレイの同じ行の２つの隣接メモリセル間で共有される、選択トランジスタと、を含み、
    前記フラッシュメモリ部分及び前記ＥＥＰＲＯＭ部分は１つの単一半導体ダイ内に配置され、
    前記選択トランジスタは非対称トランジスタであり、前記選択トランジスタのドレイン領域は前記ハローインプラントを含まず、
    前記メモリセルの各々は、ｎ型トランジスタを含み、ｐ型ウェル内に少なくとも部分的に配置され、前記ｐ型ウェルは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを含み、
    前記ｐ型ウェルは傾斜接合のために前記メモリトランジスタの前記共有ソース領域との接合の周囲でボロン原子によりドープされる、メモリデバイス。
  2. 前記メモリセルは２トランジスタ（２Ｔ）アーキテクチャを有する、請求項１に記載のメモリデバイス。
  3. それぞれが電荷トラップ酸窒化層を含む前記メモリトランジスタはシリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）に基づく、請求項１に記載のメモリデバイス。
  4. 前記電荷トラップ酸窒化層は約４０～６０％の範囲内のシリコン含有量と約１０～４０％の範囲内の酸素含有量とを有する、請求項３に記載のメモリデバイス。
  5. 前記ハローインプラントは前記２つの隣接メモリセルの前記共有ソース領域を少なくとも部分的に囲む、請求項１に記載のメモリデバイス。
  6. 前記メモリトランジスタの前記傾斜型ＬＤＤインプラントは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを含む、請求項１に記載のメモリデバイス。
  7. 前記選択トランジスタの前記共有ソース領域は第１のＬＤＤを含み、前記第１のＬＤＤと前記ハローインプラントは反対の型のドーパントによりインプラントされる、請求項１に記載のメモリデバイス。
  8. 前記メモリデバイスの前記ＥＥＰＲＯＭ部分はワードプログラミングを行うように構成され、複数のワードが、複数のプログラム動作を使用して前記ＮＶＭアレイの前記ＥＥＰＲＯＭ部分の１つの選択された行へ順次書き込まれ、いかなる消去動作も前記複数のプログラム動作の各プログラム動作間に行われない、請求項１に記載のメモリデバイス。
  9. 行及び列で配置されたメモリセルを含む電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）部分を含むメモリアレイであって、
    前記ＥＥＰＲＯＭ部分では、各メモリセルは電荷トラップ不揮発性メモリ（ＮＶＭ）トランジスタを含み、前記ＮＶＭトランジスタは、ソース及びドレイン領域内に傾斜型低ドープドレイン（ＬＤＤ）インプラントを含み、前記傾斜型ＬＤＤインプラントは前記ＮＶＭトランジスタのシリコン－酸化物－酸化物－窒化物－酸化物（ＳＯＯＮＯ）積層の下に少なくとも部分的に延び、同じ行内のメモリセルはＳＯＮＯＳワード線を共有し、同じ列内のメモリセルはビット線を共有し、２つの隣接列内のメモリセルは共通ソース線へ結合し、
    前記ＥＥＰＲＯＭ部分の選択された行のワードプログラミング中、複数のワードが、複数のプログラム動作を使用して、選択された行のメモリセルへ順次書き込まれ、いかなる消去動作も前記複数のプログラム動作の各プログラム動作間に行われなく、
    前記選択された行の第１の部分への第１のワードのプログラミング中、正電圧が前記選択された行に関連するＳＯＮＯＳワード線へ印加され、約１．５Ｖ～２．５Ｖの範囲内の高い禁止電圧が前記第１の部分のメモリセルに関連するビット線へ印加され、消去状態が書き込まれ、前記高い禁止電圧はさらに、前記第１の部分以外の前記選択された行の部分内のメモリセルに関連するビット線へ印加され、
    前記ＥＥＰＲＯＭ部分の前記メモリセルのそれぞれは非対称選択トランジスタをさらに含み、前記非対称選択トランジスタの前記共通ソース線に結合されるソースはハローインプラントを含まず、
    前記メモリセルの各々は、ｎ型トランジスタを含み、ｐ型ウェル内に少なくとも部分的に配置され、前記ｐ型ウェルは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを含み、
    前記ｐ型ウェルは傾斜接合のために前記ＮＶＭトランジスタの前記共通ソース線との接合の周囲でボロン原子によりドープされる、メモリアレイ。
  10. 前記選択された行の第２の部分への第２のワードのプログラミング中、前記高い禁止電圧は前記第２の部分のメモリセルに関連するビット線へ印加され、消去状態が書き込まれ、前記第１及び第２の部分以外の前記選択された行の部分内のメモリセル、請求項９に記載のメモリアレイ。
  11. 前記第１と第２の部分は重ならない、請求項１０に記載のメモリアレイ。
  12. フラッシュメモリ部分をさらに含む請求項９に記載のメモリアレイであって、前記フラッシュメモリ部分及び前記ＥＥＰＲＯＭ部分は１つの単一半導体ダイ内に配置される、メモリアレイ。
  13. フラッシュメモリ部分と電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）部分とに分割された不揮発性メモリ（ＮＶＭ）アレイを含む埋め込み型システムであって、
    前記フラッシュメモリ部分及びＥＥＰＲＯＭ部分のそれぞれは行及び列で配置された電荷トラップメモリセルを含み、各メモリセルは、
    ソース及びドレイン領域内に傾斜型低ドープドレイン（ＬＤＤ）インプラントを含むシリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）ベースメモリトランジスタであって、前記傾斜型ＬＤＤインプラントは前記ＳＯＮＯＳベースメモリトランジスタのＳＯＮＯＳ積層の下に少なくとも部分的に延び、前記ドレイン領域はビット線へ結合され且つ制御ゲートはＳＯＮＯＳワード線へ結合される、メモリトランジスタと、
    ハローインプラントを有する共有ソース領域を含む選択トランジスタであって、前記共有ソース領域は前記ＮＶＭアレイの同じ行の２つの隣接メモリセル間で共有される、選択トランジスタと、
    前記ＥＥＰＲＯＭ部分へ結合されたプログラマブル制御回路系であって、前記ＥＥＰＲＯＭ部分の１つの選択された行のワードプログラミングを可能にする動作電圧を提供するように構成されたプログラマブル制御回路系と、を含み、
    前記選択トランジスタは非対称トランジスタであり、前記選択トランジスタのドレイン領域は前記ハローインプラントを含まず、
    前記メモリセルの各々は、ｎ型トランジスタを含み、ｐ型ウェル内に少なくとも部分的に配置され、前記ｐ型ウェルは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを含み、
    前記ｐ型ウェルは傾斜接合のために前記メモリトランジスタの前記共有ソース領域との接合の周囲でボロン原子によりドープされる、埋め込み型システム。
  14. 前記メモリトランジスタの前記傾斜型ＬＤＤインプラントは約１ｅ１２～１ｅ１４原子／ｃｍ２の範囲内のドーパントドーズを含む、請求項１３に記載の埋め込み型システム。
  15. 前記ワードプログラミングは、複数のプログラム動作を使用することにより複数のワードを前記選択された行へ順次に書き込むことを含み、いかなる消去動作も前記複数のプログラム動作の各プログラム動作間に行われない、請求項１３に記載の埋め込み型システム。
  16. 前記動作電圧は、
    前記選択された行のメモリセルに関連するＳＯＮＯＳワード線へ提供される第１の高電圧と；
    禁止されるメモリセルに関連するビット線へ提供される第２の高電圧とを含み、前記第２の高電圧は禁止擾乱を低減するために約１．５Ｖ～２．５Ｖの範囲内の禁止電圧である、請求項１５に記載の埋め込み型システム。
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