KR20090074472A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090074472A
KR20090074472A KR1020080000268A KR20080000268A KR20090074472A KR 20090074472 A KR20090074472 A KR 20090074472A KR 1020080000268 A KR1020080000268 A KR 1020080000268A KR 20080000268 A KR20080000268 A KR 20080000268A KR 20090074472 A KR20090074472 A KR 20090074472A
Authority
KR
South Korea
Prior art keywords
film
device isolation
floating gate
layer
conductive film
Prior art date
Application number
KR1020080000268A
Other languages
English (en)
Inventor
황승민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080000268A priority Critical patent/KR20090074472A/ko
Publication of KR20090074472A publication Critical patent/KR20090074472A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 공정 스텝(step) 수를 줄이어 TAT(Turn Around Time)를 단축시키기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판의 셀 영역, 주변회로 영역 및 스크라이브 라인 영역에 소자분리막 및 소자분리막에 자기정렬되는 플로팅 게이트용 도전막을 형성하는 단계와, 셀 영역 및 스크라이브 라인 영역을 노출하는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각마스크로 소자분리막을 식각하여 소자분리막을 플로팅 게이트용 도전막 표면 아래로 낮추는 단계와, 마스크 패턴을 제거하는 단계와, 결과물상에 유전체막과 컨트롤 게이트용 도전막을 적층하는 단계를 포함하며, 스크라이브 라인 영역의 플로팅 게이트용 도전막과 소자분리막간 단차로 인하여 컨트롤 게이트용 도전막에 발생되는 단차를 정렬키로 사용하는 반도체 소자의 제조방법을 제공한다.
정렬키, 셀 영역, 스크라이브 라인 영역, 컨트롤 게이트용 도전막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 정렬키(aligment key)를 구비하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정은 막 증착 공정, 패터닝 공정, 이온 주입 공정 및 열처리 공정 등으로 이루어져 있다.
이 중, 패터닝 공정은 피식각층을 구비한 기판상에 감광막을 도포한 후, 이를 노광 및 현상하여 감광막 패턴을 형성하고, 감광막 패턴을 이용하여 피식각층을 식각하는 방식으로 이루어진다.
노광 공정을 진행함에 있어서, 기판과 노광 마스크간의 정렬은 매우 중요하다. 이것은 기판과 노광 마스크간의 정확한 정렬이 이루어져야만 임의의 패턴을 기판상의 정확한 위치에 원하는 크기로 형성할 수 있기 때문이다. 따라서, 통상의 반도체 제조 공정에서는 노광 공정시의 기판과 레티클간의 정렬을 위해 기판의 스크라이브 라인 영역(scribe line region)에 정렬키를 형성하고 있다.
일반적으로 비휘발성 메모리 소자의 게이트 패터닝 공정시 소자분리막으로 인해 기판에 발생되는 단차를 정렬키로 사용하고 있다.
정렬 오차는 리소그라피(lithography) 공정에서 정렬 신호(alignment signal)를 측정하여 구하는데, 기판에 발생된 단차가 낮아 게이트 식각 공정시 신뢰성 있는 정렬 신호를 측정하기 어려운 실정이다.
이에, 소자분리막 및 이에 자기정합되는 플로팅 게이트가 형성된 기판상에 스크라이브 라인 영역를 오픈하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 소자분리막을 일정 두께 식각하여 소자분리막과 플로팅 게이트용 도전막간에 단차를 발생시키고, 그 위에 유전체막과 컨트롤 게이트용 도전막을 형성하여, 컨트롤 게이트용 도전막에 발생되는 단차를 게이트 패터닝 공정시 정렬키로 사용하는 방안이 도입되었다.
따라서, 순수하게 정렬키만을 형성할 목적으로 포토레지스트 도포 공정, 노광 공정, 현상 공정, 소자분리막 식각 공정, 포토레지스트 제거 공정 및 후세정(post cleaning) 공정 등이 추가되어, 제품 제작시 TAT(Turn Around Time)이 증가되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 공정 스텝수를 줄이어 TAT를 단축시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판의 셀 영역, 주변회로 영역 및 스크라이브 라인 영역에 소자분리막 및 상기 소자분리막에 자기정렬되는 플로팅 게이트용 도전막을 형성하는 단계와, 상기 셀 영역 및 상기 스크라이브 라인 영역을 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 상기 소자분리막을 식각하여 상기 소자분리막을 상기 플로팅 게이트용 도전막 표면 아래로 낮추는 단계와, 상기 마스크 패턴을 제거하는 단계와, 상기 결과물상에 유전체막과 컨트롤 게이트용 도전막을 적층하는 단계를 포함하며, 상기 스크라이브 라인 영역의 상기 플로팅 게이트용 도전막과 상기 소자분리막간 단차로 인하여 상기 컨트롤 게이트용 도전막에 발생되는 단차를 정렬키로 사용하는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 정렬키 형성 공정을 셀 영역의 유효 소자분리막 높 이(Effective Field Height, EFH)를 컨트롤하기 위한 공정과 병합(merge)하여 포토레지스트 도포 공정, 노광 공정, 현상 공정, 소자분리막 식각 공정, 포토레지스트 제거 공정 및 후세정 공정을 각 1회씩 줄일 수 있으므로, TAT를 단축시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
제 1 실시예
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
먼저, 도 1a를 참조하면, 기판(10)의 셀 영역, 주변회로 영역 및 스크라이브 라인 영역상에 터널링 절연막(11)과 플로팅 게이트용 도전막(12)과 하드마스크 막(13)을 순차적으로 형성한다.
플로팅 게이트용 도전막(12)은 폴리실리콘으로 형성할 수 있다.
프로그램 스피드 향상을 위하여 플로팅 게이트의 높이를 높이는 추세에 있는 바, 플로팅 게이트용 도전막(12)을 700 내지 900Å 정도로 두껍게 형성하는 것이 바람직하다.
하드마스크막(13)은 후속 소자분리막 형성을 위한 CMP(Chemical Mechanical Polishing) 공정시 스탑퍼(stopper) 역할을 하는 것으로, 질화막을 이용하여 250 내지 350Å 두께로 형성할 수 있다.
이어, 하드마스크막(13)과 플로팅 게이트용 도전막(12)과 터널링 절연막(11) 및 기판(10) 일부를 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전면에 소자분리용 절연막(14)을 형성한다.
트렌치 형성 방법은 당업계에 잘 알려진 이방성 건식 식각 방법에 의해 형성할 수 있다. 예를 들면, 트렌치의 깊이는 기판(10)의 상면으로부터 약 2500 내지 2800Å 정도일 수 있는데, 이에 한정되는 것은 아니다. 도시하지는 않았으나, 트렌치를 형성한 다음 트렌치 형성을 위한 식각 공정에서 발생한 손상을 치유하기 위하여 트렌치 내부에 컨포멀한 산화막을 형성할 수 있다. 또한, 이러한 산화막상에 장력 스트레스에 내성을 갖는 질화막을 더 형성할 수도 있다.
절연막(14)으로는 예를 들어, PSZ(PolySilazane)를 사용할 수 있다. 절연막(14)으로 PSZ를 사용하는 경우, 절연막(14)이 일정한 식각율(etch rate)을 가질 수 있도록 절연막(14)을 경화(harding)시키기 위한 열처리 공정을 실시한다.
그 다음, 도 1b에 도시된 바와 같이, 하드마스크막(13)을 타겟으로 하는 전면 식각 공정, 예를 들어 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치내에 고립되는 소자분리막(14A)을 형성한다.
PSZ는 기존에 소자분리막(14A)으로 사용되던 HDP(High Density Plasma) 산화막과 달리 갭필 특성이 우수한 장점을 갖는다. 따라서, 소자분리막(14A)으로 HDP 산화막을 사용하는 경우 폭이 좁은 셀 영역의 트렌치 갭필을 위해서 증착(Deposition) 공정과 CMP 공정을 2회 이상 반복 실시해야 하는 반면, PSZ를 사용하면 1회의 증착 공정 및 CMP 공정으로도 폭이 좁은 셀 영역의 트렌치 갭필이 가능하다.
소자분리막(14A)을 형성하기 위한 CMP 공정시 불가피하게 하드마스크막(13)의 손실이 발생되는 바, 소자분리막(14A)으로 HDP 산화막을 사용하는 경우 2번 이상 진행되는 CMP 공정시 발생되는 하드마스크막(13) 손실 및 그에 따른 공정 마진 감소 문제를 해결하기 위해서 하드마스크막(13)을 두껍게 형성해야 한다(하드마스크막(13)의 두께가 일정 수준 이상 확보되지 않으면 CMP 공정시 취약지점에서 기판(10)에 어택이 발생될 수 있음).
반면, 본 발명에서는 소자분리막(14A)으로 PSZ를 사용하여 소자분리막(14A) 형성을 위한 CMP 공정 횟수 줄일 수 있는 바, 하드마스크막(23)의 두께를 낮출 수 있다.
예를 들어, 소자분리막(14A)으로 HDP 산화막을 사용하는 경우 2번 이상 진행하는 CMP 공정시 손실되는 두께를 고려하여 하드마스크막(13)을 500Å 이상의 두께 로 형성해야 했으나, 본 발명에서는 소자분리막(14A)으로 PSZ를 사용하여 CMP 공정을 1회만 실시하면 되므로 하드마스크막(13) 초기 두께를 250 내지 350Å 정도로 줄일 수 있다.
상기 하드마스크막(13)은 소자분리막(14A) 형성을 위한 CMP 공정시 일부 소실되어, 200Å 정도의 두께가 된다.
이어, 도 1c에 도시된 바와 같이, 하드마스크막(13)을 제거한다.
하드마스크막(13)은 인산 딥(dip) 공정을 통해 제거할 수 있다. 한편, 하드마스크막(13)의 불완전한 제거를 방지하기 위해서는 하드마스크막(13)을 제거하기 전에 하드마스크막(13)상에 잔류하는 절연막(14)을 제거하기 위한 전면 식각 공정을 더 실시할 수도 있다.
이어, 도 1d에 도시된 바와 같이, 셀 영역의 유효 소자분리막 높이(Effective Field Height, EFH)를 컨트롤하기 위하여 셀 영역을 오픈하는 마스크 패턴(15)을 형성하고, 노출된 셀 영역의 소자분리막(14A)을 식각하여 EFH를 낮춘다.
이때, 스크라이브 라인 영역도 함께 오픈되도록 마스크 패턴(15)를 형성하여, 셀 영역의 소자분리막(14A)뿐만 아니라 스크라이브 라인 영역의 소자분리막(14A)도 함께 식각되도록 한다.
소자분리막(14A) 식각시, 후속 전세정 공정시 손실되는 소자분리막(14A)의 두께를 고려하여 셀 영역의 EFH가 최종적으로 200Å 정도가 되도록, 식각량을 조절한다. 예를 들어, 후속 전세정 공정시 소자분리막(14A) 손실 두께가 200 내지 300 Å이라면, EFH가 400 내지 500Å이 되도록 식각량을 조절한다.
이어, 도 1e에 도시된 바와 같이, 마스크 패턴(15)을 제거하고 전세정 공정을 실시한다.
전세정 공정시 손실되는 소자분리막(14A)의 두께는 200Å 내지 300Å 정도이며, 이에 따라 셀 영역 및 스크라이브라인 영역의 EFH는 200Å 정도로 낮아지게 되며, 이에 따라 플로팅 게이트용 도전막(12)과 소자분리막(14A)간 단차는 500 내지 700Å(플로팅 게이트용 도전막(12) 두께[700 내지 900Å]-EFH[200Å])가 된다.
이어서, 도 1f에 도시된 바와 같이, 전체 구조물상에 유전체막(16)과 컨트롤 게이트용 도전막(17)을 형성한다.
유전체막(16)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거나 고유전율을 갖는 물질을 이용하여 형성할 수도 있다.
컨트롤 게이트용 도전막(17)은 폴리실리콘막과 텅스텐막의 적층막으로 형성하는 것이 바람직하나, 폴리실리콘막의 단일막으로 형성할 수도 있다.
이때, 플로팅 게이트용 도전막(12)간 간격이 좁은 셀 영역에서는 플로팅 게이트용 도전막(12)들 사이를 갭필하는 형태로 컨트롤 게이트용 도전막(17)이 형성되지만, 플로팅 게이트용 도전막(12)간 간격이 넓은 스크라이브 라인 영역에서는 컨트롤 게이트용 도전막(17)이 하부 단차를 따라가게 되므로 스크라이브 라인 영역의 컨트롤 게이트용 도전막(17)은 500 내지 700Å 정도의 단차를 갖고 형성되며, 이 단차를 후속 게이트 패터닝시 정렬키로 사용 가능하다.
실제로, 게이트 패터닝을 위한 노광 공정시 노광 장치 정렬에 사용되는 레이저의 파장은 633nm이므로 정렬키의 단차가 500 내지 700Å 정도이면 정렬도 퀄리티가 20% 내외로 되어 양호한 정렬 신호를 확보할 수 있다(통상, 정렬도 퀄리티가 5% 이상이 되면 양호한 정렬 신호 확보가 가능함).
제 2 실시예
도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
먼저, 도 2a를 참조하면, 기판(20)의 셀 영역, 주변회로 영역 및 스크라이브 라인 영역상에 터널링 절연막(21)과 플로팅 게이트용 제 1 도전막(22)과 하드마스크막(23)을 순차적으로 형성한다.
플로팅 게이트용 제 1 도전막(22)은 폴리실리콘을 이용하여 200Å 정도의 두께로 형성할 수 있다. 하드마스크막(23)은 후속 소자분리막 형성을 위한 CMP(Chemical Mechanical Polishing) 공정시 스탑퍼(stopper) 역할을 하는 것으로, 600 내지 800Å 두께의 질화막으로 형성할 수 있다.
이어, 하드마스크막(23)과 플로팅 게이트용 제 1 도전막(32)과 터널링 절연막(21) 및 기판(20) 일부를 식각하여 트렌치를 형성하고, 트렌치에 소자분리막(24)을 형성한다.
트렌치 형성 방법은 당업계에 잘 알려진 이방성 건식 식각 방법에 의할 수 있다. 예를 들면, 트렌치의 깊이는 기판(20)의 상면으로부터 약 2500 내지 2800Å 정도일 수 있는데, 이에 한정되는 것은 아니다. 도시하지는 않았으나, 트렌치를 형성한 다음, 트렌치 형성을 위한 식각 공정에서 발생한 손상을 치유하기 위하여 트렌치 내부에 컨포멀한 산화막을 형성할 수 있다. 또한, 이러한 산화막 상에 장력 스트레스에 내성을 갖는 질화막을 더 형성할 수도 있다.
소자분리막(24)은 트렌치를 포함한 전면에 절연막을 증착하고 하드마스크막(23)을 타겟으로 절연막을 CMP하여 형성할 수 있다.
소자분리막(24)으로는 예를 들어, PSZ(PolySilazane)를 사용할 수 있다. 소자분리막(24)으로 PSZ를 사용하는 경우, 소자분리막(24)이 일정한 식각율(etch rate)을 가질 수 있도록 CMP 공정을 실시하기 전에 절연막을 경화시키기 위한 열처리 공정을 실시한다.
PSZ는 통상 소자분리막(24)으로 많이 사용되고 있는 HDP(High Density Plasma) 산화막과 달리 갭필 특성이 우수한 장점을 갖는다. 따라서, 소자분리막(24)으로 HDP 산화막을 사용하는 경우 폭이 좁은 셀 영역의 트렌치 갭필을 위해서 증착(Deposition) 공정과 CMP 공정을 2회 이상 반복 실시해야 하는 반면, PSZ를 사용하면 1회의 증착 공정 및 CMP 공정으로도 폭이 좁은 셀 영역의 트렌치 갭필이 가능하다.
소자분리막(24)을 형성하기 위한 CMP 공정시 불가피하게 하드마스크막(23)의 손실이 발생되는 바, 소자분리막(24)으로 HDP 산화막을 사용하는 경우 2번 이상 진행되는 CMP 공정시 발생되는 하드마스크막(23) 손실 및 그에 따른 공정 마진 감소 문제를 해결하기 위해서 하드마스크막(23)을 두껍게 형성해야 한다(하드마스크 막(23)의 두께가 일정 수준 이상 확보되지 않으면 CMP 공정시 취약지점에서 기판(20)에 어택이 발생될 수 있음).
반면, 본 발명에서는 소자분리막(24)으로 PSZ를 사용하여 소자분리막(24) 형성을 위한 CMP 공정 횟수 줄일 수 있는 바, 하드마스크막(23)의 두께를 낮출 수 있다.
이어, 도 2b에 도시된 바와 같이, 하드마스크막(23)을 제거하여 소자분리막(24)의 상부 측면을 노출시킨 다음, 소자분리막(24)의 노출된 측면에 스페이서(25)를 형성한다.
하드마스크막(23)은 인산 딥(dip) 공정을 통해 제거할 수 있다. 한편, 하드마스크막(23)의 불완전한 제거를 방지하기 위해서는 하드마스크막(23)을 제거하기 전에 하드마스크막(23)상에 잔류하는 산화막을 제거하기 위한 전면 식각 공정을 더 실시할 수도 있다.
스페이서(25)는 전면에 산화막 계열의 절연막을 증착하고 소자분리막(24)의 노출된 측면에만 남도록 절연막을 전면 식각하여 형성할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 하드마스크막(23)이 제거된 부위에 플로팅 게이트용 제 2 도전막(26)을 형성한다.
플로팅 게이트용 제 2 도전막(26)은 전면에 도전막, 예를 들어 폴리실리콘막을 증착하고 에치백 또는 CMP하여 형성할 수 있다.
이어, 도 2d에 도시된 바와 같이, 셀 영역의 EFH를 컨트롤하기 위하여 셀 영역을 오픈하는 마스크 패턴(27)을 형성하고, 노출된 소자분리막(24)을 식각하여 EFH를 낮춘다. 이때, 셀 영역뿐만 아니라 스크라이브 라인 영역도 함께 오픈되도록 하여, 셀 영역뿐만 아니라 스크라이브 라인 영역의 소자분리막(24)도 함께 식각되도록 한다.
소자분리막(24) 식각시, 소자분리막(24)의 표면이 플로팅 게이트용 제 1 도전막(22)의 표면보다는 낮고 터널링 절연막(21)의 표면보다는 높게 되도록, 식각량을 컨트롤한다. 예를 들어, 소자분리막(24)위로 돌출되는 플로팅 게이트용 제 1 도전막(22)의 두께가 100Å 정도가 되도록 식각량을 조절한다.
그 결과, 셀 영역 및 스크라이브 라인 영역의 플로팅 게이트용 제 1, 제 2 도전막(22, 26)은 소자분리막(24)보다 700 내지 900Å[소자분리막(24)위로 돌출된 플로팅 게이트용 제 1 도전막(22) 두께(100Å) + 플로팅 게이트용 제 2 도전막(26) 두께(600 내지 800Å)]정도 돌출된다.
소자분리막(24)을 식각하는 방법으로는 습식 식각 공정을 사용할 수 있다. 소자분리막(24) 식각시, 스페이서(25)도 함께 제거되어 지며, 이에 따라 셀 영역 및 스크라이브 라인 영역의 플로팅 게이트용 제 2 도전막(26)의 측면이 노출된다.
도면에 나타난 바와 같이, 플로팅 게이트용 제 2 도전막(26)은 그 상층부의 폭이 하층부의 폭보다 넓어 네거티브 슬로프(negative slope)를 가지며, 탑 코너(top corner) 부분이 뾰족한 형태를 갖게 된다.
이러한 플로팅 게이트용 제 2 도전막(26) 상태로 후속 공정을 진행하면, 후속 게이트 식각시 네거티브 슬로프를 갖는 플로팅 게이트용 제 2 도전막(26)으로 인해 식각 부담이 증가되고, 플로팅 게이트용 제 2 도전막(26)의 탑 코너 부위를 통한 누설이 발생될 가능성이 매우 크다.
이에, 도 2e에 도시된 바와 같이, 플로팅 게이트용 제 2 도전막(26)의 코너 부위를 라운드시키고 네거티브 슬로프를 완화시킨다. 이를 위해서 등방성 식각 조건으로 진행되는 플라즈마 처리 공정을 사용할 수 있다.
이어, 도 2f에 도시된 바와 같이, 마스크 패턴(27)을 제거하고, 전세정 공정을 실시한 다음, 유전체막(28)과 컨트롤 게이트용 도전막(29)을 형성한다.
유전체막(28)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거나 고유전율을 갖는 물질을 이용하여 형성할 수도 있다. 컨트롤 게이트용 도전막(29)은 폴리실리콘막과 텅스텐막의 적층막으로 형성하는 것이 바람직하나, 폴리실리콘막의 단일막으로 형성할 수도 있다.
이때, 패턴간 간격이 좁은 셀 영역에서는 플로팅 게이트용 제 1, 제 2 도전막(22, 26)과 인접 플로팅 게이트용 제 1, 제 2 도전막(22, 26) 사이를 갭필하는 형태로 컨트롤 게이트용 도전막(29)이 형성되지만, 패턴간 간격이 넓은 스크라이브 라인 영역에서는 컨트롤 게이트용 도전막(29)이 하부 단차를 따라가게 되므로, 스크라이브 라인 영역의 컨트롤 게이트용 도전막(29)은 700 내지 900Å의 단차를 갖고 형성되며, 이 단차를 이용하여 후속 게이트 패터닝 공정시 정렬키로 사용 가능하다.
실제로, 게이트 패터닝을 위한 노광시 노광 장치 정렬에 사용하는 레이저의 파장은 633nm이므로 정렬키의 단차가 700 내지 900Å이면 정렬도 퀄리티가 20% 이 상이 되어 양호한 정렬 신호를 확보할 수 있다(통상, 정렬도 퀄리티가 5% 이상이 되면 양호한 정렬 신호 확보가 가능함).
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널링 절연막
12 : 플로팅 게이트용 도전막
13 : 하드마스크막
14A : 소자분리막
15 : 마스크 패턴
16 : 유전체막
17 : 컨트롤 게이트용 도전막

Claims (9)

  1. 기판의 셀 영역, 주변회로 영역 및 스크라이브 라인 영역에 소자분리막 및 상기 소자분리막에 자기정렬되는 플로팅 게이트용 도전막을 형성하는 단계;
    상기 셀 영역 및 상기 스크라이브 라인 영역을 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 상기 소자분리막을 식각하여 상기 소자분리막을 상기 플로팅 게이트용 도전막 표면 아래로 낮추는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 결과물상에 유전체막과 컨트롤 게이트용 도전막을 적층하는 단계를 포함하며,
    상기 스크라이브 라인 영역의 상기 플로팅 게이트용 도전막과 상기 소자분리막간 단차로 인하여 상기 컨트롤 게이트용 도전막에 발생되는 단차를 정렬키로 사용하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 소자분리막 및 상기 플로팅 게이트를 형성하는 단계는,
    상기 기판상에 상기 플로팅 게이트용 도전막과 하드마스크막을 적층하는 단계;
    상기 하드마스크막 및 상기 플로팅 게이트용 도전막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하여 소자분리막을 형성하는 단계;
    상기 하드마스크막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 포함한 전면에 절연막을 형성하는 단계;
    상기 하드마스크막이 노출되도록 상기 절연막을 전면 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 소자분리막을 형성한 다음에 상기 하드마스크막상에 잔류하는 상기 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 절연막 제거시 전면 식각 공정을 사용하는 반도체 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 하드마스크막을 제거한 후에,
    상기 하드마스크막의 제거로 노출되는 상기 소자분리막의 측면에 스페이서를 형성하는 단계;
    상기 하드마스크막이 제거된 부분에 다른 플로팅 게이트용 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 스페이서를 상기 셀 영역 및 상기 스크라이브 라인 영역의 상기 소자분리막을 식각시 함께 식각하여 제거하는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 소자분리막 및 상기 스페이서를 식각한 후에 상기 다른 플로팅 게이트용 도전막의 탑 코너를 라운드시키고, 상기 다른 플로팅 게이트용 도전막이 갖는 측면 슬로프를 줄이는 단계를 더 포함하는 반도체 소자의 제조방법,
  9. 제 8항에 있어서,
    상기 다른 플로팅 게이트용 도전막의 탑 코너를 라운드시키고 측면 슬로프를 줄이기 위한 방법으로, 등방성 식각 조건으로 진행되는 플라즈마 처리 공정을 사용하는 반도체 소자의 제조방법.
KR1020080000268A 2008-01-02 2008-01-02 반도체 소자의 제조방법 KR20090074472A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080000268A KR20090074472A (ko) 2008-01-02 2008-01-02 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080000268A KR20090074472A (ko) 2008-01-02 2008-01-02 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090074472A true KR20090074472A (ko) 2009-07-07

Family

ID=41331754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080000268A KR20090074472A (ko) 2008-01-02 2008-01-02 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090074472A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130134072A (ko) * 2012-05-30 2013-12-10 에스케이하이닉스 주식회사 반도체 메모리 장치의 제조방법
CN104465489A (zh) * 2014-12-30 2015-03-25 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
KR20160065332A (ko) * 2014-11-28 2016-06-09 삼성전자주식회사 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN109767977A (zh) * 2017-11-09 2019-05-17 南亚科技股份有限公司 半导体结构及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130134072A (ko) * 2012-05-30 2013-12-10 에스케이하이닉스 주식회사 반도체 메모리 장치의 제조방법
KR20160065332A (ko) * 2014-11-28 2016-06-09 삼성전자주식회사 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN104465489A (zh) * 2014-12-30 2015-03-25 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
CN109767977A (zh) * 2017-11-09 2019-05-17 南亚科技股份有限公司 半导体结构及其制造方法

Similar Documents

Publication Publication Date Title
US6969686B2 (en) Memory device having isolation trenches with different depths and the method for making the same
KR100741876B1 (ko) 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
KR100841050B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20090074472A (ko) 반도체 소자의 제조방법
KR100575339B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100948294B1 (ko) 반도체 소자의 제조방법
KR100580118B1 (ko) 반도체 소자의 게이트 전극 패턴 형성방법
US7732283B2 (en) Fabricating method of semiconductor device
KR100403627B1 (ko) 트랜치 소자분리 방법
KR100672138B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20050066879A (ko) 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법
KR100639467B1 (ko) 플래시 메모리 소자의 소자 분리 영역 형성 방법
US7122428B2 (en) Device isolation method of semiconductor memory device and flash memory device fabricating method using the same
KR100800910B1 (ko) 반도체 소자의 제조방법
KR100833435B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US7521320B2 (en) Flash memory device and method of manufacturing the same
KR20070013030A (ko) 반도체 소자의 정렬키 형성방법
KR20060075442A (ko) 플래쉬 메모리 소자의 제조방법
KR100807114B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20120003715A (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR100591150B1 (ko) 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법
EP1770772B1 (en) Process for manufacturing a non-volatile memory device
KR20070098330A (ko) 플래시메모리소자의 제조 방법
KR101043440B1 (ko) 반도체 소자의 형성 방법
KR100307536B1 (ko) 디램의 셀트랜지스터 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid