KR100307536B1 - 디램의 셀트랜지스터 제조방법 - Google Patents

디램의 셀트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 디램의 셀트랜지스터 제조방법에 관한 것으로, 종래 디램의 셀트랜지스터 제조방법은 셀트랜지스터의 게이트와 플러그형성공정을 분리하여 게이트측벽의 두께에 의해 플러그의 특성이 결정되어 공정마진의 확보가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 게이트산화막과 제1다결정실리콘을 순차적으로 증착하고, 그 제1다결정실리콘의 상부에 게이트산화막의 중앙상부에서 두께가 상대적으로 두꺼운 제1산화막 패턴을 형성하는 단계와; 상기 제1산화막 패턴의 단차를 이용한 이온주입공정으로 상기 산화막의 두께가 상대적으로 두꺼운 영역의 측면 기판하부에 소스 및 드레인을 형성하는 단계와; 상기 제1산화막 패턴의 두께가 상대적으로 두꺼운 영역의 측면에 질화막 측벽을 형성하는 단계와; 사진식각공정을 통해 상기 질화막 측벽의 측면에 위치하는 제1산화막 패턴의 두께가 상대적으로 얇은 부분과 게이트산화막을 식각하여 상기 소스 및 드레인의 일부를 노출시키는 단계와; 상기 구조의 상부전면에 산화막을 증착하고 패터닝하여 상기 소스 및 드레인의 상부에 위치하는 제2산화막 패턴을 형성하는 단계와; 상기 제1 및 제2산화막 패턴을 선택적으로 제거하여, 상기 다결정실리콘과 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부에 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 다결정실리콘의 상부에 위치하는 게이트산화막과 상기 소스 및 드레인의 상부에 위치하는 플러그를 동시에 형성하는 단계로 구성함으로써, 다결정실리콘과 플러그를 동시에 형성함으로써 공정마진을 확보하는 효과가 있다.

Description

디램의 셀트랜지스터 제조방법{MANUFACTURING METHOD FOR CELL TRANSISTOR IN DRAM}
본 발명은 디램의 셀트랜지스터 제조방법에 관한 것으로, 특히 셀트랜지스터의 게이트와 소스 및 드레인에 접속되는 플러그를 동시에 형성함으로써 프로세스 마진을 향상시키는데 적당하도록 한 디램의 셀트랜지스터 제조방법에 관한 것이다.
도1a 내지 도1d는 종래 디램의 셀트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부에 산화막을 증착한 후, 그 산화막을 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성하는 단계(도1a)와; 상기 노출된 기판(1)에 게이트산화막(3)을 증착하고, 다결정실리콘(4)과 질화막(5)을 순차적으로 증착하여 상기 게이트산화막(3)의 중앙상부에 위치하는 게이트전극과 그 게이트전극의 상부에 위치하는 절연막을 형성함과 아울러 이후의 공정에서 게이트전극의 형성에 의한 단차를 줄이는 더미게이트를 형성한 후, 불순물 이온을 주입하여 상기 게이트전극의 측면 기판하부에 소스 및 드레인(6)을 형성하는 단계(도1b)와; 상기 구조의 상부전면에 질화막을 증착하고, 그 증착된 질화막을 건식식각하여 상기 잔존하는 다결정실리콘(4)과 질화막(5)의 측면에 측벽(7)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 이를 패터닝하여 상기 소스 및 드레인(6)에 접속되는 플러그(8)를 형성하는 단계(도1d)로 구성된다.
이하, 상기와 같은 종래 디램의 셀트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 산화막과 질화막을 순차적으로 증착하고, 그 질화막과 산화막의 일부를 제거하여 상기 기판(1)의 일부를 노출시킨 후, 그 노출된 기판(1)을 건식식각하여 트랜치를 형성한다.
그 다음, 상기 질화막과 산화막을 제거하고, 상기 트랜치가 형성된 기판(1)의 상부전면에 상기 트랜치가 모두 채워질 정도로 두꺼운 산화막을 증착하고, 그 증착된 산화막을 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 필드산화막(2)의 사이에 위치하는 기판(1)의 상부에 게이트산화막(3)을 증착한 후, 다결정실리콘(4)과 질화막(5)을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막(5)과 다결정실리콘(4) 및 게이트산화막(3)을 게이트패터닝하여 상기 게이트산화막(3)의 중앙상부에 위치하는 게이트전극 및 그 게이트전극을 이온주입 또는 식각공정으로 부터 보호하는 보호층인 질화막을 형성한다.
이때, 상기 필드산화막(2)의 상부에는 상기 게이트전극의 형성으로 발생하는 단차의 영향을 줄이기 위해 상기 게이트산화막(3)의 중앙상부와 동일하게 다결정실리콘(4)과 질화막(5)이 적층된 패턴을 형성한다.
그 다음, 상기 질화막(5)을 이온주입 마스크로 사용하는 이온주입공정으로, 상기 게이트전극의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 소스 및 드레인(6)을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 질화막을 증착하고, 그 증착된 질화막을 건식식각하여 상기 다결정실리콘(4)과 질화막(5)의 측면에 측벽(7)을 형성한다. 이와 같은 측벽(7) 형성공정은 상기 게이트전극과 보호층인 다결정실리콘(4)과 질화막(5)의 높이에 따라 그 측벽(7)의 두께가 결정되며, 그 측벽(7)의 두께가 두꺼우면 노출되는 소스 및 드레인(6)의 크기가 작게 되어 이후의 공정에서 플러그를 형성할 때 그 플러그와의 접촉저항이 증가하게 된다.
또한, 상기 측벽(7)이 소스 및 드레인(6)의 상부에 직접위치함으로써, 소스 및 드레인에 스트레스를 주어 누설전류가 발생함으로써, 디램의 리프레시 특성이 열화된다.
그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 이를 패터닝하여 상기 셀트랜지스터의 게이트와 더미게이트의 사이에 위치하여, 소스 및 드레인(6)에 접하는 플러그(8)를 형성하게 된다.
상기한 바와 같이 종래 디램의 셀트랜지스터 제조방법은 셀트랜지스터의 게이트와 플러그형성공정을 분리하여 게이트측벽의 두께에 의해 플러그의 특성이 결정되어 공정마진의 확보가 용이하지 않은 문제점과 아울러 소스 및 드레인의 상부측에 직접 질화막 측벽이 형성되어 게이트와 소스 및 드레인의 사이에 스트레스가 증가하여, 전계의 집중에 의한 누설전류의 발생으로 디램의 리프레시 특성이 열화되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 셀트랜지스터의 게이트와 플러그를 동시에 형성하며, 질화막측벽이 직접 소스 및 드레인의 상부에 위치하는 것을 방지할수 있는 디램의 셀트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 디램의 셀트랜지스터 제조공정 수순단면도.
도2a 내지 도2g는 본 발명 디램의 셀트랜지스터 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
3:게이트산화막 4:다결정실리콘
5:질화막 6:소스 및 드레인
7:측벽 8,11:산화막 패턴
9:게이트전극 10:플러그
상기와 같은 목적은 기판의 상부에 게이트산화막과 제1다결정실리콘을 순차적으로 증착하고, 그 제1다결정실리콘의 상부에 게이트산화막의 중앙상부에서 두께가 상대적으로 두꺼운 제1산화막 패턴을 형성하는 단계와; 상기 제1산화막 패턴의 단차를 이용한 이온주입공정으로 상기 산화막의 두께가 상대적으로 두꺼운 영역의 측면 기판하부에 소스 및 드레인을 형성하는 단계와; 상기 제1산화막 패턴의 두께가 상대적으로 두꺼운 영역의 측면에 질화막 측벽을 형성하는 단계와; 사진식각공정을 통해 상기 질화막 측벽의 측면에 위치하는 제1산화막 패턴의 두께가 상대적으로 얇은 부분과 게이트산화막을 식각하여 상기 소스 및 드레인의 일부를 노출시키는 단계와; 상기 구조의 상부전면에 산화막을 증착하고 패터닝하여 상기 소스 및 드레인의 상부에 위치하는 제2산화막 패턴을 형성하는 단계와; 상기 제1 및 제2산화막 패턴을 선택적으로 제거하여, 상기 다결정실리콘과 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부에 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 다결정실리콘의 상부에 위치하는 게이트산화막과 상기 소스 및 드레인의 상부에 위치하는 플러그를 동시에 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2g는 본 발명 디램의 셀트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하고, 그 필드산화막(2)의 사이에 위치하는 기판(1)의 상부에 게이트산화막(3)을 형성한 후,그 게이트산화막(3)과 필드산화막(2)의 상부전면에 다결정실리콘(4)과 산화막(5)을 순차적으로 증착하는 단계(도2a)와; 상기 산화막(5)의 일부를 소정의 두께로 식각하여 셀트랜지스터의 게이트가 위치할 영역과 필드산화막(2)의 상부측에서 두께가 두껍고 나머지영역에서는 그보다 상대적으로 얇은 두께를 갖는 산화막(5) 패턴을 형성한 후, 불순물 이온주입공정을 통해 상기 게이트산화막(3)의 중앙상부에 위치하는 두꺼운 산화막 패턴의 측면 기판(1) 하부에 소스 및 드레인(6)을 형성하는 단계(도2b)와; 상기 구조의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 산화막(5)의 두께가 두꺼운영역의 측면에 측벽(7)을 형성하고, 사진식각공정을 통해 상기 산화막(5)의 두께가 낮은영역과 그 하부의 다결정실리콘(4) 및 게이트산화막(3)을 식각하여 소스 및 드레인(6)을 노출시키는 단계(도2c)와; 상기 구조의 상부전면에 산화막(8)을 증착하고, 평탄화하여, 상기 소스 및 드레인(6)영역의 상부에 상기 잔존하는 산화막(5)과 동일한 두께의 산화막(8) 패턴을 형성하는 단계(도2d)와; 상기 산화막(5),(8)을 제거하여 다결정실리콘(4)과 소스 및 드레인(6)을 노출시키는 단계(도2e)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 사진식각공정으로 패터닝하여 상기 다결정실리콘(4)의 상부에 위치하는 게이트전극(9)과 상기 소스 및 드레인(6)의 상부에 위치하는 플러그(10)를 동시에 형성하는 단계(도2f)와; 상기 구조의 상부전면에 산화막을 증착하고, 패터닝하여 상기 게이트전극(9)의 상부에 산화막(11) 패턴을 형성하는 단계(도2g)로 구성된다.
이하, 상기와 같은 본 발명 디램의 셀트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부에 산화막을 증착하고, 이를 평탄화하여 상기 트랜치에 위치하는 필드산화막(2)을 형성한다.
그 다음, 상기 구조의 상부에 게이트산화막(3), 다결정실리콘(4), 산화막(5)을 순차적으로 증착한다. 이때, 산화막(5)은 종래의 기술에서 게이트산화막과 게이트산화막을 보호하는 보호층의 두께를 합한 것만큼 두껍게 증착한다.
그 다음, 도2b에 도시한 바와 같이 상기 산화막(5)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 셀트랜지스터의 게이트와 더미게이트를 형성하는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 식각공정으로 노출된 산화막(5)의 상부일부를 식각하고, 그 포토레지스트패턴을 제거한다.
이와 같은 식각공정으로, 상기 산화막(5)은 단차가 발생하게 되며, 이때 산화막(5)의 두께는 게이트산화막(3)의 중앙상부인 게이트형성위치와 필드산화막(2)의 상부측영역에서 그 두께가 두꺼우며, 나머지 영역에서는 그 두께가 상대적으로 얇게 된다.
그 다음, 불순물 이온주입공정을 통해 상기 산화막(5)의 두께가 얇은 부분의 기판(1) 하부에 소스 및 드레인(6)을 형성한다. 이때 이온주입의 마스크는 사용하지 않으며, 상기 산화막(5)의 두께차를 이용하여 적당한 에너지로 이온을 주입하여 산화막(5)의 두께가 얇은 부분을 통해 기판(1)에 불순물 이온이 주입되도록 한다.
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 질화막을 증착하고 그 질화막을 건식식각하여 상기 산화막(5)의 단차영역 측면에 질화막 측벽(7)을 형성한다.
그 다음, 사진식각공정을 통해 상기 측벽(7)의 측면에 위치하는 산화막(5)의 두께가 얇은 영역을 식각하고, 노출되는 게이트산화막(3)을 식각하여 상기 형성한 소스 및 드레인(6)을 노출시킨다.
그 다음, 도2d에 도시한 바와 같이 상기 구조의 상부전면에 산화막(8)을 증착하고, 평탄화하여 상기 잔존하는 산화막(5)과 상부면이 동일 평면상에 위치하는 산화막(8)패턴을 상기 소스 및 드레인(6)의 상부에 위치시킨다.
그 다음, 도2e에 도시한 바와 같이 상기 산화막(8)과 산화막(5)을 식각하여 그 하부의 소스 및 드레인(6)과 다결정실리콘(4)을 노출시킨다.
그 다음, 도2f에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 다결정실리콘(4)의 상부에 위치하는 게이트전극(9)과 상기 소스 및 드레인(6)의 상부에 위치하는 플러그(10)를 동시에 형성한다.
그 다음, 상기 구조의 상부전면에 산화막(11) 등의 절연막을 증착하고, 이를 패터닝하여 상기 게이트전극(9)의 상부에 산화막(11) 패턴을 형성한다.
상기한 바와 같이 본 발명은 산화막 패턴의 단차를 이용하여, 소스 및 드레인에 직접 접하지 않는 질화막 측벽을 형성하고, 게이트와 소스 및 드레인에 스트레스를 방지함으로써 전계의 집중을 억제하여 이로인한 누설전류의 발생 억제 및 디램의 리프레시 특성을 향상시키는 효과가 있으며, 다결정실리콘과 플러그를 동시에 형성함으로써 공정마진을 확보하는 효과가 있다.

Claims (2)

  1. 기판의 상부에 게이트산화막과 제1다결정실리콘을 순차적으로 증착하고, 그 제1다결정실리콘의 상부에 게이트산화막의 중앙상부에서 두께가 상대적으로 두꺼운 제1산화막 패턴을 형성하는 단계와; 상기 제1산화막 패턴의 단차를 이용한 이온주입공정으로 상기 산화막의 두께가 상대적으로 두꺼운 영역의 측면 기판하부에 소스 및 드레인을 형성하는 단계와; 상기 제1산화막 패턴의 두께가 상대적으로 두꺼운 영역의 측면에 질화막 측벽을 형성하는 단계와; 사진식각공정을 통해 상기 질화막 측벽의 측면에 위치하는 제1산화막 패턴의 두께가 상대적으로 얇은 부분과 게이트산화막을 식각하여 상기 소스 및 드레인의 일부를 노출시키는 단계와; 상기 구조의 상부전면에 산화막을 증착하고 패터닝하여 상기 소스 및 드레인의 상부에 위치하는 제2산화막 패턴을 형성하는 단계와; 상기 제1 및 제2산화막 패턴을 선택적으로 제거하여, 상기 다결정실리콘과 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부에 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 다결정실리콘의 상부에 위치하는 게이트산화막과 상기 소스 및 드레인의 상부에 위치하는 플러그를 동시에 형성하는 단계를 포함하여 된 것을 특징으로 하는 디램의 셀트랜지스터 제조방법.
  2. 제 1항에 있어서, 제1산화막 패턴은 다결정실리콘의 상부에 산화막을 증착하는 단계와; 그 산화막의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 게이트 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 게이트산화막의 측면부 상에 위치하는 산화막의 상부일부를 식각하는 단계로 형성하는 것을 특징으로 하는 디램의 셀트랜지스터 제조방법.
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