KR20090071110A - 박막트랜지스터 어레이 기판 - Google Patents
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Abstract
본 발명은 박막트랜지스터 어레이 기판를 개시한다. 상기 박막트랜지스터 어레이 기판은 게이트 배선이 배치된 기판, 게이트 절연막을 사이에 두고 상기 게이트 배선과 교차하며 상기 기판상에 배치된 데이터 배선, 상기 게이트 배선과 평행하는 채널 길이를 갖는 제 1 박막트랜지스터, 및 상기 데이터 배선과 평행하는 채널 길이를 갖는 제 2 박막트랜지스터를 포함하여, 공정 편차에 따른 구동 불량을 방지할 수 있다.
표시장치, 쉬프트, 박막트랜지스터, 게이트, 미스 얼라인
Description
표시장치에 관한 것으로, 더욱 구체적으로 공정 편차에 따른 구동 안정성을 향상시킬 수 있는 박막트랜지스터 어레이 기판에 관한 것이다.
오늘날, 액정 표시 장치(Liquid Crystal Display device ; LCD)는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display) 소자로 각광받고 있다.
액정표시장치는 컬러필터 어레이 기판, 박막트랜지스터 어레이 기판 및 상기 컬러필터 어레이 기판과 상기 박막트랜지스터 어레이 기판사이에 개재된 액정을 포함한다. 이와 같은, 액정표시장치는 액정에 전계를 인가하여 액정의 광투과율을 조절함으로써, 다양한 영상을 표시할 수 있다.
도 1은 종래 박막트랜지스터 어레이 기판에서 발생할 수 있는 불량을 보여주는 평면도이다.
도 1을 참조하면, 박막트랜지스터 어레이 기판은 다수의 화소가 정의되어 있 다. 상기 화소는 서로 교차하는 게이트 배선(1)과 데이터 배선(2)에 의해 정의될 수 있다. 상기 각 화소에 상기 게이트 배선(1)과 데이터 배선(2)과 전기적으로 연결된 박막트랜지스터와, 상기 박막트랜지스터와 전기적으로 연결된 화소전극(6)이 배치되어 있다.
도 1의 (a)에서와 같이, 상기 박막트랜지스터는 게이트 전극(3), 게이트 절연막, 반도체 패턴, 소스 전극(4) 및 드레인 전극(5)을 포함한다. 상기 게이트 전극(3)과 상기 반도체 패턴은 그 사이에 개재된 게이트 절연막을 사이에 두고 중첩된다. 상기 소스 및 드레인 전극(4, 5)은 상기 반도체 패턴의 채널을 사이에 두고 상기 반도체 패턴상에 배치된다.
상기 박막트랜지스터를 형성하기 위해, 마스크를 이용한 포토 공정 및 식각 공정을 이용한다. 그러나, 도 1의 (b)에서와 같이, 마스크의 미스 얼라인이 발생할 경우, 상기 소스 및 드레인 전극(4, 5)은 상기 좌우로 쉬프트될 수 있다. 도면과 달리, 상기 소스 및 드레인 전극(4, 5)이 상하로 쉬프트 될 수도 있다. 또는, 상기 반도체 패턴 및 상기 게이트 전극(3)이 설계영역을 벗어나 형성할 수도 있다. 즉, 상기 게이트 전극(3), 반도체 패턴, 소스 전극 및 드레인 전극(4, 5)의 미스 얼라인에 의해 박막트랜지스터의 구동 특성이 저하되거나 구동하지 않을 수 있다. 또한, 상기 식각 공정에서 상기 채널의 길이/너비의 비가 변경되어 박막트랜지스터의 전기적 특성이 저하될 수도 있다.
따라서, 상기 박막트랜지스터를 형성하는 공정에 있어서, 공정 편차가 커질 경우 박막트랜지스터의 구동 특성이 저하되거나 구동되지 않는 문제점이 있었다.
본 발명의 하나의 과제는 공정 편차에 따른 구동 안정성을 향상시킬 수 있는 박막트랜지스터 어레이 기판을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터 어레이 기판을 제공한다. 상기 박막트랜지스터 어레이 기판은 게이트 배선이 배치된 기판, 게이트 절연막을 사이에 두고 상기 게이트 배선과 교차하며 상기 기판상에 배치된 데이터 배선, 상기 게이트 배선과 평행하는 채널 길이를 갖는 제 1 박막트랜지스터, 및 상기 데이터 배선과 평행하는 채널 길이를 갖는 제 2 박막트랜지스터를 포함한다.
상기 제 1 박막트랜지스터는 상기 데이터 배선과 평행하는 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수 있다.
상기 제 1 소스전극은 상기 데이터 배선과 일부가 중첩될 수 있다.
상기 제 2 박막트랜지스터는 상기 게이트 배선과 평행하는 제 2 소스 전극 및 제 2 드레인 전극을 포함할 수 있다.
상기 제 2 소스전극은 상기 게이트 배선과 중첩될 수 있다.
상기 제 1 및 제 2 박막트랜지스터는 각각 제 1 및 제 2 반도체 패턴을 포함 하며, 상기 제 1 및 제 2 반도체 패턴은 일체로 이루어질 수 있다.
상기 제 1 및 제 2 박막트랜지스터와 각각 전기적으로 연결된 화소전극을 포함할 수 있다.
본 발명의 박막트랜지스터 어레이 기판은 제 1 및 제 2 박막트랜지스터를 구비함에 따라 공정 편차에 따른 구동 안정성을 향상시킬 수 있다.
이하, 본 발명의 실시예들은 박막트랜지스터 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 및 도 3은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 설명하기 위해 도시한 도면들이다. 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 다수의 화소들을 구비하지만, 도 1 및 도 2는 설명의 편의상 하나의 화소를 확대하여 도시하였다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다. 도 3은 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 박막트랜지스터 어레이 기판은 기판(100)상에 제 1 방향으로 배열된 게이트 배선(101)이 배치되어 있다. 상기 게이트 배선(101)의 단부는 게이트 패드부(미도시함)와 전기적으로 연결되어 있다. 상기 게이트 패드부는 외부 구동회로부로부터 제공된 게이트 신호를 상기 게이트 배선(101)으로 인가하고, 상기 게이트 배선(101)은 상기 게이트 신호를 후술 될 박막트랜지스터(Tr1, Tr2)에 인가하여, 상기 박막트랜지스터(Tr1, Tr2)를 온(on)시킬 수 있다.
상기 기판(100)상에 상기 제 1 방향과 교차하는 제 2 방향으로 배열된 데이터 배선(102)이 배치되어 있다. 여기서, 상기 게이트 배선(101)과 상기 데이터 배선(102)의 교차에 의해, 화소가 정의된다. 상기 데이터 배선(102)의 단부는 데이터 패드부(미도시함)와 전기적으로 연결되어 있다. 상기 데이터 패드부는 외부 구동회로부로부터 상기 데이터 배선(102)에 데이터 신호를 인가하고, 상기 데이터 배선(102)은 상기 게이트 신호에 의해 온(ON)된 상기 박막트랜지스터(Tr1, Tr2)에 상기 데이터 신호를 인가한다.
상기 화소에 서로 다른 채널 길이 방향을 갖는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2) 및, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)에 각각 전기적으로 연결된 화소전극(150)이 배치되어 있다. 예컨대, 상기 제 1 박막트랜지스터(Tr1)는 상기 제 1 방향, 즉 상기 게이트 배선(101)과 평행하는 채널 길이를 가지며, 상기 제 2 박막트랜지스터는 상기 제 2 방향, 즉 상기 데이터 배선(102)과 평행하는 채 널길이를 가질 수 있다. 여기서, 상기 채널 길이는 서로 마주하는 소스 및 드레인 전극의 이격 간격일 수 있다.
자세하게 살펴보면, 상기 제 1 박막트랜지스터(Tr1)는 제 1 게이트 전극(131), 게이트 절연막(110), 제 1 반도체 패턴, 제 1 소스 및 드레인 전극(161, 171)을 포함한다.
상기 제 1 게이트 전극(131)은 상기 게이트 배선(101)으로부터 분기된 돌기부일 수 있다. 상기 제 1 게이트 전극(131)은 상기 데이터 배선(102)과 중첩될 수 있다.
상기 게이트 절연막(110)은 상기 제 1 게이트 전극(131)과 후술될 제 2 게이트 전극(132)을 포함하는 기판(100)상에 배치되어 있다. 상기 게이트 절연막(110)은 절연막, 예컨대 산화실리콘 또는 질화실리콘으로 이루어질 수 있다.
상기 제 1 반도체 패턴(141, 151)은 상기 게이트 절연막(110)을 사이에 두고 상기 제 1 게이트 전극(131)과 중첩되어 있다. 상기 제 1 반도체 패턴(141, 151)은 제 1 활성 패턴(141) 및 제 1 오믹 콘택 패턴(151)을 포함한다.
상기 제 1 활성 패턴(141)은 비정질 실리콘으로 이루어질 수 있다. 상기 제 1 오믹콘택 패턴(151)은 불순물이 도핑된 비정질 실리콘으로 이루어질 수 있다.
상기 제 1 오믹콘택 패턴(151)은 상기 제 1 활성 패턴(141)과 상기 제 1 소스 전극(161)사이와 상기 제 1 활성 패턴(141)과 상기 제 1 드레인 전극(171)사이에 개재되어, 상기 제 1 오믹콘택 패턴(151)은 상기 제 1 소스전극(161)과 상기 제 1 드레인 전극(171)사이의 오믹 콘택을 형성시킨다. 즉, 상기 제 1 오믹콘택 패 턴(151)은 상기 제 1 활성 패턴(141)의 채널을 노출하며, 상기 제 1 활성 패턴(141)상에 배치된다.
상기 제 1 소스 및 제 1 드레인 전극(161, 171)은 채널을 사이에 두고 상기 제 1 오믹콘택 패턴(151)상에 배치된다.
상기 제 1 소스 전극(161)은 상기 데이터 배선(102)과 전기적으로 연결되어 있다. 상기 제 1 소스전극(161)은 상기 제 1 게이트 전극(131)과 중첩된 상기 데이터 배선(102)의 일부일 수 있다. 즉, 상기 제 1 소스전극(161)은 상기 데이터 배선(102)과 평행할 수 있다.
또한, 상기 제 1 드레인 전극(171), 즉, 상기 제 1 소스전극(161)과 마주하는 상기 제 1 드레인 전극(171)의 일면은 상기 데이터 배선(102)과 평행할 수 있다. 이에 따라, 상기 제 1 박막트랜지스터(Tr1)는 상기 게이트 배선(101)과 평행하는 채널길이를 가질 수 있다.
이로써, 상기 제 1 박막트랜지스터(Tr1)는 제 1 게이트 전극(131), 제 1 반도체 패턴, 제 1 소스 및 드레인 전극(161, 171) 중 적어도 어느 하나가 마스크의 미스얼라인으로 인해 상하 방향으로 쉬프트되어 형성될지라도, 상기 제 1 박막트랜지스터(Tr1)는 구동에 큰 영향을 미치지 않는다.
상기 제 2 박막트랜지스터는 제 2 게이트 전극(132), 제 2 반도체 패턴(142, 152), 게이트 절연막, 제 2 소스 전극(162) 및 제 2 드레인 전극(172)을 포함한다.
상기 제 2 게이트 전극(132)은 상기 게이트 배선(101)으로부터 분기되어 상기 데이터 배선(102)의 방향, 즉 상기 제 2 방향으로 돌출된 돌기부일 수 있다.
상기 제 2 반도체 패턴(142, 152)은 제 2 활성패턴(142) 및 상기 제 2 활성패턴(142)상에 배치된 제 2 오믹콘택 패턴(152)을 포함할 수 있다. 상기 제 2 오믹콘택 패턴(152)은 상기 제 2 활성패턴(142)의 채널을 노출한다.
상기 제 2 소스 및 제 2 드레인 전극(162, 172)은 상기 채널을 사이에 두고 상기 제 2 오믹콘택 패턴(152)상에 배치된다.
상기 제 2 소스 전극(162)은 상기 데이터 배선(102)으로부터 분기되며, 상기 게이트 배선(101)과 같은 방향 즉, 상기 제 1 방향으로 돌출된 돌기부일 수 있다. 상기 제 2 소스 전극(162)은 상기 게이트 배선(101)과 중첩될 수 있다.
이에 따라, 상기 제 2 소스 전극(162)은 상기 게이트 배선(101)과 평행할 수 있다. 또한, 상기 제 2 소스 전극(162)과 마주하는 상기 제 2 드레인 전극(172)의 일면은 상기 게이트 배선(101)과 평행할 수 있다.
이로써, 상기 제 2 박막트랜지스터(Tr2)는 상기 데이터 배선(102)과 평행하는 채널길이를 가질 수 있다.
이에 따라, 상기 제 2 박막트랜지스터(Tr2)는 제 2 게이트 전극(132), 제 2 반도체 패턴(142, 152), 제 2 소스 및 드레인 전극(162, 172) 중 적어도 어느 하나가 마스크의 미스얼라인으로 인해 좌우 방향으로 쉬프트되어 형성될지라도, 상기 제 2 박막트랜지스터(Tr2)는 구동에 큰 영향을 미치지 않는다.
이에 더하여, 상기 제 2 박막트랜지스터(Tr2)는 상기 제 1 박막트랜지스터(Tr1)와 동일한 재질로 이루어질 수 있다. 즉, 상기 제 2 게이트 전극(132), 제 2 반도체 패턴(142, 152), 제 2 소스 전극(162) 및 제 2 드레인 전극(172)은 상기 제 1 게이트 전극(131), 제 1 반도체 패턴(141, 151), 제 1 소스 전극(162) 및 제 2 드레인 전극(172)과 각각 동일한 재질로 이루어질 수 있다.
이에 더하여, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)는 부분적으로 서로 일체화될 수 있다. 예컨대, 상기 제 1 및 제 2 반도체 패턴(141, 151, 142, 152)은 일체로 이루어질 수 있다.
또한, 상기 제 1 및 제 2 소스 전극(161, 162)은 일체로 이루어질 수 있다. 또한, 상기 제 1 및 제 2 게이트 전극(131, 132)은 일체로 이루어질 수 있다.
상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)를 포함하는 기판(100)상에 보호막(120)이 배치되어 있다. 상기 보호막(120)은 무기절연막 또는 유기절연막으로 이루어질 수 있다. 예를 들어, 상기 무기절연막은 산화실리콘 또는 질화실리콘으로 이루어질 수 있다. 상기 유기절연막은 아크릴계 수지, 이미드계 수지 및 벤조사이클로부텐 수지 중 어느 하나로 이루어질 수 있다.
상기 보호막(120)은 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2), 즉 제 1 및 제 2 드레인 전극(171, 172)을 각각 노출하는 콘택홀들을 구비한다.
상기 보호막(120)상에 상기 콘택홀들을 통해 상기 제 1 및 제 2 드레인 전극(171, 172)에 전기적으로 연결된 화소전극(150)이 배치되어 있다.
따라서, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 형성을 위한 포토공정에 있어서, 마스크의 미스 얼라인으로 인하여 상하방향으로 공정 편차가 발생할 경우, 상기 제 2 박막트랜지스터(Tr2)의 구동 불량이 발생할 수 있으나 상기 제 1 박막트랜지스터(Tr1)에 의해 화소는 구동될 수 있다.
이와 달리, 마스크의 미스 얼라인으로 인하여 좌우방향으로 공정 편차가 발생할 경우, 상기 제 1 박막트랜지스터(Tr1)의 구동 불량이 발생할 수 있으나 상기 제 2 박막트랜지스터(Tr2)에 의해 화소는 구동될 수 있다.
이와 더불어, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)를 형성하기 위한 식각 공정의 편차에 대한 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 구동 특성이 저하되는 것을 방지할 수 있다.
다시 말해, 화소에 적어도 다른 채널 길이를 갖는 제 1 및 제 2 박막트랜지스터를 구비함에 따라, 상기 제 1 및 제 2 박막트랜지스터가 공정편차에 대하여 서로 상호 보완함에 따라 구동 불량을 방지할 수 있으므로, 구동 안정성을 향상시킬 수 있다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액정표시장치에 적용될 경우에 한정하여 설명하였으나, 다른 표시장치, 예컨대 유기발광다이오드 표시장치등에도 간단한 설계변경을 통해 적용할 수 있을 것이다.
도 1은 종래 박막트랜지스터 어레이 기판에서 발생할 수 있는 불량을 보여주는 평면도이다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다.
도 3은 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
100 : 기판 110 : 게이트 절연막
120 : 보호막 150 : 화소전극
131, 132 : 제 1 및 제 2 게이트 전극
141, 151 : 제 1 반도체 패턴
142, 152 : 제 2 반도체 패턴
161, 162 : 제 1 및 제 2 소스 전극
171, 172 : 제 1 및 제 2 드레인 전극
Claims (7)
- 게이트 배선이 배치된 기판;게이트 절연막을 사이에 두고 상기 게이트 배선과 교차하며 상기 기판상에 배치된 데이터 배선;상기 게이트 배선과 평행하는 채널 길이를 갖는 제 1 박막트랜지스터; 및상기 데이터 배선과 평행하는 채널 길이를 갖는 제 2 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제 1 박막트랜지스터는 상기 데이터 배선과 평행하는 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제 1 소스전극은 상기 데이터 배선과 일부가 중첩된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제 2 박막트랜지스터는 상기 게이트 배선과 평행하는 제 2 소스 전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 4 항에 있어서,상기 제 2 소스전극은 상기 게이트 배선과 중첩된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 박막트랜지스터는 각각 제 1 및 제 2 반도체 패턴을 포함하며, 상기 제 1 및 제 2 반도체 패턴은 일체로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 박막트랜지스터와 각각 전기적으로 연결된 화소전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
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