KR20090071110A - Thin film transistor array substrate - Google Patents

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Abstract

A thin film transistor for preventing the degradation of the driving characteristics of the thin film transistor is provided to improve driving stability according to the variation of the process according to the first and second thin film transistor. A gate line is arranged on a substrate(100). A data line intersects with the gate line between gate insulating layers(110). The data line is arranged in the top of the substrate. A thin film transistor includes a channel length which is parallel to the gate line. A second thin film transistor includes channel length which is parallel to data line. The thin film transistor includes the first source electrode/first drain electrode which is parallel to data line.

Description

박막트랜지스터 어레이 기판{THIN FILM TRANSISTOR ARRAY SUBSTRATE}Thin Film Transistor Array Boards {THIN FILM TRANSISTOR ARRAY SUBSTRATE}

표시장치에 관한 것으로, 더욱 구체적으로 공정 편차에 따른 구동 안정성을 향상시킬 수 있는 박막트랜지스터 어레이 기판에 관한 것이다.The present invention relates to a display device, and more particularly, to a thin film transistor array substrate capable of improving driving stability due to process variation.

오늘날, 액정 표시 장치(Liquid Crystal Display device ; LCD)는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display) 소자로 각광받고 있다. Today, liquid crystal display devices (LCDs) are spotlighted as next generation advanced display devices with low power consumption, good portability, technology intensive, and high added value.

액정표시장치는 컬러필터 어레이 기판, 박막트랜지스터 어레이 기판 및 상기 컬러필터 어레이 기판과 상기 박막트랜지스터 어레이 기판사이에 개재된 액정을 포함한다. 이와 같은, 액정표시장치는 액정에 전계를 인가하여 액정의 광투과율을 조절함으로써, 다양한 영상을 표시할 수 있다.The LCD includes a color filter array substrate, a thin film transistor array substrate, and a liquid crystal interposed between the color filter array substrate and the thin film transistor array substrate. Such a liquid crystal display may display various images by applying an electric field to the liquid crystal to adjust the light transmittance of the liquid crystal.

도 1은 종래 박막트랜지스터 어레이 기판에서 발생할 수 있는 불량을 보여주는 평면도이다.1 is a plan view illustrating a defect that may occur in a conventional thin film transistor array substrate.

도 1을 참조하면, 박막트랜지스터 어레이 기판은 다수의 화소가 정의되어 있 다. 상기 화소는 서로 교차하는 게이트 배선(1)과 데이터 배선(2)에 의해 정의될 수 있다. 상기 각 화소에 상기 게이트 배선(1)과 데이터 배선(2)과 전기적으로 연결된 박막트랜지스터와, 상기 박막트랜지스터와 전기적으로 연결된 화소전극(6)이 배치되어 있다.Referring to FIG. 1, a plurality of pixels are defined in a thin film transistor array substrate. The pixel may be defined by a gate line 1 and a data line 2 crossing each other. Each pixel includes a thin film transistor electrically connected to the gate line 1 and a data line 2, and a pixel electrode 6 electrically connected to the thin film transistor.

도 1의 (a)에서와 같이, 상기 박막트랜지스터는 게이트 전극(3), 게이트 절연막, 반도체 패턴, 소스 전극(4) 및 드레인 전극(5)을 포함한다. 상기 게이트 전극(3)과 상기 반도체 패턴은 그 사이에 개재된 게이트 절연막을 사이에 두고 중첩된다. 상기 소스 및 드레인 전극(4, 5)은 상기 반도체 패턴의 채널을 사이에 두고 상기 반도체 패턴상에 배치된다. As shown in FIG. 1A, the thin film transistor includes a gate electrode 3, a gate insulating film, a semiconductor pattern, a source electrode 4, and a drain electrode 5. The gate electrode 3 and the semiconductor pattern overlap with the gate insulating film interposed therebetween. The source and drain electrodes 4 and 5 are disposed on the semiconductor pattern with the channel of the semiconductor pattern interposed therebetween.

상기 박막트랜지스터를 형성하기 위해, 마스크를 이용한 포토 공정 및 식각 공정을 이용한다. 그러나, 도 1의 (b)에서와 같이, 마스크의 미스 얼라인이 발생할 경우, 상기 소스 및 드레인 전극(4, 5)은 상기 좌우로 쉬프트될 수 있다. 도면과 달리, 상기 소스 및 드레인 전극(4, 5)이 상하로 쉬프트 될 수도 있다. 또는, 상기 반도체 패턴 및 상기 게이트 전극(3)이 설계영역을 벗어나 형성할 수도 있다. 즉, 상기 게이트 전극(3), 반도체 패턴, 소스 전극 및 드레인 전극(4, 5)의 미스 얼라인에 의해 박막트랜지스터의 구동 특성이 저하되거나 구동하지 않을 수 있다. 또한, 상기 식각 공정에서 상기 채널의 길이/너비의 비가 변경되어 박막트랜지스터의 전기적 특성이 저하될 수도 있다.In order to form the thin film transistor, a photo process and an etching process using a mask are used. However, as shown in FIG. 1B, when misalignment of the mask occurs, the source and drain electrodes 4 and 5 may be shifted left and right. Unlike the drawing, the source and drain electrodes 4 and 5 may be shifted up and down. Alternatively, the semiconductor pattern and the gate electrode 3 may be formed outside the design area. That is, due to misalignment of the gate electrode 3, the semiconductor pattern, the source electrode, and the drain electrodes 4 and 5, the driving characteristics of the thin film transistor may be reduced or not driven. In addition, in the etching process, the ratio of the length / width of the channel may be changed, thereby reducing the electrical characteristics of the thin film transistor.

따라서, 상기 박막트랜지스터를 형성하는 공정에 있어서, 공정 편차가 커질 경우 박막트랜지스터의 구동 특성이 저하되거나 구동되지 않는 문제점이 있었다.Therefore, in the process of forming the thin film transistor, when the process variation is large, there is a problem that the driving characteristics of the thin film transistor are deteriorated or not driven.

본 발명의 하나의 과제는 공정 편차에 따른 구동 안정성을 향상시킬 수 있는 박막트랜지스터 어레이 기판을 제공함에 있다.One object of the present invention is to provide a thin film transistor array substrate that can improve the driving stability according to the process variation.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터 어레이 기판을 제공한다. 상기 박막트랜지스터 어레이 기판은 게이트 배선이 배치된 기판, 게이트 절연막을 사이에 두고 상기 게이트 배선과 교차하며 상기 기판상에 배치된 데이터 배선, 상기 게이트 배선과 평행하는 채널 길이를 갖는 제 1 박막트랜지스터, 및 상기 데이터 배선과 평행하는 채널 길이를 갖는 제 2 박막트랜지스터를 포함한다.One aspect of the present invention to achieve the above technical problem provides a thin film transistor array substrate. The thin film transistor array substrate may include a substrate on which a gate wiring is disposed, a data wiring intersecting the gate wiring with a gate insulating layer interposed therebetween, and a first thin film transistor having a channel length parallel to the gate wiring; And a second thin film transistor having a channel length parallel to the data line.

상기 제 1 박막트랜지스터는 상기 데이터 배선과 평행하는 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수 있다.The first thin film transistor may include a first source electrode and a first drain electrode parallel to the data line.

상기 제 1 소스전극은 상기 데이터 배선과 일부가 중첩될 수 있다.A portion of the first source electrode may overlap the data line.

상기 제 2 박막트랜지스터는 상기 게이트 배선과 평행하는 제 2 소스 전극 및 제 2 드레인 전극을 포함할 수 있다.The second thin film transistor may include a second source electrode and a second drain electrode parallel to the gate line.

상기 제 2 소스전극은 상기 게이트 배선과 중첩될 수 있다.The second source electrode may overlap the gate line.

상기 제 1 및 제 2 박막트랜지스터는 각각 제 1 및 제 2 반도체 패턴을 포함 하며, 상기 제 1 및 제 2 반도체 패턴은 일체로 이루어질 수 있다.The first and second thin film transistors may include first and second semiconductor patterns, respectively, and the first and second semiconductor patterns may be integrally formed.

상기 제 1 및 제 2 박막트랜지스터와 각각 전기적으로 연결된 화소전극을 포함할 수 있다.And a pixel electrode electrically connected to the first and second thin film transistors, respectively.

본 발명의 박막트랜지스터 어레이 기판은 제 1 및 제 2 박막트랜지스터를 구비함에 따라 공정 편차에 따른 구동 안정성을 향상시킬 수 있다.As the thin film transistor array substrate of the present invention includes the first and second thin film transistors, it is possible to improve driving stability due to process variation.

이하, 본 발명의 실시예들은 박막트랜지스터 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings of the thin film transistor array substrate. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 2 및 도 3은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 설명하기 위해 도시한 도면들이다. 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 다수의 화소들을 구비하지만, 도 1 및 도 2는 설명의 편의상 하나의 화소를 확대하여 도시하였다.2 and 3 are diagrams for explaining a thin film transistor array substrate according to an embodiment of the present invention. Although the thin film transistor array substrate according to the embodiment of the present invention has a plurality of pixels, FIGS. 1 and 2 are enlarged to one pixel for convenience of description.

도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다. 도 3은 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.2 is a plan view of a thin film transistor array substrate according to an embodiment of the present invention. 3 is a cross-sectional view taken along line II ′ of FIG. 2.

도 2 및 도 3을 참조하면, 박막트랜지스터 어레이 기판은 기판(100)상에 제 1 방향으로 배열된 게이트 배선(101)이 배치되어 있다. 상기 게이트 배선(101)의 단부는 게이트 패드부(미도시함)와 전기적으로 연결되어 있다. 상기 게이트 패드부는 외부 구동회로부로부터 제공된 게이트 신호를 상기 게이트 배선(101)으로 인가하고, 상기 게이트 배선(101)은 상기 게이트 신호를 후술 될 박막트랜지스터(Tr1, Tr2)에 인가하여, 상기 박막트랜지스터(Tr1, Tr2)를 온(on)시킬 수 있다. 2 and 3, in the thin film transistor array substrate, the gate lines 101 arranged in the first direction are disposed on the substrate 100. An end portion of the gate wiring 101 is electrically connected to a gate pad part (not shown). The gate pad unit applies a gate signal provided from an external driving circuit unit to the gate wiring 101, and the gate wiring 101 applies the gate signal to the thin film transistors Tr1 and Tr2, which will be described later, and the thin film transistor ( Tr1 and Tr2) can be turned on.

상기 기판(100)상에 상기 제 1 방향과 교차하는 제 2 방향으로 배열된 데이터 배선(102)이 배치되어 있다. 여기서, 상기 게이트 배선(101)과 상기 데이터 배선(102)의 교차에 의해, 화소가 정의된다. 상기 데이터 배선(102)의 단부는 데이터 패드부(미도시함)와 전기적으로 연결되어 있다. 상기 데이터 패드부는 외부 구동회로부로부터 상기 데이터 배선(102)에 데이터 신호를 인가하고, 상기 데이터 배선(102)은 상기 게이트 신호에 의해 온(ON)된 상기 박막트랜지스터(Tr1, Tr2)에 상기 데이터 신호를 인가한다.Data wires 102 arranged in the second direction crossing the first direction are disposed on the substrate 100. Here, the pixel is defined by the intersection of the gate wiring 101 and the data wiring 102. An end of the data line 102 is electrically connected to a data pad part (not shown). The data pad unit applies a data signal to the data line 102 from an external driving circuit unit, and the data line 102 supplies the data signal to the thin film transistors Tr1 and Tr2 that are turned on by the gate signal. Apply.

상기 화소에 서로 다른 채널 길이 방향을 갖는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2) 및, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)에 각각 전기적으로 연결된 화소전극(150)이 배치되어 있다. 예컨대, 상기 제 1 박막트랜지스터(Tr1)는 상기 제 1 방향, 즉 상기 게이트 배선(101)과 평행하는 채널 길이를 가지며, 상기 제 2 박막트랜지스터는 상기 제 2 방향, 즉 상기 데이터 배선(102)과 평행하는 채 널길이를 가질 수 있다. 여기서, 상기 채널 길이는 서로 마주하는 소스 및 드레인 전극의 이격 간격일 수 있다.First and second thin film transistors Tr1 and Tr2 having different channel length directions and the pixel electrodes 150 electrically connected to the first and second thin film transistors Tr1 and Tr2 are disposed on the pixel, respectively. have. For example, the first thin film transistor Tr1 has a channel length parallel to the first direction, that is, the gate line 101, and the second thin film transistor has a second length, that is, the data line 102. It can have parallel channel lengths. Here, the channel length may be a spaced interval between source and drain electrodes facing each other.

자세하게 살펴보면, 상기 제 1 박막트랜지스터(Tr1)는 제 1 게이트 전극(131), 게이트 절연막(110), 제 1 반도체 패턴, 제 1 소스 및 드레인 전극(161, 171)을 포함한다. In detail, the first thin film transistor Tr1 includes the first gate electrode 131, the gate insulating layer 110, the first semiconductor pattern, the first source and drain electrodes 161 and 171.

상기 제 1 게이트 전극(131)은 상기 게이트 배선(101)으로부터 분기된 돌기부일 수 있다. 상기 제 1 게이트 전극(131)은 상기 데이터 배선(102)과 중첩될 수 있다.The first gate electrode 131 may be a protrusion branched from the gate wiring 101. The first gate electrode 131 may overlap the data line 102.

상기 게이트 절연막(110)은 상기 제 1 게이트 전극(131)과 후술될 제 2 게이트 전극(132)을 포함하는 기판(100)상에 배치되어 있다. 상기 게이트 절연막(110)은 절연막, 예컨대 산화실리콘 또는 질화실리콘으로 이루어질 수 있다.The gate insulating layer 110 is disposed on the substrate 100 including the first gate electrode 131 and the second gate electrode 132 which will be described later. The gate insulating layer 110 may be formed of an insulating layer, for example, silicon oxide or silicon nitride.

상기 제 1 반도체 패턴(141, 151)은 상기 게이트 절연막(110)을 사이에 두고 상기 제 1 게이트 전극(131)과 중첩되어 있다. 상기 제 1 반도체 패턴(141, 151)은 제 1 활성 패턴(141) 및 제 1 오믹 콘택 패턴(151)을 포함한다. The first semiconductor patterns 141 and 151 overlap the first gate electrode 131 with the gate insulating layer 110 interposed therebetween. The first semiconductor patterns 141 and 151 include a first active pattern 141 and a first ohmic contact pattern 151.

상기 제 1 활성 패턴(141)은 비정질 실리콘으로 이루어질 수 있다. 상기 제 1 오믹콘택 패턴(151)은 불순물이 도핑된 비정질 실리콘으로 이루어질 수 있다. The first active pattern 141 may be made of amorphous silicon. The first ohmic contact pattern 151 may be made of amorphous silicon doped with impurities.

상기 제 1 오믹콘택 패턴(151)은 상기 제 1 활성 패턴(141)과 상기 제 1 소스 전극(161)사이와 상기 제 1 활성 패턴(141)과 상기 제 1 드레인 전극(171)사이에 개재되어, 상기 제 1 오믹콘택 패턴(151)은 상기 제 1 소스전극(161)과 상기 제 1 드레인 전극(171)사이의 오믹 콘택을 형성시킨다. 즉, 상기 제 1 오믹콘택 패 턴(151)은 상기 제 1 활성 패턴(141)의 채널을 노출하며, 상기 제 1 활성 패턴(141)상에 배치된다.The first ohmic contact pattern 151 is interposed between the first active pattern 141 and the first source electrode 161 and between the first active pattern 141 and the first drain electrode 171. The first ohmic contact pattern 151 forms an ohmic contact between the first source electrode 161 and the first drain electrode 171. That is, the first ohmic contact pattern 151 exposes a channel of the first active pattern 141 and is disposed on the first active pattern 141.

상기 제 1 소스 및 제 1 드레인 전극(161, 171)은 채널을 사이에 두고 상기 제 1 오믹콘택 패턴(151)상에 배치된다.The first source and first drain electrodes 161 and 171 are disposed on the first ohmic contact pattern 151 with a channel interposed therebetween.

상기 제 1 소스 전극(161)은 상기 데이터 배선(102)과 전기적으로 연결되어 있다. 상기 제 1 소스전극(161)은 상기 제 1 게이트 전극(131)과 중첩된 상기 데이터 배선(102)의 일부일 수 있다. 즉, 상기 제 1 소스전극(161)은 상기 데이터 배선(102)과 평행할 수 있다. The first source electrode 161 is electrically connected to the data line 102. The first source electrode 161 may be part of the data line 102 overlapping the first gate electrode 131. That is, the first source electrode 161 may be parallel to the data line 102.

또한, 상기 제 1 드레인 전극(171), 즉, 상기 제 1 소스전극(161)과 마주하는 상기 제 1 드레인 전극(171)의 일면은 상기 데이터 배선(102)과 평행할 수 있다. 이에 따라, 상기 제 1 박막트랜지스터(Tr1)는 상기 게이트 배선(101)과 평행하는 채널길이를 가질 수 있다. In addition, one surface of the first drain electrode 171, that is, the first drain electrode 171 facing the first source electrode 161 may be parallel to the data line 102. Accordingly, the first thin film transistor Tr1 may have a channel length parallel to the gate line 101.

이로써, 상기 제 1 박막트랜지스터(Tr1)는 제 1 게이트 전극(131), 제 1 반도체 패턴, 제 1 소스 및 드레인 전극(161, 171) 중 적어도 어느 하나가 마스크의 미스얼라인으로 인해 상하 방향으로 쉬프트되어 형성될지라도, 상기 제 1 박막트랜지스터(Tr1)는 구동에 큰 영향을 미치지 않는다.As a result, at least one of the first gate electrode 131, the first semiconductor pattern, the first source and drain electrodes 161 and 171 of the first thin film transistor Tr1 may be disposed in the vertical direction due to the misalignment of the mask. Even when shifted, the first thin film transistor Tr1 does not significantly affect driving.

상기 제 2 박막트랜지스터는 제 2 게이트 전극(132), 제 2 반도체 패턴(142, 152), 게이트 절연막, 제 2 소스 전극(162) 및 제 2 드레인 전극(172)을 포함한다. The second thin film transistor includes a second gate electrode 132, a second semiconductor pattern 142 and 152, a gate insulating layer, a second source electrode 162, and a second drain electrode 172.

상기 제 2 게이트 전극(132)은 상기 게이트 배선(101)으로부터 분기되어 상기 데이터 배선(102)의 방향, 즉 상기 제 2 방향으로 돌출된 돌기부일 수 있다. The second gate electrode 132 may be a protrusion which is branched from the gate wire 101 and protrudes in the direction of the data wire 102, that is, in the second direction.

상기 제 2 반도체 패턴(142, 152)은 제 2 활성패턴(142) 및 상기 제 2 활성패턴(142)상에 배치된 제 2 오믹콘택 패턴(152)을 포함할 수 있다. 상기 제 2 오믹콘택 패턴(152)은 상기 제 2 활성패턴(142)의 채널을 노출한다.The second semiconductor patterns 142 and 152 may include a second active pattern 142 and a second ohmic contact pattern 152 disposed on the second active pattern 142. The second ohmic contact pattern 152 exposes a channel of the second active pattern 142.

상기 제 2 소스 및 제 2 드레인 전극(162, 172)은 상기 채널을 사이에 두고 상기 제 2 오믹콘택 패턴(152)상에 배치된다.The second source and second drain electrodes 162 and 172 are disposed on the second ohmic contact pattern 152 with the channel interposed therebetween.

상기 제 2 소스 전극(162)은 상기 데이터 배선(102)으로부터 분기되며, 상기 게이트 배선(101)과 같은 방향 즉, 상기 제 1 방향으로 돌출된 돌기부일 수 있다. 상기 제 2 소스 전극(162)은 상기 게이트 배선(101)과 중첩될 수 있다. The second source electrode 162 may branch from the data line 102 and may be a protrusion protruding in the same direction as the gate line 101, that is, in the first direction. The second source electrode 162 may overlap the gate wiring 101.

이에 따라, 상기 제 2 소스 전극(162)은 상기 게이트 배선(101)과 평행할 수 있다. 또한, 상기 제 2 소스 전극(162)과 마주하는 상기 제 2 드레인 전극(172)의 일면은 상기 게이트 배선(101)과 평행할 수 있다. Accordingly, the second source electrode 162 may be parallel to the gate wiring 101. In addition, one surface of the second drain electrode 172 facing the second source electrode 162 may be parallel to the gate wiring 101.

이로써, 상기 제 2 박막트랜지스터(Tr2)는 상기 데이터 배선(102)과 평행하는 채널길이를 가질 수 있다. Accordingly, the second thin film transistor Tr2 may have a channel length parallel to the data line 102.

이에 따라, 상기 제 2 박막트랜지스터(Tr2)는 제 2 게이트 전극(132), 제 2 반도체 패턴(142, 152), 제 2 소스 및 드레인 전극(162, 172) 중 적어도 어느 하나가 마스크의 미스얼라인으로 인해 좌우 방향으로 쉬프트되어 형성될지라도, 상기 제 2 박막트랜지스터(Tr2)는 구동에 큰 영향을 미치지 않는다.Accordingly, at least one of the second gate electrode 132, the second semiconductor patterns 142 and 152, and the second source and drain electrodes 162 and 172 may be misaligned in the second thin film transistor Tr2. Even if shifted in the left and right directions due to phosphorus, the second thin film transistor Tr2 does not significantly affect driving.

이에 더하여, 상기 제 2 박막트랜지스터(Tr2)는 상기 제 1 박막트랜지스터(Tr1)와 동일한 재질로 이루어질 수 있다. 즉, 상기 제 2 게이트 전극(132), 제 2 반도체 패턴(142, 152), 제 2 소스 전극(162) 및 제 2 드레인 전극(172)은 상기 제 1 게이트 전극(131), 제 1 반도체 패턴(141, 151), 제 1 소스 전극(162) 및 제 2 드레인 전극(172)과 각각 동일한 재질로 이루어질 수 있다. In addition, the second thin film transistor Tr2 may be formed of the same material as the first thin film transistor Tr1. That is, the second gate electrode 132, the second semiconductor patterns 142 and 152, the second source electrode 162, and the second drain electrode 172 are the first gate electrode 131 and the first semiconductor pattern. 141 and 151, the first source electrode 162 and the second drain electrode 172 may be formed of the same material.

이에 더하여, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)는 부분적으로 서로 일체화될 수 있다. 예컨대, 상기 제 1 및 제 2 반도체 패턴(141, 151, 142, 152)은 일체로 이루어질 수 있다. In addition, the first and second thin film transistors Tr1 and Tr2 may be partially integrated with each other. For example, the first and second semiconductor patterns 141, 151, 142, and 152 may be integrally formed.

또한, 상기 제 1 및 제 2 소스 전극(161, 162)은 일체로 이루어질 수 있다. 또한, 상기 제 1 및 제 2 게이트 전극(131, 132)은 일체로 이루어질 수 있다.In addition, the first and second source electrodes 161 and 162 may be integrally formed. In addition, the first and second gate electrodes 131 and 132 may be integrally formed.

상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)를 포함하는 기판(100)상에 보호막(120)이 배치되어 있다. 상기 보호막(120)은 무기절연막 또는 유기절연막으로 이루어질 수 있다. 예를 들어, 상기 무기절연막은 산화실리콘 또는 질화실리콘으로 이루어질 수 있다. 상기 유기절연막은 아크릴계 수지, 이미드계 수지 및 벤조사이클로부텐 수지 중 어느 하나로 이루어질 수 있다.The passivation layer 120 is disposed on the substrate 100 including the first and second thin film transistors Tr1 and Tr2. The passivation layer 120 may be formed of an inorganic insulating layer or an organic insulating layer. For example, the inorganic insulating layer may be made of silicon oxide or silicon nitride. The organic insulating film may be formed of any one of an acrylic resin, an imide resin, and a benzocyclobutene resin.

상기 보호막(120)은 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2), 즉 제 1 및 제 2 드레인 전극(171, 172)을 각각 노출하는 콘택홀들을 구비한다. The passivation layer 120 includes contact holes exposing the first and second thin film transistors Tr1 and Tr2, that is, the first and second drain electrodes 171 and 172, respectively.

상기 보호막(120)상에 상기 콘택홀들을 통해 상기 제 1 및 제 2 드레인 전극(171, 172)에 전기적으로 연결된 화소전극(150)이 배치되어 있다.The pixel electrode 150 is electrically connected to the first and second drain electrodes 171 and 172 through the contact holes on the passivation layer 120.

따라서, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 형성을 위한 포토공정에 있어서, 마스크의 미스 얼라인으로 인하여 상하방향으로 공정 편차가 발생할 경우, 상기 제 2 박막트랜지스터(Tr2)의 구동 불량이 발생할 수 있으나 상기 제 1 박막트랜지스터(Tr1)에 의해 화소는 구동될 수 있다. Therefore, in the photo process for forming the first and second thin film transistors Tr1 and Tr2, when the process deviation occurs in the vertical direction due to the misalignment of the mask, the second thin film transistor Tr2 is driven. A defect may occur, but the pixel may be driven by the first thin film transistor Tr1.

이와 달리, 마스크의 미스 얼라인으로 인하여 좌우방향으로 공정 편차가 발생할 경우, 상기 제 1 박막트랜지스터(Tr1)의 구동 불량이 발생할 수 있으나 상기 제 2 박막트랜지스터(Tr2)에 의해 화소는 구동될 수 있다. On the contrary, when a process deviation occurs in the left and right directions due to misalignment of a mask, a driving failure of the first thin film transistor Tr1 may occur, but the pixel may be driven by the second thin film transistor Tr2. .

이와 더불어, 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)를 형성하기 위한 식각 공정의 편차에 대한 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 구동 특성이 저하되는 것을 방지할 수 있다.In addition, it is possible to prevent the driving characteristics of the first and second thin film transistors Tr1 and Tr2 from deteriorating with respect to the deviation of an etching process for forming the first and second thin film transistors Tr1 and Tr2. .

다시 말해, 화소에 적어도 다른 채널 길이를 갖는 제 1 및 제 2 박막트랜지스터를 구비함에 따라, 상기 제 1 및 제 2 박막트랜지스터가 공정편차에 대하여 서로 상호 보완함에 따라 구동 불량을 방지할 수 있으므로, 구동 안정성을 향상시킬 수 있다.In other words, as the first and second thin film transistors having at least different channel lengths are provided in the pixel, the first and second thin film transistors can prevent driving defects as they complement each other with respect to the process deviation. Stability can be improved.

본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액정표시장치에 적용될 경우에 한정하여 설명하였으나, 다른 표시장치, 예컨대 유기발광다이오드 표시장치등에도 간단한 설계변경을 통해 적용할 수 있을 것이다.Although the thin film transistor array substrate according to the embodiment of the present invention has been described in the case of being applied to a liquid crystal display device, it may be applied to other display devices, for example, an organic light emitting diode display device through a simple design change.

도 1은 종래 박막트랜지스터 어레이 기판에서 발생할 수 있는 불량을 보여주는 평면도이다.1 is a plan view illustrating a defect that may occur in a conventional thin film transistor array substrate.

도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다.2 is a plan view of a thin film transistor array substrate according to an embodiment of the present invention.

도 3은 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.3 is a cross-sectional view taken along line II ′ of FIG. 2.

(도면의 주요 부분에 대한 참조 부호의 설명) (Explanation of reference numerals for the main parts of the drawings)

100 : 기판 110 : 게이트 절연막 100 substrate 110 gate insulating film

120 : 보호막 150 : 화소전극 120: protective film 150: pixel electrode

131, 132 : 제 1 및 제 2 게이트 전극 131 and 132: first and second gate electrodes

141, 151 : 제 1 반도체 패턴 141 and 151: first semiconductor pattern

142, 152 : 제 2 반도체 패턴 142 and 152: second semiconductor pattern

161, 162 : 제 1 및 제 2 소스 전극 161 and 162: first and second source electrodes

171, 172 : 제 1 및 제 2 드레인 전극 171 and 172: first and second drain electrodes

Claims (7)

게이트 배선이 배치된 기판;A substrate on which gate wiring is disposed; 게이트 절연막을 사이에 두고 상기 게이트 배선과 교차하며 상기 기판상에 배치된 데이터 배선;A data line intersecting the gate line with a gate insulating film interposed therebetween and disposed on the substrate; 상기 게이트 배선과 평행하는 채널 길이를 갖는 제 1 박막트랜지스터; 및A first thin film transistor having a channel length parallel to the gate line; And 상기 데이터 배선과 평행하는 채널 길이를 갖는 제 2 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판.A thin film transistor array substrate comprising a second thin film transistor having a channel length parallel to the data line. 제 1 항에 있어서,The method of claim 1, 상기 제 1 박막트랜지스터는 상기 데이터 배선과 평행하는 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The thin film transistor array substrate of claim 1, wherein the first thin film transistor includes a first source electrode and a first drain electrode parallel to the data line. 제 1 항에 있어서,The method of claim 1, 상기 제 1 소스전극은 상기 데이터 배선과 일부가 중첩된 것을 특징으로 하는 박막트랜지스터 어레이 기판.The first source electrode is a thin film transistor array substrate, characterized in that overlapping with the data line. 제 1 항에 있어서,The method of claim 1, 상기 제 2 박막트랜지스터는 상기 게이트 배선과 평행하는 제 2 소스 전극 및 제 2 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And the second thin film transistor comprises a second source electrode and a second drain electrode parallel to the gate line. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 소스전극은 상기 게이트 배선과 중첩된 것을 특징으로 하는 박막트랜지스터 어레이 기판.And the second source electrode overlaps the gate line. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 박막트랜지스터는 각각 제 1 및 제 2 반도체 패턴을 포함하며, 상기 제 1 및 제 2 반도체 패턴은 일체로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판.The thin film transistor array substrate of claim 1, wherein the first and second thin film transistors include first and second semiconductor patterns, respectively, and the first and second semiconductor patterns are integrally formed. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 박막트랜지스터와 각각 전기적으로 연결된 화소전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And the pixel electrode electrically connected to the first and second thin film transistors, respectively.
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