KR20090060596A - Dll 회로 및 그 제어 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000012544 monitoring process Methods 0.000 claims abstract description 23
- 230000001934 delay Effects 0.000 claims description 7
- 230000003139 buffering effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
Description
Claims (22)
- 기준 클럭과 동작 시작 신호에 응답하여 초기 동작 신호를 생성하는 초기 동작 설정 수단;상기 초기 동작 신호, 위상 비교 신호 및 초기 설정 코드에 응답하여 지연 제어 코드를 생성하는 쉬프트 레지스터;상기 초기 동작 신호 및 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 피드백 클럭을 지연시켜 복수 개의 단위 지연 클럭을 생성하는 지연 라인; 및상기 기준 클럭과 상기 복수 개의 단위 지연 클럭에 응답하여 상기 초기 설정 코드를 생성하는 초기 지연 모니터링 수단;을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
- 제 1 항에 있어서,상기 초기 동작 설정 수단은, 상기 동작 시작 신호가 인에이블 되면 상기 기준 클럭의 소정의 주기 동안 상기 초기 동작 신호를 인에이블 시키는 것을 특징으로 하는 DLL 회로.
- 제 1 항 또는 제 2 항에 있어서,상기 쉬프트 레지스터는, 상기 초기 동작 신호가 인에이블 되면 상기 초기 설정 코드를 상기 지연 제어 코드로서 출력하고, 상기 초기 동작 신호가 디스에이 블 되면 상기 위상 비교 신호에 응답하여 상기 지연 제어 코드의 논리값을 조정하는 것을 특징으로 하는 DLL 회로.
- 제 3 항에 있어서,상기 쉬프트 레지스터는,상기 위상 비교 신호에 응답하여 카운팅 동작을 수행하여 복수 비트의 카운트 신호를 출력하는 카운팅부;상기 복수 비트의 카운트 신호를 디코딩하여 위상 디코딩 코드를 출력하는 디코딩부;상기 초기 동작 신호에 응답하여 상기 위상 디코딩 코드 또는 상기 초기 설정 코드를 선택적으로 출력하는 먹스부; 및상기 먹스부의 출력 신호를 래치하고 상기 지연 제어 코드로서 출력하는 래치부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 1 항 또는 제 2 항에 있어서,상기 지연 라인은, 상기 초기 동작 신호가 인에이블 되면 상기 피드백 클럭을 지연시켜 복수 개의 단위 지연 클럭을 생성하여 상기 초기 지연 모니터링 수단에 전달하는 것을 특징으로 하는 DLL 회로.
- 제 5 항에 있어서,상기 지연 라인은 직렬 연결된 복수 개의 단위 지연부를 포함하며,상기 복수 개의 단위 지연부 중 가장 앞 단의 단위 지연부는 상기 초기 동작 신호 및 기 설정된 한 비트의 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 상기 피드백 클럭을 지연시키고, 가장 뒷 단의 단위 지연부는 반전된 상기 초기 동작 신호 및 기 설정된 한 비트의 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 앞 단의 단위 지연부의 출력 신호를 지연시키며, 나머지 단위 지연부는 각각 외부 공급전원 및 기 설정된 한 비트의 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 앞 단의 단위 지연부의 출력 신호를 지연시키도록 구성되어,각각의 단위 지연부는 각각 상기 단위 지연 클럭을 한 개씩 출력하는 것을 특징으로 하는 DLL 회로.
- 제 5 항에 있어서,상기 초기 지연 모니터링 수단은, 상기 복수 개의 단위 지연 클럭과 상기 기준 클럭의 위상을 각각 비교하여 상기 피드백 클럭의 초기 위상을 모니터링하고, 상기 기준 클럭과 상기 피드백 클럭의 위상차가 최소화되도록 하는 상기 지연 라인의 최초 지연값을 설정하기 위한 상기 초기 설정 코드를 생성하는 것을 특징으로 하는 DLL 회로.
- 제 7 항에 있어서,상기 초기 지연 모니터링 수단은,상기 기준 클럭과 상기 복수 개의 단위 지연 클럭의 위상을 각각 비교하여 초기 위상 코드를 생성하는 초기 위상 정보 추출부; 및상기 초기 위상 코드를 디코딩하여 상기 초기 설정 코드를 출력하는 디코딩부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 1 항에 있어서,외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 클럭 입력 버퍼;상기 지연 라인으로부터 출력되는 마지막 번째의 상기 단위 지연 클럭을 파인 지연시켜 지연 클럭을 생성하는 파인 지연 수단;상기 지연 클럭을 소정 시간 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 수단; 및상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하는 위상 비교 수단;을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
- 초기 동작시 피드백 클럭을 지연시켜 복수 개의 단위 지연 클럭을 생성하는 지연 라인;상기 복수 개의 단위 지연 클럭과 기준 클럭의 위상을 각각 비교함에 따라, 상기 피드백 클럭의 초기 위상을 모니터링하여 초기 설정 코드를 생성하는 초기 지연 모니터링 수단; 및상기 초기 동작시 상기 초기 설정 코드를 지연 제어 코드로서 상기 지연 라인에 전달하여 상기 지연 라인이 상기 기준 클럭에 부여하는 최초 지연값을 설정하는 쉬프트 레지스터;를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
- 제 10 항에 있어서,상기 지연 라인으로부터 출력되는 마지막 번째의 상기 단위 지연 클럭을 파인 지연시켜 지연 클럭을 생성하는 파인 지연 수단;을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
- 제 10 항에 있어서,상기 지연 라인은, 상기 초기 동작시 상기 기준 클럭을 지연시켜 상기 복수 개의 단위 지연 클럭 중 마지막 번째의 단위 지연 클럭을 생성하며,상기 피드백 클럭은 상기 마지막 번째의 단위 지연 클럭에 대한 지연 동작을 통해 생성된 클럭인 것을 특징으로 하는 DLL 회로.
- 제 12 항에 있어서,상기 초기 동작은 초기 동작 신호의 인에이블 여부에 따라 정의되며,상기 지연 라인은 직렬 연결된 복수 개의 단위 지연부를 포함하고,상기 복수 개의 단위 지연부 중 가장 앞 단의 단위 지연부는 상기 초기 동작 신호 및 기 설정된 한 비트의 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 상기 피드백 클럭을 지연시키며, 가장 뒷 단의 단위 지연부는 반전된 상기 초기 동작 신호 및 기 설정된 한 비트의 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 앞 단의 단위 지연부의 출력 신호를 지연시키고, 나머지 단위 지연부는 각각 외부 공급전원 및 기 설정된 한 비트의 상기 지연 제어 코드에 응답하여 상기 기준 클럭 또는 앞 단의 단위 지연부의 출력 신호를 지연시키도록 구성되어,각각의 단위 지연부는 각각 상기 복수 개의 단위 지연 클럭을 한 개씩 출력하는 것을 특징으로 하는 DLL 회로.
- 제 10 항에 있어서,상기 초기 지연 모니터링 수단은,상기 기준 클럭과 상기 복수 개의 단위 지연 클럭의 위상을 각각 비교하여 초기 위상 코드를 생성하는 초기 위상 정보 추출부; 및상기 초기 위상 코드를 디코딩하여 상기 초기 설정 코드를 출력하는 디코딩부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 13 항에 있어서,상기 쉬프트 레지스터는, 상기 초기 동작 신호가 디스에이블 되면 위상 비교 신호에 응답하여 상기 지연 제어 코드의 논리값을 조정하는 것을 특징으로 하는 DLL 회로.
- 제 15 항에 있어서,상기 쉬프트 레지스터는,상기 위상 비교 신호에 응답하여 카운팅 동작을 수행하여 복수 비트의 카운트 신호를 출력하는 카운팅부;상기 복수 비트의 카운트 신호를 디코딩하여 위상 디코딩 코드를 출력하는 디코딩부;상기 초기 동작 신호에 응답하여 상기 위상 디코딩 코드 또는 상기 초기 설정 코드를 선택적으로 출력하는 먹스부; 및상기 먹스부의 출력 신호를 래치하고 상기 지연 제어 코드로서 출력하는 래치부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 13 항에 있어서,동작 시작 신호가 인에이블 되면 상기 기준 클럭의 소정의 주기 동안 상기 초기 동작 신호를 인에이블 시키는 초기 동작 설정 수단;을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
- 제 15 항에 있어서,외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 클럭 입력 버퍼;상기 지연 라인으로부터 출력되어 생성된 클럭을 소정 시간 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 수단; 및상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하는 위상 비교 수단;을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
- a) 피드백 클럭을 지연시켜 복수 개의 단위 지연 클럭을 생성하는 단계;b) 상기 복수 개의 단위 지연 클럭과 기준 클럭의 위상을 비교하여 초기 설정 코드를 생성하는 단계;c) 상기 초기 설정 코드를 지연 제어 코드로서 활용하여 지연 라인이 상기 기준 클럭에 부여하는 지연량을 조정하는 단계; 및d) 위상 비교 신호에 응답하여 상기 지연 제어 코드를 생성하여 상기 지연 라인이 상기 기준 클럭에 부여하는 지연량을 조정하는 단계;를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로의 제어 방법.
- 제 19 항에 있어서,상기 b) 단계는, 상기 복수 개의 단위 지연 클럭과 상기 기준 클럭의 위상을 각각 비교하여 상기 피드백 클럭의 초기 위상을 모니터링하고, 상기 기준 클럭과 상기 피드백 클럭의 위상차가 최소화되도록 하는 상기 지연 라인의 최초 지연값을 설정하기 위한 상기 초기 설정 코드를 생성하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
- 제 19 항에 있어서,상기 d) 단계는,상기 위상 비교 신호에 응답하여 카운팅 동작을 수행하여 복수 비트의 카운트 신호를 생성하는 단계;상기 복수 비트의 카운트 신호를 디코딩하여 위상 디코딩 코드를 생성하는 단계; 및상기 위상 디코딩 코드를 래치하고 상기 지연 제어 코드로서 출력하는 단계;를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
- 제 19 항에 있어서,상기 a) 단계의 앞에,외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 단계;상기 지연 라인의 출력 신호를 파인 지연시켜 지연 클럭을 생성하는 단계;상기 지연 클럭을 소정 시간 지연시켜 상기 피드백 클럭을 생성하는 단계; 및상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하는 단계;를 추가로 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070127474A KR100956770B1 (ko) | 2007-12-10 | 2007-12-10 | Dll 회로 및 그 제어 방법 |
US12/170,282 US7737746B2 (en) | 2007-12-10 | 2008-07-09 | DLL circuit and method of controlling the same |
JP2008301828A JP2009141954A (ja) | 2007-12-10 | 2008-11-27 | Dll回路およびその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070127474A KR100956770B1 (ko) | 2007-12-10 | 2007-12-10 | Dll 회로 및 그 제어 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090060596A true KR20090060596A (ko) | 2009-06-15 |
KR100956770B1 KR100956770B1 (ko) | 2010-05-12 |
Family
ID=40720974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070127474A KR100956770B1 (ko) | 2007-12-10 | 2007-12-10 | Dll 회로 및 그 제어 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7737746B2 (ko) |
JP (1) | JP2009141954A (ko) |
KR (1) | KR100956770B1 (ko) |
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- 2008-07-09 US US12/170,282 patent/US7737746B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US7737746B2 (en) | 2010-06-15 |
US20090146707A1 (en) | 2009-06-11 |
KR100956770B1 (ko) | 2010-05-12 |
JP2009141954A (ja) | 2009-06-25 |
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A201 | Request for examination | ||
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