KR20090059811A - 유기 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 고집적 유기 메모리 소자 및 그의 제조방법에 대한 것이다. 본 발명에 따른 메모리 소자는 절연성 기판, 기판상에 형성된 하부 전극, 하부 전극상에 형성된 전자 채널층 및 전자 채널층 상에 형성된 상부 전극의 구조를 가지며, 상기 전기적으로 이안정성을 가지는 전자 채널층으로써 전자주게-전자받게 고분자의 벌크 이종접합(bulk heterojunction)을 사용하는 것을 특징으로 한다. 본 발명에 따르면 간단한 제작 공정을 활용하여 고집적화가 가능한 유기물 소자를 구현할 수 있다.
유기 메모리 소자, 벌크 이종접합, 전자 채널층

Description

유기 메모리 소자 및 그의 제조방법{Organic Memory Devices and Method for Fabrication thereof}
본 발명은 유기 메모리 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 전기적으로 이안정성을 갖는 전자 채널층으로 전자주게-전자받게 고분자의 벌크 이종접합(bulk heterojunction)을 사용한 유기 메모리 소자 및 그의 제조방법에 관한 것이다.
세계적으로 반도체 메모리 기술은 기가비트급 DRAM의 실현단계에 이르렀고, 2010년경 100Gbit급 집적회로로 진보해 갈 것으로 예상되고 있다. 이러한 반도체 소자의 발전으로 소자크기의 축소에 기반한 초고속, 고용량화, 고집적화, 저전력 소비화, 고기능화의 특성을 가져, 궁극적으로 유비쿼터스 통신 환경에서의 핵심부품을 SoC (system-on-Chip)형태로 제공해 줄 것으로 예상된다.
현재의 비휘발성 메모리 기술은 전자의 전하제어에 기반을 둔 플래시 메모리가 주종을 이루고 있으며, 2007년 이후 65nm 노드로 축소되면서 플래시 소자의 터널링 산화막 두께도 함께 줄어들어야 하나, 현재의 플래시 메모리가 CMOS의 동작 전압을 쓰고 있지만 프로그래밍 또는 정보 소거(erase)를 위해서는 내부적으로는 파워(1.5~5V)를 전하 펌핑(charge pumping)하여 17~20V를 만들어 쓰고 있기 때문에, 높은 전압 사용으로 인한 터널링 산화막의 파괴(breakdown) 문제가 발생하여 신뢰성 문제가 자주 부각된다.
설계시에도 EOT(Equivalent Oxide Thickness) 고려를 해야 하기 때문에 공정이 매우 복잡해져 가고 있으며, 65nm 이하로 스케일 축소(scale down)시 셀(cell) 간의 잡음으로 인하여 소자 스케일 축소에 한계가 있으므로 소자 동작 실현 가능성에 많은 의문이 제기되고 있다.
또한 현재의 플래쉬 메모리가 저 소비전력에 필요한 저 전압 동작시 충분한 셀 전류(cell current) 소자 특성 마진을 갖기 힘들므로 이러한 물리적, 전기적 문제점의 한계를 극복할 수 있으며, 향후 현재의 플래쉬 메모리를 대체할 수 있는 새로운 개념의 신기능성 메모리 소자 개발이 절실히 요구되고 있어 최근 이러한 비휘발성 메모리의 요구조건을 충족시킬 수 있을 것으로 예상되는 유기물 메모리에 대한 연구가 진행되고 있다.
인피니온 테크놀로지 아게(Infineon Technologies AG)에서는 IEDM 2003에서 보인 바와 같이 유기물 소재를 이용한 고집적 비휘발성 메모리의 구조와 소자특성을 보고하였으나, 구체적인 소재에 대해서는 언급하고 있지 않다. 구조적으로는 크로스-포인트(cross-point)형으로 하부전극과 상부전극의 사이에 유기물 박막이 형성되고, 메모리 셀 사이의 크로스-톡(cross-talk)을 줄이기 위하여 패터닝 또는 다이일렉트릭 스페이서(dielectric spacer)를 사용한 간단한 1R형 메모리소자이다. Ion/off는 102정도이고 데이터 보유 시간은 8개월 정도로 보고하였다.
UCLA에서는 전기적 이안정성 (electrical bistability)을 보이는 유기물/금속/유기물 다층박막을 이용한 비휘발성 유기 메모리에 대해 보고하였다. UCLA에서 발표한 소자는 도 1의 (a)의 금속전극(10)/유기물(20)/중간금속층(30)/유기물(20)/금속전극(10)의 다층 구조를 가지고, 유기물로는 도 1의(b) AIDCN (2-아미노-4,5-이미다졸디카르보니트릴)을 사용하였으며, 상하부 전극과 중간 금속층으로는 Al을 사용하고 있다. 도 1의 (c)에서 보듯이 Ion / off가 104~105정도로 상당히 크고, 수개월의 보유(retention) 시간을 보이는 것으로 발표하였다.
L.P. Ma등은 Applied Physics Letters, 82(9), 1419 (2003)에서 전기적 이안정성은 유기물과 중간금속층의 나노구조에 저장된 전하에 의해 전기전도도의 차이가 유발된다고 설명하였다. 즉 중간 금속층을 박막으로 5~20nm 두께로 증착한 뒤, 유기물 증착과정에서 발생된 열에 의해 나노입자 형태로 뭉치게 되며, 이 나노입자가 전하를 저장할 수 있는 물체가 될 것으로 예상할 수 있다. 그러나 박막으로 금속을 증착한 후 나노입자화 시키는 것은 균일한 나노입자를 얻을 수 없기 때문에 소자의 크기가 작아질 때 소자간의 불균일성의 원인이 될 수 있다.
이론적으로 유기물 메모리는 기존의 메모리보다 작은 셀 면적(cell area~4F2)을 차지하기 때문에 집적화에 유리하나, 현재까지 연구결과에서 보는 바와 같이 메모리 동작 조건에서 고분자나 유기 소재의 열적, 화학적 안정성이 보장되지 않기 때문에 고집적 메모리가 요구하는 특성을 만족시키지 못하고 있다. 또한 유기소재의 가공 특성은 기존의 무기물 반도체와 상이하기 때문에 유기소재의 특성에 적합한 패터닝, 유기물 증착 기술, 유기물 식각 기술, 저온 전극 형성 기술 등 폴리머 메모리의 집적화를 위한 공정 기술이 필요하다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 고안된 것으로서, 전기적인 이안정성을 가지는 유기물질로 다양한 전자주게와 전자받게의 혼합물을 활용하여 구성된 이종접합 박막을 이용한 유기 메모리 소자와 그 제조방법을 제공하고자 한다.
상기 첫 번째 과제를 해결하기 위하여, 본 발명은
기판;
상기 기판 상에 형성된 하부 전극;
상기 하부 전극 상에 전자주게-전자받게 유기물의 혼합물로 형성된 전자 채널층; 및
상기 전자 채널층 상에 형성된 상부 전극을 포함하는 유기 메모리 소자를 제공한다.
상기 유기 메모리 소자에서 전자 채널층을 구성하는 유기물은 하기 화학식 1의 P3HT와 하기 화학식 2의 PCBM의 혼합물인 것이 바람직하다:
Figure 112007088237447-PAT00001
상기 식에서, n은 10 내지 10,000의 정수이다
Figure 112007088237447-PAT00002
상기 두 번째 과제를 해결하기 위하여, 본 발명은 기판 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 전자주게-전자받게 유기물의 혼합물로 전자 채널층을 형성하는 단계; 및
상기 전자 채널층 상에 상부 전극을 형성하는 단계를 포함하는 유기 메모리 소자의 제조방법을 제공한다.
상기 유기 메모리 소자의 전자 채널층을 구성하는 유기물은 상기 화학식 1의 P3HT와 상기 화학식 2의 PCBM의 혼합물인 것이 바람직하다.
상기 유기 메모리 소자의 전자 채널층은 스핀코팅의 방법으로 형성되는 것이 바람직하다.
본 발명에서 제시된 유기 메모리 소자는 외부 전압에 따라 채널의 특성이 고전도 상태(high conductance state)와 저전도 상태(low conductance state)로 상호 변경되고 균일한 나노입자를 사용하여 소자의 축소화에 따른 소자간 불균일성을 제거하여 우수한 특성의 유기 메모리소자로 활용이 가능하다.
기존의 유기물/금속나노입자층/유기물 구조의 대신 균일한 유기 혼합물의 박막을 사용하므로써 소자를 축소화시킬 때에도 소자간의 불균일성을 제거할 있다.
본 발명에서 제시하는 유기 메모리 소자는 도 2에 예시하였듯이 소자를 제작하기 위한 기판 상에, 하부 전극(100), 전자 채널층(200) 및 상부 전극층(300)이 순차적으로 형성되어 있다. 전자 채널층는 도 2의 (200) 으로 표시되는 바와 같이 전자주게 물질(210)과 전자받게 물질(220)이 이종접합되어 박막을 형성하고 있다.
기판으로는 절연성 기판, 통상적으로 실리콘 기판을 사용할 수 있고, 응용처에 따라 PES등의 플라스틱 기판을 사용할 수도 있다.
하부전극(100)과 상부전극(300)은 통상의 전극물질인 Al, Cu, Au, Pt, ITO, 도핑된 실리콘 등을 사용하여 형성될 수 있다.
소자의 정확한 동작을 위해서는 유기물과 전극과의 접촉이 개선하기 위하여 금속과 유기물 사이에 Ti나 Cr 등의 접착층(glue layer)이나 단분자막 등의 표면처리가 필요할 경우도 있다.
상부전극(300)과 하부전극(100)은 1㎚ 내지 100㎛의 범위 내의 너비를 가지고, 외부와 전기적으로 접촉할 수 있는 패드를 가지고 있으며, 통상적인 패턴 형성 방법 예를 들면, 광학 리소그래피, 전자빔 리소그래피, 그림자 증착 등과 같은 방법으로 형성할 수 있다.
본 발명에서 제시하는 전자 채널층을 구성하는 유기물은 전기적인 이안정성이 유도될 수 있는 전자주게-전자받게 유기물로 구성되는 것을 특징으로 한다.
본 발명에서는 유기 반도체로서 폴리(3-헥실 티오펜) (이하 P3HT) 등의 전자주게 고분자물질을 사용하고 [6,6]-페닐 C61-부티르산 메틸 에스테르 (이하 PCBM) 등의 전자받게 유기물의 혼합물을 사용한 것을 특징으 로 한다.
본 발명의 유기 혼합물은 유기용매에 일정량을 용해하여 용액상태로 혼합하여 스핀 코팅 등의 방법으로 하부전극 상에 도포할 수 있다. 이 유기물 박막층은 박막 두께가 3 내지 200nm 정도를 가지고 두께대비 5% 이하의 균일도를 가져야 한다.
상기의 유기물층 위에 상부전극을 증착하여 본 발명에서 제시하는 메모리 소자가 구현될 수 있다.
유기물의 용매로서는 디클로로벤젠 또는 트리클로로벤젠을 사용하는 것이 바람직하다. 전자주게 물질과 전자받게 물질의 용액의 농도는 0.01 내지 10.0 wt% 정도를 가지는 것이 바람직하다. 전자주게 물질과 전자받게 물질을 각각 필요한 농도로 유기물 용매에 용해한 뒤, 일정한 비율을 선택하여 혼합하여 혼합물을 형성한다. 이때 전자받게와 전자주게의 농도비는 1:10 내지 10:1인 것을 특징으로 하는데 바람직하게는 1:1 내지 2 정도가 가장 효과가 좋은 소자 특성을 보인다.
본 발명이 제시하는 소자는 도 2의 예시도에서 보는 바와 같이 상기 구조의 양단 전극에 전압이 가해졌을 때 일정한 방향으로 전류가 흐를 수 있고, 고전도 상태(700)와 저전도 상태(800)를 가질 수 있어 메모리 효과를 보이는 것을 특징으로 한다. 소자의 동작은 전압의 인가방향이 0에서 양의 전압으로 인가할 때, 임계전압 (Vt, threshold voltage) 까지는 저전 도 상태에 존재하다가 Vt 이상의 전압이 인가되면 고전도도 상태로 변하게 된다. Vt 이상의 전압이 인가되면 유기물 전자 채널층이 고전도 상태로 바뀌게 된다. 고전도 상태를 저전도 상태로 바꾸어 주기 위해서는 반대방향의 전압을 인가해 주어야 하는데, -Vt 정도의 전압을 인가하면 고전도 상태에서 저전도 상태로 바뀌게 되며, 이 과정을 반복적으로 수행할 수 있고 각 전도상태가 일정시간 이상 유지 되기 때문에 비휘발성 메모리로 사용할 수 있다.
고전도 상태와 저전도 상태 사이의 가역적인 급격한 상전이가 보이기 위해서는 유기물이 반도체성 또는 절연성을 가지고 있어야 하며 (밴드갭이 2eV 이상), 유기물과 상하부 전극 사이에 일정한 크기 (0.5 eV) 이상의 문턱전압을 가지는 것이 필요하다.
실시예 1
유리 기판상에 150 nm 의 두께의 ITO 박막을 형성하고 리소그래피 방법을 이용해 너비가 40 ㎛ 인 하부전극을 형성하였다. 이어서, 상기 하부 전극상에 P3HT를 디클로로벤젠 1 ㎖중에 8 mg 용해시키고, PCBM을 디클로로벤젠 1 ㎖중에 8 mg 용해시켜 이를 1:1로 혼합하여 이를 스핀코팅법으로 도포하여 전자 채널층을 ~100 nm의 두께로 형성하였다. 이어서, 전자 채널층 상에 Al를 사용하여 상부 전극을 ~60 ㎚의 두께로 증착하여, 유기 메모리 소자를 제작하였다.
상기 Al/P3HT+PCBM/ITO 구조의 유기 메모리 소자에 대한 I-V 특성을 측정하여 그 결과를 도 3에 그래프로 나타내었다.
도 3에 따르면, 같은 전압에서 서로 다른 두 상태의 전기적 전도성 (electrical conductivity)을 보여주고 있다. 그러나 이 소자 시스템은 전체적으로 높은 전류 값 변화를 보임을 확인할 수 있었다. 첫 바이어스 스캔(bias scan) 동안 (curve 1), 낮은 전류의 흐름이 0 V부터 -4.0 V까지 범위에서 확인되었다. 그러나 -4.0 V 근처에서 5 X 10-8 A 부터 5 X 10-5 A 까지 급격한 전류의 증가가 확인되었으며, 이것은 특정한 리셋 전압(reset voltage)에 도달했을 때, 저전도 (OFF state) 상태에서 고전도 (ON state) 상태로의 전이(transition)를 의미한다. 전이 후, 이어지는 연속적인 바이어스 스캔(bias scan)에서 소자는 ON 상태(state)를 유지하였다 (curve 2). 이때, ON 상태에서 소자의 전도도는 OFF 상태보다 103 수준 높은 상태임을 확인할 수 있었다.
본 발명에서 제시된 유기 메모리 소자는 외부 전압에 따라 채널의 특성이 고전도 상태와 저전도 상태로 상호 변경되고 균일한 나노입자를 사용하여 소자의 축소화에 따른 소자간 불균일성을 제거하여 우수한 특성의 유기 메모리소자로 활용이 가능하다.
도 1은 종래기술의 유기 메모리 소자의 구조(a), 상기 유기 메모리 소자의 구성하는 유기층을 형성하는 유기물의 구조(b) 및 유기 메모리 소자의 I-V 특성을 측정한 그래프(c)를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 유기 메모리 소자의 단면을 나타낸 단면도이다.
도 3은 본 발명의 일실시예에 따른 유기 메모리 소자의 I-V 특성을 측정한 그래프이다.

Claims (8)

  1. 기판;
    상기 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 전자주게-전자받게 유기물의 혼합물로 형성된 전자 채널층; 및
    상기 전자 채널층 상에 형성된 상부 전극을 포함하는 유기 메모리 소자.
  2. 제 1항에 있어서,
    상기 전자 채널층을 구성하는 유기물은 하기 화학식 1의 P3HT와 하기 화학식 2의 PCBM의 혼합물인 것을 특징으로 하는 유기 메모리 소자:
    화학식 1
    Figure 112007088237447-PAT00003
    화학식 2
    Figure 112007088237447-PAT00004
    상기 식에서 n은 10 내지 10,000 의 정수임.
  3. 제 2항에 있어서,
    상기 전자 채널층을 구성하는 P3HT와 PCBM의 혼합물의 조성은 농도비로 10:1 내지 1:10의 범위인 것을 특징으로 하는 유기 메모리 소자.
  4. 제 1항에 있어서,
    상기 전자 채널층은 5 내지 200nm 범위의 두께인 것을 특징으로 하는 유기 메모리 소자.
  5. 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 전자주게-전자받게 유기물의 혼합물로 전자 채널층을 형성하는 단계; 및
    상기 전자 채널층 상에 상부 전극을 형성하는 단계를 포함하는 유기 메모리 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 전자 채널층을 구성하는 유기물은 하기 화학식 1의 P3HT와 하기 화학식 2의 PCBM의 혼합물인 것을 특징으로 하는 유기 메모리 소자의 제조방법:
    화학식 1
    Figure 112007088237447-PAT00005
    화학식 2
    Figure 112007088237447-PAT00006
    상기 식에서, n은 10 내지 10,000 의 정수임.
  7. 제 5항에 있어서,
    상기 전자 채널층은 전자주게-전자받게 유기물을 사용하여 스핀코팅 방법으로 형성되는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 전자주게 유기물과 전자받게 유기물은 각각 디클로로벤젠 또는 트리클로로벤젠 중에 0.01 내지 10.0중량%의 농도로 존재하는 것을 특징으로 하는 유기 메모리 소자의 제조방법.
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