JP2007258282A - 半導体装置、半導体装置の製造方法および記憶装置 - Google Patents

Abstract

【課題】ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減し得る半導体装置、かかる半導体装置を簡易に製造し得る半導体装置の製造方法、および信頼性の高い記憶装置を提供すること。
【解決手段】強誘電体メモリ１は、基板２と、基板２の一方の面側に設けられたソース電極３およびドレイン電極４と、ソース電極３とドレイン電極４との間に設けられたチャネル領域５１を備える半導体層５と、これらの各部と離間して設けられたゲート電極７と、ゲート電極７に対してソース電極３およびドレイン電極４を絶縁する機能を有し、強誘電体として機能する強誘電体ポリマーを主材料として構成された強誘電体層６とを備え、この強誘電体層６において、強誘電体ポリマーの主鎖が、基板２に対してほぼ平行、かつチャネル長方向とほぼ垂直な方向に沿って揃っている。
【選択図】図１

Description

本発明は、半導体装置、半導体装置の製造方法および記憶装置に関する。

例えば、特許文献１には、絶縁性ポリマーで構成されたゲート絶縁層を備える半導体装置が開示されている。
このようなゲート絶縁層は、液相プロセスを用いて形成される。かかるゲート絶縁層中では、絶縁性ポリマーは、その主鎖が基板に対してほぼ平行となるが、平面視（上面視）において、その配列（配向）方向はランダムとなってしまう。
このため、かかるゲート絶縁層は、チャネル長方向に沿って配向する絶縁性ポリマーを多く含み、このポリマーに沿って、チャネル長方向へのキャリアの移動が起こり易く、その結果、ソース電極とドレイン電極との間にゲートリーク電流が流れるのを十分に防止することができないという問題がある。

特開２００５−２６０１９２号公報

本発明の目的は、ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減し得る半導体装置、かかる半導体装置を簡易に製造し得る半導体装置の製造方法、および信頼性の高い記憶装置を提供することにある。

このような目的は、下記の本発明により達成される。
本発明の半導体装置は、基板と、
該基板の一方の面側に設けられ、導電体として機能するソース部およびドレイン部と、
該ソース部とドレイン部との間に設けられ、半導体として機能するチャネル部と、
前記各部と離間して設けられたゲート部と、
該ゲート部に対して前記ソース部およびドレイン部を絶縁する機能を有し、絶縁性ポリマーを主材料として構成された絶縁層とを備え、
該絶縁層において、前記絶縁性ポリマーの主鎖が、前記基板に対してほぼ平行、かつチャネル長方向とほぼ垂直な方向に沿って揃っていることを特徴とする。
これにより、ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減し得る。
本発明の半導体装置では、前記絶縁性ポリマーは、強誘電体として機能する強誘電体ポリマーであることが好ましい。
本発明の半導体装置は、スイッチング素子に適用することもできるが、強誘電体メモリへ好適に適用される。

本発明の半導体装置は、基板と、
前記基板上に形成されたゲート部と、
前記ゲート部に接する絶縁層と、
前記絶縁層に接する半導体層と、
前記半導体層に接するソース部およびドレイン部と、を有し、
前記絶縁層が複数の強誘電体ポリマーを含み、
少なくとも前記ソース部と前記ドレイン部の間に位置する前記半導体層と接する前記絶縁層における、前記複数の強誘電体ポリマーの各々の主鎖が、前記ソース部と前記ドレイン部との間を電子が移動する方向に対し交差する方向に並ぶことを特徴とする。
これにより、ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減し得る。

本発明の半導体装置では、前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体Ｐ（ＶＤＦ／ＴｒＦＥ）、およびフッ化ビニリデンの重合体ＰＶＤＦのうちの少なくとも一方を主成分とするものであることが好ましい。
これらの強誘電体ポリマーは、特に、分極特性に優れることから好ましい。
本発明の半導体装置では、前記絶縁層は、その平均厚さが５〜１０００ｎｍであることが好ましい。
これにより、このような膜厚とすることで、十分な絶縁性を示し、また、より確実にゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を防止し得る絶縁層が得られる。
本発明の半導体装置では、前記ソース部およびドレイン部が、前記ゲート部より前記基板側に位置するトップゲート構造であることが好ましい。
本発明の半導体装置は、各種の形態の半導体装置に適用することができるが、特に、トップゲート構造の半導体装置へ好適に適用される。

本発明の半導体装置の製造方法は、基板と、
該基板の一方の面側に設けられ、導電体として機能するソース部およびドレイン部と、該ソース部とドレイン部との間に設けられ、半導体として機能するチャネル部と、前記各部と離間して設けられたゲート部と、該ゲート部に対して前記ソース部およびドレイン部を絶縁する機能を有する半導体装置の製造方法であって、
一方の面側に、前記ソース部およびドレイン部または前記ゲート部が設けられた前記基板を用意する工程と、
該基板を加熱しつつ、前記基板の前記ソース部およびドレイン部または前記ゲート部の反対側に、前記絶縁性ポリマーを主材料として構成された塊状体を押し付けた状態で、該塊状体をチャネル長方向とほぼ垂直な方向に沿って、前記基板に対して相対的に掃引する摩擦転写法により、厚さ方向の少なくとも一部を形成して前記絶縁層を得る工程とを有することを特徴とする。
これにより、ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減された半導体装置を簡易に製造することができる。

本発明の半導体装置の製造方法では、前記絶縁層を得る工程において、前記摩擦転写法を行う際に前記基板を加熱する温度および前記塊状体を前記基板に対して相対的に掃引する速度のうちの少なくとも一方を制御することにより、得られる前記絶縁層の膜厚を制御することが好ましい。
これにより、比較的簡単な操作で、所望の厚さの膜を得ることができる。すなわち、得られる絶縁層の膜厚の制御が容易である。

本発明の半導体装置の製造方法では、前記絶縁層を得る工程において、前記摩擦転写法を行う際に、前記基板を加熱する温度は、６０〜２００℃であることが好ましい。
温度をかかる範囲とすることにより、基板上に形成された各層の変質・劣化を防止しつつ、寸法精度の高い絶縁層が得られる。
本発明の半導体装置の製造方法では、前記絶縁層を得る工程において、前記摩擦転写法を行う際に、前記塊状体を前記基板に対して相対的に掃引する速度は、０．０１〜１０ｍ／ｍｉｎであることが好ましい。
移動速度をかかる範囲とすることにより、絶縁性ポリマーをより確実に配向させることができる。

本発明の半導体装置の製造方法では、前記絶縁層を得る工程において、前記摩擦転写法を行う際に、前記塊状体の前記基板に対する押圧力は、５０〜７５０ｋｇｆ／ｃｍ^２程度であることが好ましい。
押圧力をかかる範囲とすることにより、絶縁性ポリマーをより確実に転写することができる。

本発明の半導体装置の製造方法では、前記絶縁層を得る工程において、前記摩擦転写法を行う際の雰囲気は、非酸化性雰囲気であることが好ましい。
これにより、成膜の際に、絶縁性ポリマーが変質・劣化するのをより確実に防止することができる。
本発明の半導体装置の製造方法では、前記絶縁層を得る工程において、前記摩擦転写法により、前記絶縁層の厚さ方向の一部を形成した後、さらに、前記絶縁性ポリマーを液相プロセスにより供給して、前記絶縁層を得ることが好ましい。
これにより、一軸配向した絶縁性ポリマーで構成される厚膜の絶縁層をより容易に形成することができる。
本発明の記憶装置は、本発明の半導体装置を備えることを特徴とする。
これにより、信頼性の高い記憶装置が得られる。

以下、半導体装置、半導体装置の製造方法および記憶装置の好適な実施形態について説明する。
なお、以下では、本発明の半導体装置を強誘電体メモリに適用した場合を代表に説明する。
＜第１実施形態＞
まず、本発明の半導体装置を適用した強誘電体メモリの第１実施形態について説明する。

図１は、本発明の半導体装置を適用した強誘電体メモリの第１実施形態を示す縦断面図、図２は、強誘電体層中における強誘電体ポリマーの状態を模式的に示す図、図３は、図１に示す強誘電体メモリの製造方法を説明するための図（縦断面図）である。なお、以下では、説明の都合上、図１、図２の右図および図３中の上側を「上」、下側を「下」と言う。

各図に示す強誘電体メモリ１は、いわゆるトランジスタ型（１Ｔ型）の強誘電体メモリであり、基板２上に、ソース電極（ソース部）３およびドレイン電極（ドレイン部）４と、半導体層５と、強誘電体層（絶縁層）６と、ゲート電極（ゲート部）７とが、この順で積層されて構成されている。
このような強誘電体メモリ１にあっては、ゲート電極７とソース電極３およびドレイン電極４との間に電圧を印加し、強誘電体層６内の分極状態を変化させ、データの記録（書込み）がなされる。

また、このような分極状態は、電界の印加を停止しても保持され、ソース電極３とドレイン電極４との間を流れる電流を検知することにより、記録の再生（読出し）を行うことができる。そのため、強誘電体メモリ１は不揮発性メモリとして用いることができる。
より具体的には、強誘電体メモリ１は、基板２上に、ソース電極３およびドレイン電極４が分離して設けられ、これらのソース電極３およびドレイン電極４に接触し、かつこれを覆うようにして半導体層５が設けられている。さらに、半導体層５上に、強誘電体層６が設けられ、この強誘電体層６上には、少なくともソース電極３とドレイン電極４との間の領域に重なるようにゲート電極７が設けられている。

この強誘電体メモリ１では、図１に示すように、半導体層５のうち、ソース電極３とドレイン電極４との間の領域が、キャリアが移動するチャネル領域（チャネル部）５１となっている。以下、このチャネル領域５１において、キャリアの移動方向の長さ、すなわちソース電極３とドレイン電極４との間の距離をチャネル長（図１中Ｌ）、チャネル長方向とほぼ垂直な方向（図１中の紙面前後方法）の長さをチャネル幅と言う。
このような強誘電体メモリ１は、ソース電極３およびドレイン電極４が、強誘電体層６を介してゲート電極７より基板２側に位置する構成、すなわち、トップゲート構造となっている。

以下、強誘電体メモリ１を構成する各部について、順次説明する。
基板２は、強誘電体メモリ１を構成する各層（各部）を支持するものである。基板２には、例えば、ガラス基板、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアクリレート、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチック基板（樹脂基板）、石英基板、シリコン基板、ガリウム砒素基板等を用いることができる。強誘電体メモリ１に可撓性を付与する場合には、基板２には、樹脂基板が選択される。

この基板２上には、下地層が設けられていてもよい。下地層としては、例えば、基板２表面からのイオンの拡散を防止する目的、ソース電極３およびドレイン電極４と、基板２との密着性（接合性）を向上させる目的、後述するような半導体層５を形成するための材料との親和性を向上させる目的、基板２が導電性である場合は基板２の表面に十分な絶縁性を付与する目的等により設けられる。

この下地層は、例えば、酸化珪素（ＳｉＯ_２）、窒化珪素（ＳｉＮ）、ポリイミド、ポリアミド、架橋により不溶化したポリマー等により構成することができる。
基板２上には、ソース電極３およびドレイン電極４が、それぞれチャネル幅方向に延びるとともに、チャネル長方向に互いに離間して並設されている。
これらのソース電極３およびドレイン電極４の構成材料としては、例えば、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕ、Ｎｉ、Ｌｉ、Ｃａ、Ｍｇまたはこれらを含む合金等の金属材料が挙げられ、チャネル領域５１を移動するキャリアに応じて適宜選択するのが好ましい。

例えば、半導体層５がｐ型であり、チャネル領域５１をホールが移動する場合には、仕事関数が比較的大きいＰｄ、Ｐｔ、Ａｕ、Ｎｉ、Ｃｕまたはこれらを含む合金等を使用するのが好ましい。一方、半導体層５がｎ型であり、チャネル領域５１を電子が移動する場合には、仕事関数が比較的小さいＬｉ、Ｃａ、Ｍｇまたはこれらを含む合金等を使用するのが好ましい。

また、ソース電極３およびドレイン電極４の構成材料としては、前記の金属材料の他、ＩＴＯ、ＦＴＯ、ＡＴＯ、ＳｎＯ_２等の透明導電性酸化物、カーボンブラック、カーボンナノチューブ、フラーレン等の炭素材料、ポリアセチレン、ポリピロール、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）のようなポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体等の導電性高分子材料等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
なお、前記導電性高分子材料は、通常、塩化鉄、ヨウ素、無機酸、有機酸、ポリスチレンサルフォニック酸のようなポリマー等がドープされ、導電性を付与された状態で用いられる。

ソース電極３およびドレイン電極４の平均厚さは、特に限定されないが、それぞれ、１〜５００ｎｍ程度であるのが好ましく、１０〜２００ｎｍ程度であるのがより好ましい。
ソース電極３とドレイン電極４との間の距離（離間距離）、すなわち、チャネル長Ｌは、特に限定されないが、０．１〜１０００μｍ程度であるのが好ましく、０．５〜３００μｍ程度であるのがより好ましく、１〜５０μｍ程度であるのがさらに好ましい。

また、チャネル幅は、特に限定されないが、０．１μｍ〜５ｍｍ程度であるのが好ましく、１μｍ〜１ｍｍ程度であるのがより好ましい。
また、基板２上には、ソース電極３とドレイン電極４を覆うように、半導体層５が設けられ、ボトムコンタクト構造となっている。なお、半導体層５は、ソース電極３およびドレイン電極４を覆うように設けられる構成のものに限定されず、ソース電極３とドレイン電極４との間の領域（チャネル領域５１）に選択的に設ける構成とすることもできる。

半導体層５は、半導体材料を主材料として構成されている。この半導体材料としては、各種有機半導体材料（特に、高分子の有機半導体材料：半導体ポリマー）を好適に用いることができる。なお、各種無機半導体材料も用いることができるが、これについては後述する。
また、半導体材料として半導体ポリマーを用いる場合、この半導体ポリマーは、少なくともチャネル領域５１において、チャネル長方向に沿ってとほぼ平行となるように揃っている（一軸配向している）のが好ましい。これにより、チャネル領域５１におけるキャリア移動度が高いものとなり、その結果、強誘電体メモリ１は、その動作速度がより速いものとなる。
なお、ここで、一軸配向しているとは、大多数の半導体ポリマーの分子が、その主鎖を同じ方向に向けて配列している状態のことを言い、異なる方向を向いて配列する分子を一部に含んでいてもよい。

有機半導体材料としては、例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニンまたはこれらの誘導体のような低分子の有機半導体材料や、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリアルキルチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−ビチオフェン共重合体、フルオレン−アリールアミン共重合体またはこれらの誘導体のような高分子の有機半導体材料（共役系高分子材料）が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができるが、特に、高分子の有機半導体材料（共役系高分子材料）を主とするものを用いるのが好ましい。共役系高分子材料は、その特有な電子雲の広がりにより、キャリアの移動度が特に高い。

このうち、高分子の有機半導体材料（半導体ポリマー）としては、フルオレン−ビチオフェン共重合体、フルオレン−アリールアミン共重合体、ポリアリールアミンまたはこれらの誘導体のうち、少なくとも１種を主成分とするものを用いるのが特に好ましい。これらのものは、空気中で酸化され難く、安定であること等の理由から好ましい。
このような高分子の有機半導体材料を主材料として半導体層５を構成すると、薄型化・軽量化が可能であり、かつ、可撓性にも優れた強誘電体メモリ１が得られ、かかる強誘電体メモリ（有機強誘電体メモリ）１は、フレキシブルディスプレイ等に代表される、各種フレキシブルエレクトロニクスデバイスに搭載される不揮発性メモリとしての応用に適している。

半導体層５の平均厚さは、特に限定されないが、１〜５００ｎｍ程度であるのが好ましく、１０〜２００ｎｍ程度であるのがより好ましい。
このような半導体層５上には、これを覆うように、強誘電体層６が設けられている。
なお、強誘電体層６は、半導体層５を覆う構成のものに限定されず、少なくともソース電極３とドレイン電極４との間の領域（チャネル領域５１）に重なるように、選択的に半導体層５上に設けるようにしてもよい。

なお、半導体層５と強誘電体層６との間には、バッファ層の役割を果たす絶縁層が介在していてもよい。さらに、この場合、バッファ層と強誘電体層６との間に導電材料で構成される導電層が介在していてもよい。
強誘電体層６は、強誘電体ポリマー（強誘電体として機能する絶縁性ポリマー）を主材料として構成され、ソース電極３およびドレイン電極４とゲート電極７との間に電圧が印加されることにより、分極状態が変化するものである。

強誘電体層６を強誘電体ポリマーを主材料として構成することにより、強誘電体層６を比較的低温かつ簡易なプロセスで形成することができる。このため、基板２をプラスチック基板（樹脂基板）のようなフレキシブルな基板とすることができる。
さらに、強誘電体ポリマーを主材料とする強誘電体層６は、比較的低温で結晶化するため、半導体層５と強誘電体層６との間の元素相互拡散や酸化等が生じるのを防止することができ、また、バッファ層などを介在させることなく、半導体層５上に直接的に強誘電体層６を形成することができる。このため、強誘電体層６と半導体層５との間に良好な界面を形成することができる。これにより、高い素子性能と、高い信頼性とを併せ持つ、メモリ素子を実現することができる。

この強誘電体ポリマーとしては、例えば、Ｐ（ＶＤＦ／ＴｒＦＥ）、ＰＶＤＦ、ポリアミド（ナイロン）、シアン化ビニリデン共重合体、ポリ尿素等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
中でも、強誘電体ポリマーとしては、Ｐ（ＶＤＦ／ＴｒＦＥ）およびＰＶＤＦのうちの少なくとも一方を主成分とするものが好ましい。これらの強誘電体ポリマーは、特に、分極特性に優れることから好ましい。

本発明では、図２（ａ）の左図に模式的に示すように、強誘電体層（絶縁層）６において、強誘電体ポリマー（絶縁性ポリマー）９の主鎖が、基板２に対してほぼ平行、かつチャネル長方向とほぼ垂直な方向（チャネル幅方向）に沿って揃っている（一軸配向している）ことを特徴とする。なお、ここで、一軸配向しているとは、半導体層５において説明したのと同義である。

また、図２（ａ）および（ｂ）において、１つの線分または点が１つの強誘電体ポリマー９を表す。また、左図は平面図、右図は縦断面図である。
ここで、仮に、強誘電体層（絶縁層）６’において、強誘電体ポリマー９の主鎖が揃っていない（配向方向がランダムな）場合（強誘電体層をスピンコート法等の液相プロセスを用いて成膜した場合に相当する）、強誘電体ポリマー９は、その主鎖が図２（ｂ）の右図に示すように、基板２に対してほぼ平行となるが、図２（ｂ）の左図に示すように、チャネル長方向に沿って配向するものが多く含まれることとなる。
そして、ソース電極３とドレイン電極４との間に電圧を印加した場合において、例えば、ドレイン電極４側から電子が強誘電体層６、６’中に注入されると、電子は、図２（ａ）および（ｂ）のいずれにおいても、右図に示すように、それら強誘電体層６、６’の厚さ方向には、強誘電体ポリマー９同士の間をホッピング移動する。

一方で、電子は、チャネル長方向には、図２（ａ）の強誘電体層６では、左図に示すように、やはりホッピング移動するが、図２（ｂ）の強誘電体層６’では、左図に示すように、ホッピング移動する他、強誘電体ポリマー９の主鎖に沿って移動（分子内移動）する。
この電子の分子内移動は、ホッピング移動に対して格段に速い速度で生じるため、図２（ｂ）に示す強誘電体層６’を備える強誘電体メモリでは、ソース電極３に向かって移動する電子の数が多くなり、ソース電極３に電子が到達する確率が高くなり、ソース電極とドレイン電極間に流れるリーク電流が生じ易い。

これに対して、図２（ａ）に示す強誘電体層６を備える強誘電体メモリ１では、強誘電体層６における電子の移動は、チャネル長方向にホッピング移動となる。このため、電子の移動は、主に、電界に沿った方向である強誘電体層６のチャネル長方向に生じることになるが、各強誘電体ポリマー９の主鎖がチャネル長方向と交差する方向に向かって並んでいるため、チャネル長方向への電子の移動が防止または低減する。これにより、電子のソース電極３に到達する確率を低減させることができ、ソース電極３とドレイン電極４との間に流れるリーク電流が生じ難いものとすることができる。

このような強誘電体層６の平均厚さは、強誘電性を示す膜厚であれば特に限定されないが、５〜１０００ｎｍ程度であるのが好ましく、５〜５００ｎｍ程度であるのがさらに好ましい。このような膜厚とすることにより、十分な強誘電性を示す強誘電体層６が得られる。
以上のような強誘電体メモリ１の動作を、一例として半導体層５をｐ型とした場合について説明する。

≪書込み（Ｗｒｉｔｅ）≫
強誘電体メモリ１に対し書込みを行う。先ず、ソース電極３とドレイン電極４とを同電位に保った状態で、ソース電極３（およびドレイン電極４）とゲート電極７との間に、ゲート強誘電体の抗電圧以上の電圧Ｖｗｒｉｔｅを印加する。電圧Ｖｗｒｉｔｅがソース電極３（およびドレイン電極４）に対し負電圧である場合、半導体層５の強誘電体層６との界面近傍には、正孔が誘起された（集合した）状態となる。すなわち、トランジスタがｏｎ状態になる。電圧Ｖｗｒｉｔｅの印加を停止し、書込みを終了しても、強誘電体層６の分極状態は維持されるため、トランジスタのｏｎ状態は維持される。

一方、電圧Ｖｗｒｉｔｅがソース電極３（およびドレイン電極４）に対し正電圧である場合、半導体層５の強誘電体層６との界面近傍には、正孔が誘起されない状態となる。すなわち、トランジスタがｏｆｆ状態になる。電圧Ｖｗｒｉｔｅの印加を停止し、書込みを終了しても、強誘電体層６の分極状態は維持されるため、トランジスタのｏｆｆ状態は維持される。

≪読出し（Ｒｅａｄｏｕｔ）≫
前述したような書込みにより書き込まれた情報を読出し（再生）するに際しては、ソース電極３とドレイン電極４との間に、読み出し電圧Ｖｒｅａｄ（Ｖｄｓ）を印加して、ソース電極３とドレイン電極４との間を流れる電流Ｉｒｅａｄ（Ｉｄｓ）を検出する。
書き込みの際、ゲート電極に負電圧が印加されていれば、このとき、チャネル領域５１にキャリア（本実施形態ではｈ：ホール）が誘起されているので、ソース電極３とドレイン電極４との間に非常に大きな電流Ｉｒｅａｄが流れる。

一方、書き込みの際、ゲート電極に正電圧が印加されていれば、このとき、チャネル領域５１にキャリア（本実施形態ではｈ：ホール）が誘起されていないので、ソース電極３とドレイン電極４との間には殆ど電流Ｉｒｅａｄは流れない。
このＩｒｅａｄの差異を検出することにより、この素子は不揮発性メモリとして機能するが、このような読出しでは、ソース電極３（およびドレイン電極４）とゲート電極７との間に電圧を印加しないため、強誘電体層６の分極状態は変化しない。そのため、強誘電体メモリ１では、非破壊読み出し（ＮＤＲＯ）が可能であり、また、基本的には何回でも読み出しが可能である。

このような強誘電体メモリ１は、例えば、次のようにして製造することができる。
以下、図３に基づいて、強誘電体メモリ１の製造方法（本発明の半導体装置の製造方法）について説明する。
図３は、図１および図２（ａ）に示す強誘電体メモリの製造方法を説明するための図である。なお、以下の説明では、図３中の上側を「上」、下側を「下」と言う。
強誘電体メモリ１の製造方法は、［Ａ１］ソース電極３およびドレイン電極４を形成する工程と、［Ａ２］半導体層５を形成する工程と、［Ａ３］強誘電体層６を形成する工程と、［Ａ４］ゲート電極７を形成する工程とを有している。以下、これらの各工程について、順次説明する。

［Ａ１］ソース電極３およびドレイン電極４を形成する工程
まず、図３（ａ）に示すように、基板２を用意し、この基板２上に、図３（ｂ）に示すように、ソース電極３およびドレイン電極４を形成する。
具体的には、ソース電極３およびドレイン電極４は、例えば、エッチング法、リフトオフ法、メタルシャドーマスク法等を用いて形成することができる。

エッチング法によりソース電極３およびドレイン電極４を形成する場合には、Ｉ：まず、例えば、基板２の全面に導電膜（導電層）を形成する。II：次に、例えばフォトリソグラフィー法、マイクロコンタクトプリンティング法等を用いて、導電膜上（表面）にレジスト層を形成する。III：次に、このレジスト層をマスクに用いて、導電膜にエッチングを施して、所定の形状にパターニングする。

ここで、導電膜の形成方法としては、特に限定されず、例えば、真空蒸着法、スパッタリング法（低温スパッタリング）、イオンプレーティング等のような物理的気相堆積法（ＰＶＤ法）、プラズマＣＶＤ法、熱ＣＶＤ法、レーザーＣＶＤのような化学気相堆積法（ＣＶＤ法）、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、金属箔の接合法等が挙げられる。

また、導電膜は、例えば、導電性粒子を含有するコロイド液、導電性ポリマーを含有する液体等の液状材料を基板２上に供給して液状被膜を形成した後、必要に応じて、この液状被膜に対して後処理（例えば加熱処理、赤外線の照射、超音波の付与等）を施すこと（液相プロセス）により形成することもできる。
この液状材料の供給方法としては、例えば、ディッピング法、スピンコート法、キャスティング法、マイクログラビアコート法、グラビアコート法、バーコート法、ロールコート法、ワイヤーバーコート法、ディップコート法、スプレーコート法、スクリーン印刷法、フレキソ印刷法、オフセット印刷法、マイクロコンタクトプリンティング法、インクジェット法、溶液霧化堆積法（ＬＳＭＣＤ法）等が挙げられる。

また、エッチングには、例えば、プラズマエッチング、リアクティブイオンエッチング、イオンビームエッチング、光アシストエッチング等の物理的エッチング法、ウェットエッチング等の化学的エッチング法等を用いることができる。
一方、リフトオフ法によりソース電極３およびドレイン電極４を形成する場合には、Ｉ：まず、ソース電極３およびドレイン電極４を形成する領域以外の領域に、レジスト層を形成する。II：次に、基板２のレジスト層側の全面に、前記と同様にして導電膜（導電層）を形成する。III：次に、レジスト層を除去する。

［Ａ２］半導体層５を形成する工程
次に、図３（ｃ）に示すように、基板２上に、ソース電極３とドレイン電極４との間、およびソース電極３およびドレイン電極４の一部を覆うように、半導体層５を形成する。
この半導体層５は、前述したような液相プロセスにより形成することができる。
［Ａ３］強誘電体層６を形成する工程
次に、図３（ｄ）に示すように、半導体層５上に、強誘電体層６を形成する。
本発明では、この強誘電体層６を摩擦転写法により形成する。
図４は、摩擦転写法を模式的に説明するための図（斜視図）である。

まず、強誘電体ポリマー（絶縁性ポリマー）を主材料として構成された塊状体（ペレット：ブロック）１０を用意する。
なお、この塊状体１０中において、強誘電体ポリマーは、配向した状態であってもよく、配向していない状態であってもよい。
次に、基板２を、内部に熱源（図示せず）を備えるステージ（ホットプレート）２０に載置し、塊状体１０を半導体層５に押し付ける。

次に、この状態で、基板２を加熱しつつ、塊状体１０をチャネル長方向と垂直な方向（チャネル幅方向）に沿って掃引する。
これにより、塊状体１０の半導体層５に接触する面付近が溶融または軟化して、半導体層５上に転写される。また、このとき、塊状体１０を半導体層５に押し付けた状態で、チャネル幅方向に沿って掃引するため、強誘電体ポリマーは、チャネル幅方向に引き伸ばされ、その主鎖がチャネル幅方向に沿って一軸配向するようになる。

かかる摩擦転写法により形成される膜の厚さは、種々の条件を設定することにより制御可能であるが、基板２を加熱する温度および塊状体１０を基板２に対して掃引する速度のうちの一方または双方を制御することが好ましい。これにより、比較的簡単な操作で、所望の厚さの膜を得ることができる。すなわち、得られる強誘電体層６の膜厚の制御が容易である。

基板２を加熱する温度は、６０〜２００℃程度であるのが好ましく、１００〜１６０℃程度であるのがより好ましく、１２０〜１４０℃程度であるのがさらに好ましい。温度をかかる範囲とすることにより、基板２上に形成された各層の変質・劣化を防止しつつ、寸法精度の高い強誘電体層６が得られる。
塊状体１０を基板２に対して掃引する速度は、０．０１〜１０ｍ／ｍｉｎ程度であるのが好ましく、０．１〜５ｍ／ｍｉｎ程度であるのがより好ましい。掃引速度をかかる範囲とすることにより、強誘電体ポリマーをより確実に配向させることができる。

また、塊状体１０の基板２に対する押圧力は、５０〜７５０ｋｇｆ／ｃｍ^２程度であるのが好ましく、１００〜５００ｋｇｆ／ｃｍ^２程度であるのがより好ましい。押圧力をかかる範囲とすることにより、強誘電体ポリマーを半導体層５上により確実に転写することができる。
このような摩擦転写法を行う際の雰囲気は、いかなる雰囲気であってもよいが、アルゴンガス、ネオンガスのような不活性ガス、窒素ガス、減圧雰囲気等の非酸化性雰囲気であるのが好ましく、窒素ガス雰囲気であるのがより好ましい。これにより、成膜の際に、強誘電体ポリマーが変質・劣化するのをより確実に防止することができる。

なお、このような摩擦転写法を複数回繰り返し行うことによって、所望の膜厚の強誘電体層６を形成するようにしてもよい。
また、塊状体１０を固定し、ステージ２０を移動させてもよいし、塊状体１０とステージ２０との双方を互いに逆方向に移動、掃引するようにしてもよい。
また、本実施形態では、摩擦転写法を、塊状体１０を半導体層５に接触させて行う。すなわち、電極に直接接触させることなく行うので、電極の破損等を防止することができ、その結果、強誘電体メモリ１の特性の低下を防止することができる。

また、摩擦転写法により、所定の厚さの膜を形成した後、さらに、液相プロセスにより絶縁性ポリマーを供給して、強誘電体層６を得るようにしてもよい。この場合、摩擦転写法により形成した第１層目の膜において、強誘電体ポリマーが一軸配向しているため、この配向方向に影響を受けて、上層の液相プロセスで形成される膜中においても、強誘電体ポリマーを一軸配向させることができる。これにより、一軸配向した強誘電体ポリマーで構成される厚膜の強誘電体層６をより容易に形成することができる。

この場合、第１層目の強誘電体ポリマーと第２層目の強誘電体ポリマーとは、同種のものであっても、異種のものであってもよい。後者の場合、例えば、配向制御し易い強誘電体ポリマーを用いて摩擦転写法により第１層目を形成し、分極特性には優れるが、配向制御が難しい強誘電体ポリマーを用いて第２層目を形成することにより、より特性に優れた強誘電体層６が得られる。

また、この場合、液相プロセスには、ソース電極３およびドレイン電極４の形成方法で挙げた方法を用いることができるが、特に、スピンコートを用いるのが好ましい。これは、膜厚の制御が比較的容易であるからである。
また、液相プロセスに用いる液状材料は、強誘電体ポリマーを各種の溶媒または分散媒に溶解または分散させることにより調製することができる。なお、液状材料には、強誘電体ポリマー以外に、他の物質が含まれていてもよい。

特に、強誘電体ポリマーとしてＰ（ＶＤＦ／ＴｒＦＥ）を用いる場合には、溶媒としては、例えば、ＭＥＫ（メチルエチルケトン：２−ブタノン）、ＭＩＰｒＫ（メチルイソプロピルケトン：３−メチル−２−ブタノン）、２−ペンタノン、３−ペンタノン、ＭＩＢＫ（メチルイソブチルケトン：４−メチル−２−ペンタノン）、２−ヘキサノン、２，４−ジメチル−３−ペンタノン、４−ヘプタノン、ＭＩＰｅＫ（メチルイソペンチルケトン：５−メチル−２−ヘキサノン）、２−ヘプタノン、３−ヘプタノン、シクロヘキサノン、ＤＥＣ（ジエチルカーボネート）等が挙げられ、これらを単独または混合溶媒として用いることが好ましい。

また、液状材料中における強誘電体ポリマーの含有率は、０．１〜８ｗｔ％（重量％）程度であるのが好ましく、０．２〜４．０ｗｔ％程度であるのがより好ましい。
この後、必要に応じて、強誘電体層６には、結晶化処理を施してもよい。これにより、強誘電体層６の分極特性をより向上させることができる。
この結晶化処理の方法としては、例えば、ホットプレート、オーブン、真空オーブン等による加熱を用いた結晶化法、マイクロ波等による内部加熱を用いた結晶化法、赤外線等による輻射伝熱による結晶化法等を用いることができる。

これらの加熱による結晶化法を用いる場合、加熱の温度は、強誘電体ポリマーの結晶化温度以上で、かつ融点以下で行う。具体的には、強誘電体ポリマーが、Ｐ（ＶＤＦ／ＴｒＦＥ）（ＶＤＦ／ＴｒＦＥ＝７５／２５）の場合、１３０℃〜１５０℃程度であるのが好ましく、１３５℃〜１４５℃程度であるのがより好ましい。
また、加熱の時間は、０．５〜１２０分間程度であるのが好ましく、１〜３０分間程度であるのがより好ましい。大気中でもよいが、窒素ガス雰囲気、アルゴンガス（不活性ガス）雰囲気や、減圧雰囲気であるのが好ましい。
さらに、この結晶化を、強誘電体層６に対して電界を付与した状態で行うことにより、強誘電体ポリマーの分極軸を揃えることもできる。

［Ａ４］ゲート電極形成工程
次に、図３（ｅ）に示すように、強誘電体層６上に、チャネル領域５１に対応してゲート電極７を形成する。
このゲート電極７は、前述したソース電極３およびドレイン電極４と同様にして形成することができる。

中でも、ゲート電極７は、液相プロセスにより形成するのが好ましい。液相プロセスによれば、ゲート電極７を比較的低温で形成できるため、半導体層５や強誘電体層６の変質・劣化を好適に防止することができる。
また、強誘電体層６において、強誘電体ポリマーの主鎖が、チャネル幅方向に沿って一軸配向しているため、強誘電体層６の上面には、強誘電体ポリマーの配向方向に沿って、微小な溝が形成される。このため、強誘電体層６の上面に液状材料を供給すると、この液状材料をチャネル幅方向に沿って優先的に濡れ拡がらせることができる。その結果、比較的細幅のゲート電極７を形成することができる。したがって、ソース電極３とドレイン電極４との間隔（チャネル長）を小さくすることができ、トランジスタとしての特性の向上を図ることができる。また、強誘電体ポリマーは、一般に撥液性の高いフッ素系のポリマーが用いられるため、前記効果がより顕著に発揮される。
以上のようなことを考慮すると、トップゲート構造の装置に適用することにより、より特性に優れる強誘電体メモリ（半導体装置）１を構築することができる。
以上のような工程を経て、図１および図２（ａ）に示す強誘電体メモリ１が得られる。

＜第２実施形態＞
次に、本発明の半導体装置を適用した強誘電体メモリの第２実施形態を説明する。
図５は、本発明の半導体装置を適用した強誘電体メモリの第２実施形態を示す縦断面図である。なお、以下では、説明の都合上、図５中の上側を「上」、下側を「下」と言う。
以下、第２実施形態の強誘電体メモリについて、前記第１実施形態の強誘電体メモリと相違する事項を中心に説明し、同様の事項については、その説明を省略する。

第２実施形態の強誘電体メモリ１は、トップゲート構造であるが、層配置が若干ことなる以外は、前述した第１実施形態と同様である。
すなわち、図５に示すように、第２実施形態の強誘電体メモリ１は、基板２上に、半導体層５が設けられ、その上にソース電極３、ドレイン電極４が設けられ、トップコンタクト構造となっている。そして、このソース電極３、ドレイン電極４を覆うように強誘電体層６が設けられており、その上に、ソース電極３、ドレイン電極４とのチャネル領域上にゲート電極が設けられている。
このような第２実施形態の強誘電体メモリ１によっても、前記第１実施形態の強誘電体メモリ１と同様の作用・効果を得ることができる。
また、このような第２実施形態の強誘電体メモリ１も、前記第１実施形態の強誘電体メモリ１と同様にして製造することができる。

＜第３実施形態＞
次に、本発明の半導体装置を適用した強誘電体メモリの第３実施形態を説明する。
図６は、本発明の半導体装置を適用した強誘電体メモリの第３実施形態を示す縦断面図である。なお、以下では、説明の都合上、図６中の上側を「上」、下側を「下」と言う。
以下、第３実施形態の強誘電体メモリについて、前記第１実施形態の強誘電体メモリと相違する事項を中心に説明し、同様の事項については、その説明を省略する。

第３実施形態の強誘電体メモリ１は、ボトムゲート構造であること以外は、前述した第１実施形態と同様である。
すなわち、図６に示すように、第３実施形態の強誘電体メモリ１は、基板２上に、ゲート電極７が設けられ、このゲート電極７を覆うように強誘電体層６が設けられている。そして、強誘電体層６の端部の上面、側面および基板２の上面に亘って、ソース電極３およびドレイン電極４がそれぞれ設けられ、ソース電極３、ドレイン電極４およびこれらの間で強誘電体層６に接触して半導体層５が設けられ、ボトムコンタクト構造となっている。
このような第３実施形態の強誘電体メモリ１によっても、前記第１実施形態の強誘電体メモリ１と同様の作用・効果を得ることができる。
また、このような第３実施形態の強誘電体メモリ１も、前記第１実施形態の強誘電体メモリ１と同様にして製造することができる。

＜第４実施形態＞
次に、本発明の半導体装置を適用した強誘電体メモリの第４実施形態を説明する。
図７は、本発明の半導体装置を適用した強誘電体メモリの第４実施形態を示す縦断面図である。なお、以下では、説明の都合上、図７中の上側を「上」、下側を「下」と言う。
以下、第４実施形態の強誘電体メモリについて、前記第１および第３実施形態の強誘電体メモリと相違する事項を中心に説明し、同様の事項については、その説明を省略する。

第４実施形態の強誘電体メモリ１は、ボトムゲート構造であるが、層配置が若干異なる以外は、前述した第３実施形態と同様である。
すなわち、図７に示すように、強誘電体層６上に半導体層５が設けられ、この半導体層５上に、ソース電極３およびドレイン電極４が分離して設けられ、トップコンタクト構造となっている。

このような第４実施形態の強誘電体メモリ１によっても、前述した第１および第３実施形態の強誘電体メモリ１と同様の作用・効果を得ることができる。
また、このような第４実施形態の強誘電体メモリ１も、前記第１実施形態の強誘電体メモリ１と同様にして製造することができる。
以上、本発明の半導体装置を強誘電体メモリに適用した場合を代表にして説明したが、強誘電体層をゲート絶縁層とするにより、本発明の半導体装置は、単なるスイッチング素子として用いることもできる。

この場合、ゲート絶縁層を構成する絶縁性ポリマーとしては、例えば、ポリエステル酸エステル、ポリメタクリル酸エステル、脂肪族ポリエステル、４環族ポリエステル、ポリフェノール系樹脂、ポリイミド、ポリスチレン系樹脂、ポリビニルアルコール、ポリビニルアセテート等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。

また、半導体層５は、前述したように、無機半導体材料を主材料として構成することもできる。
前記実施形態では、導電体として機能するソース部およびドレイン部としてソース電極３およびドレイン電極４を備え、半導体として機能するチャネル部を半導体層５の一部が構成するものであったが、１つの無機物層内に、ソース部、ドレイン部およびチャネル部を備える構成とすることもできる。

かかる無機物層としては、アモルファスシリコン膜、低温ポリシリコン膜、高温ポリシリコン膜等のシリコン膜に対して、その両端部に不純物イオンを注入してソース部およびドレイン部とし、これらの間をチャネル部とした構成のものが挙げられる。
このような半導体装置は、前述したようなトランジスタ構造を複数、基板２上に形成して回路を構成し、記憶装置（メモリ装置）を構成することができる。このとき、半導体装置に、必要に応じて、トランジスタ、またはダイオード等を接続してメモリセルを構成する。さらに、必要に応じて、半導体装置を、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。

各種記憶装置としては、例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、または、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
また、上記の記憶装置は各種電子機器に適用することができる。これにより、各種電子機器の信頼性の向上を図ることができる。
この電子機器としては、例えば、パーソナルコンピューター、携帯情報機器等が挙げられる。

以上、本発明の半導体装置、半導体装置の製造方法および記憶装置について、図示の実施形態に基づいて説明したが、本発明は、これに限定されるものではない。
例えば、本発明の半導体装置および記憶装置を構成する各部は、同様の機能を発揮する任意のものと置換、または、その他の構成を追加することもできる。
また、例えば、本発明の半導体装置の製造方法では、任意の目的の１以上の工程を追加することができる。

次に、本発明の具体的な実施例について説明する。
１．半導体装置の製造
以下の各実施例および各比較例において、図１に示す半導体装置を、それぞれ１００個ずつ製造した。
（実施例１）
＜１＞ まず、ガラス基板を用意し、有機洗浄した後乾燥させた。
次に、ガラス基板上に、メタルシャドーマスクを用い蒸着法により、Ａｕ/Ｃｒ薄膜を堆積し、ソース電極およびドレイン電極を形成した。
また、チャネル長は３５μｍ、チャネル幅は０．３ｍｍとした。
次に、再度有機洗浄/乾燥を行なった。

＜２＞ 次に、ガラス基板上に、フルオレン−ビチオフェン共重合体の誘導体であるＦ８Ｔ２溶液を、スピンコート法により塗布した後、乾燥した。
＜３＞ 次に、Ｐ（ＶＤＦ／ＴｒＦＥ）の塊状体を用意した。
そして、半導体層まで形成されたガラス基板をステージに載置し、塊状体を半導体層に押し付けた状態で、基板を加熱しつつ、塊状体をチャネル幅方向に沿って掃引した（摩擦転写法を行った）。

なお、摩擦転写法における条件は、次のようにした。
・ガラス基板の加熱温度：１２０℃
・塊状体の移動速度 ：１ｍ／ｍｉｎ
・塊状体の押圧力 ：３００ｋｇｆ／ｃｍ^２
・雰囲気 ：窒素ガス中
これにより、平均厚さ２００ｎｍの強誘電体層を形成した。
＜４＞ 次に、強誘電体層上の、ソース電極とドレイン電極との間のチャネル領域に、Ａｇ粒子の水分散液を、インクジェット法により塗布した後、乾燥した。
これにより、平均幅４０μｍのゲート電極を形成した。

（実施例２）
Ｐ（ＶＤＦ／ＴｒＦＥ）を、ポリビニルフェノールに変更して、強誘電体層に代えてゲート絶縁層を形成した以外は、前記実施例１と同様にして、半導体装置を製造した。
なお、ゲート絶縁層の平均厚さは２００ｎｍとした。

（比較例１）
前記工程＜３＞において、次のようにして強誘電体層を形成した以外は、前記実施例１と同様にして、半導体装置を製造した。
Ｐ（ＶＤＦ／ＴｒＦＥ）をケトン系溶媒に溶かした溶液を調製し、この溶液を、スピンコート法により塗布した後、１４０℃で乾燥した。
これにより、平均厚さ２００ｎｍの強誘電体層を形成した。

（比較例２）
前記工程＜３＞において、次のようにしてゲート絶縁層を形成した以外は、前記実施例１と同様にして、半導体装置を製造した。
ポリビニルフェノールを水溶液に溶かした溶液を調製し、この溶液を、スピンコート法により塗布した後、乾燥した。
これにより、平均厚さ２００ｎｍのゲート絶縁層を形成した。

２．評価
各実施例および各比較例で製造された半導体装置を、それぞれ、窒素中において、ソース電極に対し、ドレイン電極に−５Ｖの電圧を印加し、ソース電極に対し、ゲート電極に＋２０Ｖｎｏ電圧を印加して、このとき流れるオフ電流を測定した。
その結果、実施例１では、５×１０^−１２Ａ、実施例２では、５×１０^−１３Ａ、比較例１では、１×１０^−１１Ａ、比較例２では、１×１０^−１２Ａであった。
なお、これらの値は、いずれも１００個の半導体装置において測定された値の平均値である。
また、図５、図６および図７に示す構成の半導体装置を、前記と同様にして製造し、前記と同様にして電流値を測定した結果、その値は低いものであった。

本発明の半導体装置を適用した強誘電体メモリの第１実施形態を示す縦断面図である。 強誘電体層中における強誘電体ポリマーの状態を模式的に示す図である。 図１に示す強誘電体メモリの製造方法を説明するための図（縦断面図）である。 摩擦転写法を模式的に説明するための図（斜視図）である。 本発明の半導体装置を適用した強誘電体メモリの第２実施形態を示す縦断面図である。 本発明の半導体装置を適用した強誘電体メモリの第３実施形態を示す縦断面図である。 本発明の半導体装置を適用した強誘電体メモリの第４実施形態を示す縦断面図である。

符号の説明

１‥‥強誘電体メモリ ２‥‥基板 ３‥‥ソース電極 ４‥‥ドレイン電極 ５‥‥半導体層 ５１‥‥チャネル領域 ６‥‥強誘電体層 ６’‥‥強誘電体層（従来） ７‥‥ゲート電極 ９‥‥強誘電体ポリマー １０‥‥塊状体 ２０‥‥ステージ

Claims (14)

1. 基板と、
   該基板の一方の面側に設けられ、導電体として機能するソース部およびドレイン部と、
   該ソース部とドレイン部との間に設けられ、半導体として機能するチャネル部と、
   前記各部と離間して設けられたゲート部と、
   該ゲート部に対して前記ソース部およびドレイン部を絶縁する機能を有し、絶縁性ポリマーを主材料として構成された絶縁層とを備え、
   該絶縁層において、前記絶縁性ポリマーの主鎖が、前記基板に対してほぼ平行、かつチャネル長方向とほぼ垂直な方向に沿って揃っていることを特徴とする半導体装置。
2. 前記絶縁性ポリマーは、強誘電体として機能する強誘電体ポリマーである請求項１に記載の半導体装置。
3. 基板と、
   前記基板上に形成されたゲート部と、
   前記ゲート部に接する絶縁層と、
   前記絶縁層に接する半導体層と、
   前記半導体層に接するソース部およびドレイン部と、を有し、
   前記絶縁層が複数の強誘電体ポリマーを含み、
   少なくとも前記ソース部と前記ドレイン部の間に位置する前記半導体層と接する前記絶縁層における、前記複数の強誘電体ポリマーの各々の主鎖が、前記ソース部と前記ドレイン部との間を電子が移動する方向に対し交差する方向に並ぶことを特徴とする半導体装置。
4. 前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体Ｐ（ＶＤＦ／ＴｒＦＥ）、およびフッ化ビニリデンの重合体ＰＶＤＦのうちの少なくとも一方を主成分とするものである請求項２または３に記載の半導体装置。
5. 前記絶縁層は、その平均厚さが５〜１０００ｎｍである請求項１ないし４のいずれかに記載の半導体装置。
6. 前記ソース部およびドレイン部が、前記ゲート部より前記基板側に位置するトップゲート構造である請求項１ないし５のいずれかに記載の半導体装置。
7. 基板と、該基板の一方の面側に設けられ、導電体として機能するソース部およびドレイン部と、該ソース部とドレイン部との間に設けられ、半導体として機能するチャネル部と、前記各部と離間して設けられたゲート部と、該ゲート部に対して前記ソース部およびドレイン部を絶縁する機能を有する半導体装置の製造方法であって、
   一方の面側に、前記ソース部およびドレイン部または前記ゲート部が設けられた前記基板を用意する工程と、
   該基板を加熱しつつ、前記基板の前記ソース部およびドレイン部または前記ゲート部の反対側に、前記絶縁性ポリマーを主材料として構成された塊状体を押し付けた状態で、該塊状体をチャネル長方向とほぼ垂直な方向に沿って、前記基板に対して相対的に掃引する摩擦転写法により、厚さ方向の少なくとも一部を形成して前記絶縁層を得る工程とを有することを特徴とする半導体装置の製造方法。
8. 前記絶縁層を得る工程において、前記摩擦転写法を行う際に前記基板を加熱する温度および前記塊状体を前記基板に対して相対的に掃引する速度のうちの少なくとも一方を制御することにより、得られる前記絶縁層の膜厚を制御する請求項７に記載の半導体装置の製造方法。
9. 前記絶縁層を得る工程において、前記摩擦転写法を行う際に、前記基板を加熱する温度は、６０〜２００℃である請求項７または８の半導体装置の製造方法。
10. 前記絶縁層を得る工程において、前記摩擦転写法を行う際に、前記塊状体を前記基板に対して相対的に掃引する速度は、０．０１〜１０ｍ／ｍｉｎである請求項７ないし９のいずれかに記載の半導体装置の製造方法。
11. 前記絶縁層を得る工程において、前記摩擦転写法を行う際に、前記塊状体の前記基板に対する押圧力は、５０〜７５０ｋｇｆ／ｃｍ^２程度である請求項７ないし１０のいずれかに記載の半導体装置の製造方法。
12. 前記絶縁層を得る工程において、前記摩擦転写法を行う際の雰囲気は、非酸化性雰囲気である請求項７ないし１１のいずれかに記載の半導体装置の製造方法。
13. 前記絶縁層を得る工程において、前記摩擦転写法により、前記絶縁層の厚さ方向の一部を形成した後、さらに、前記絶縁性ポリマーを液相プロセスにより供給して、前記絶縁層を得る請求項７ないし１２のいずれかに記載の半導体装置の製造方法。
14. 請求項１ないし６のいずれかに記載の半導体装置を備えることを特徴とする記憶装置。
    

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