KR20090056083A - 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 88
- 150000004767 nitrides Chemical class 0.000 claims abstract description 64
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 44
- 238000001039 wet etching Methods 0.000 claims abstract description 44
- 238000002955 isolation Methods 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 33
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 21
- 239000011737 fluorine Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000011810 insulating material Substances 0.000 claims abstract description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- 235000011194 food seasoning agent Nutrition 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 51
- 229910019142 PO4 Inorganic materials 0.000 description 17
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 17
- 239000010452 phosphate Substances 0.000 description 17
- 239000002245 particle Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은, 반도체 소자의 소자 분리막 형성 시 인산 용액을 이용한 습식 식각을 통해 패드 산화막 및 패드 질화막을 제거하는 종래 방법과는 달리, 소자 분리막 형성 시 인산 용액을 이용한 1차 습식 식각을 통해 패드 질화막을 제거하고, 잔존하는 패드 질화막 잔류물과 패드 산화막의 일부를 인산 용액과 플루오린계 용액을 이용한 2차 습식 식각 공정을 통해 제거함으로써, 식각 잔류물을 완전히 제거할 수 있고, 산화막의 식각율을 일정하게 유지하여 반도체 소자의 수율을 향상시킬 수 있는 것이다.
소자 분리막, 패드 산화막, 패드 질화막, 습식 식각
Description
본 발명은 반도체 소자의 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자 분리막 형성 시 패드 산화막 및 패드 질화막을 식각하는데 적합한 반도체 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자에는 트랜지스터, 커패시터 등의 단위 소자들이 반도체 소자의 용량에 따라 제한된 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는데, 이러한 반도체 소자들은 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 반도체 소자들 간의 전기적인 분리를 위한 방법으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCOS : LOCal Oxidation of Silicon) 방식과 실리콘 기판을 수직 방향으로 식각하여 절연 물질로 매립하는 섀로우 트렌치 분리(STI : Shallow Trench Isolation) 방식이 잘 알려져 있다.
이 중에서 섀로우 트렌치 분리 방식의 소자 분리막은 반응성 이온 식각, 플라즈마 식각 등과 같은 건식 식각법을 사용하여 좁고 깊은 섀로우 트렌치를 형성하 고, 그 속에 절연막을 갭필하는 방법으로서, 절연막이 채워진 트렌치 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적을 줄여 미세화에 유리한 방법이다.
이러한 섀로우 트렌치 분리 방식의 소자 분리막을 형성하는 과정을 설명하면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차 형성하고, 이를 소정의 포토 레지스트 패턴에 따라 반도체 기판이 노출되도록 식각한 후에, 패드 질화막을 하드 마스크로 하여 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하고, 형성된 트렌치를 절연 물질로 매립한 후, 그 상부를 평탄화하며, 패드 질화막을 습식 식각을 통해 제거함으로써, 섀로우 트렌치 분리 방식의 소자 분리막을 형성하게 된다. 여기에서, 트렌치를 절연 물질로 매립하기 전에 트렌치 내 표면에 라이너(liner) 산화막을 형성할 수 있다.
이때, 패드 산화막은 패드 질화막과 폴리 실리콘 산화막 계면 사이의 격자 구조 차이에 발생하는 물리적인 스트레스를 완화해주기 위한 중간 보호막 역할을 수행하며, 식각 공정에서 선택비를 이용하여 엔드 포인트(End Point) 형성을 통해 과식각을 방지하며, 임플란트 공정에서 실리콘 기판 표면 보호 및 도우즈 프로파일(Dose Profile) 형성을 위하여 형성한다.
또한, 패드 질화막은 채널이 형성될 부분을 후속 공정으로부터 보호하고, 불순물 유입을 방지하며, 트렌치 공정 이후 라이너 산화막을 형성하는 공정에서 포토 레지스트를 사용할 경우, 파티클 발생 가능성이 있으므로 패드 질화막을 하드 마스크로 이용하여 산화막을 형성하고, 매립된 절연 물질의 평탄화 시 엔드 포인트(End Point)로 이용하기 위하여 형성한다.
한편, 소자 분리막을 형성한 후에, 패드 질화막을 식각하는데 대략 80 % - 85 %의 인산 용액을 이용한 습식 식각을 수행하며, 이는 150℃ 이상의 고온에서 공정이 진행된다. 이러한 습식 식각 중에 인산 용액 내 수분이 감소하면, 인산 용액의 농도가 올라가고, 그렇게 되면 패드 질화막의 식각율이 점점 낮아진다.
그리고, 인산 용액을 이용한 습식 식각을 통해 패드 질화막을 제거하고 패드 산화막을 식각하여 모트 왯 에칭(Moat Wet Etching)을 실시하고자 2개의 연속된 인산 베스를 사용하며 첫 번째 인산 베스에 질화막을 4000 Å - 6000 Å으로 성장한 웨이퍼 50(±5ea) 개를 사용하여 시즈닝(Seasoning)을 실시하여 사용하고 있으며, 종래의 모트 왯 에칭 공정은 패드 질화막 제거 이외에 고온 인산 공정에서 성장된 패드 산화막을 식각하는 것을 포함한다.
또한, 모트 왯 에칭 공정의 2nd 인산 베스에서 패드 질화막 잔류물의 제거와 패드 산화막의 인 슈트(in-situ) 식각을 포함하는데, 시즈닝이 실시된 첫 번 째 인산 베스에서 1400 Å - 1800 Å의 패드 질화막을 식각하기 위하여 60분 이상의 딥(Dip) 처리 시간이 필요하며, 인산 용액을 이용하여 패드 질화막과 패드 산화막을 인 슈트로 식각하는 모트 왯 에칭 공정에서 필터 사이즈(Filter size)를 초과하는 옥사이드성 파티클에 의하여 필터 오염이 발생하고 있다.
하지만, 종래의 소자 분리막 형성 시에 패드 산화막과 패드 질화막을 식각하는 경우 인산 용액을 이용한 습식 식각을 통해 패드 질화막은 쉽게 제거되는 반면, 패드 산화막은 파티클 형태로 잔존하게 되며, 산화막 파티클에 의하여 오염된 필터는 필터내 압력이 증가하게 되고 증가된 압력은 파티클을 유발하여 웨이퍼표면을 역오염시키는 문제점이 있었다.
또한, 유발된 파티클은 패드 산화막 이외에 잔류물(Residue) 성분을 같이 함유함으로 후속의 추가 세정에서 제거되지 않는 문제점이 있고, 시즈닝이 실시된 인산 베스에서 패드 산화막의 식각시간이 증가됨에 따라 산화물에 의한 인산 베스의 필터 오염을 유발하여 주기적으로 플루오르계 용액(예를 들면, HF 등)을 이용하여 필터 세정을 실시하는 추가 작업이 필요하였다. 일 예로서, 도 1에 도시한 바와 같이 인산 용액은 사용 횟수에 따른 질화막의 식각율에서 큰 차이를 보이지 않는 반면에 도 2에 도시한 바와 같이 인산 용액은 사용 횟수가 증가함에 따라 산화막의 식각율이 크게 저하되어 산화막 식각 능력을 상실하게 된다.
이에 따라, 본 발명은 반도체 소자의 소자 분리막 형성 과정에서 인산 용액 및 플루오르계 용액을 이용한 습식 식각을 통해 패드 산화막을 효과적으로 식각할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
또한, 본 발명은 반도체 소자의 소자 분리막 형성 과정에서 패드 산화막을 식각할 때, 플루오르계 용액을 첨가하여 인산 베스 필터의 막힘을 방지할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
본 발명은, 반도체 기판 상에 패드 산화막과 패드 질화막을 순차 형성하는 단계; 상기 패드 산화막과 상기 패드 질화막을 패터닝하여 소자 분리 영역의 상기 반도체 기판을 노출시키는 단계; 상기 패터닝된 패드 질화막을 하드 마스크로 하여 소자 분리용 트렌치를 형성하는 단계; 상기 트렌치 내부를 절연 물질로 매립한 후에 그 상부를 평탄화하여 소자 분리막을 형성하는 단계; 상기 소자 분리막 형성 후에 인산 용액을 이용한 1차 습식 식각을 통해 상기 패드 질화막을 제거하는 단계 및 상기 1차 습식 식각 후에 잔존하는 패드 질화막 잔류물과 상기 패드 산화막의 일부를 상기 인산 용액과 플루오린계 용액을 이용한 2차 습식 식각을 통해 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은, 반도체 소자의 소자 분리막 형성 시 인산 용액을 이용한 습식 식각을 통해 패드 산화막 및 패드 질화막을 제거하는 종래 방법과는 달리, 반도체 기판 상에 패드 산화막과 패드 질화막을 순차 형성한 후 패터닝하고, 이에 따라 트렌치 형성, 절연 물질 매립, 평탄화를 통해 소자 분리막을 형성한 후에 인산 용액을 이용한 1차 습식 식각을 통해 패드 질화막을 제거하고, 잔존하는 패드 질화막 잔류물과 패드 산화막의 일부를 인산 용액과 플루오린계 용액을 이용한 2차 습식 식각 공정을 통해 제거함으로써, 산화막의 식각율을 일정하게 유지하여 반도체 소자의 수율을 향상시킬 수 있으며, 플루오린계 용액을 첨가하여 인산 베스 필터의 막힘 현상을 방지할 수 있다.
본 발명의 기술요지는, 소자 분리막 형성 시 인산 용액을 이용한 1차 습식 식각을 통해 패드 질화막을 제거하고, 잔존하는 패드 질화막 잔류물과 패드 산화막의 일부를 인산 용액과 플루오린계 용액을 이용한 2차 습식 식각 공정을 통해 제거한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따라 소자 분리막 형성 중 패드 질화막 및 패드 산화막을 식각하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명한다.
도 3a를 참조하면, 반도체 기판(300) 상부 전면에 패드 산화막(302) 및 패드 질화막(304)을 순차 형성한다. 여기에서, 패드 산화막(302)은 160 Å - 180 Å의 두께로 형성되고, 패드 질화막(304)은 1600 Å - 2000 Å의 두께로 형성되며, 패드 산화막(302)은 대략 155 ℃의 고온의 인산 용액을 이용하여 식각하는 경우 그 고온 인산 식각 공정으로 인한 경계 부분의 손상에 따라 그 두께가 과다하게 측정되는 것을 포함하기 때문에 20 Å - 40 Å의 두께를 더 추가 성장시킬 수 있다.
그리고, 패드 산화막(302) 및 패드 질화막(304)을 순차 형성된 반도체 기 판(300) 상부에 포토 레지스트를 도포한 후에, 포토 리소그래피 공정(예를 들면, 노광, 현상 등)을 수행하여 소자 분리 영역을 정의하는 포토 레지스트 패턴(미도시됨)을 형성하고, 그 포토 레지스트 패턴에 따라 패드 질화막(304) 및 패드 질화막(302)을 반응성 이온 에칭(RIE) 등으로 건식 식각하여 도 3b에 도시한 바와 같이 반도체 기판(300)을 노출시킨다. 이 후, N, O 등의 이온을 이용한 소정의 애싱(ashing) 공정을 수행하여 포토 레지스트 패턴을 제거한다.
다음에, 패드 질화막(304)을 하드 마스크로 하여 반도체 기판(300)의 소정 깊이까지 반응성 이온 에칭 등으로 건식 식각하여 도 3c에 도시한 바와 같이 소자 분리용 트렌치(306)를 형성한다.
이어서, 트렌치(306) 측벽과 바닥의 반도체 기판(300)을 보호하기 위해 열산화법 등을 이용한 산화 공정을 통해 라이너 산화막(308)을 형성하고, 트렌치(306) 내부를 절연 물질, 예를 들어 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 등을 매립한 후, 그 상부면을 화학적 기계적 연마법(CMP) 등으로 평탄화하여 도 3d에 도시한 바와 같이 패드 질화막(304)을 노출시키고, 소자 분리막(310)을 형성한다. 이 때, 도 3d에서 형성된 소자 분리막(310)은 4000 Å - 4500 Å의 두께로 형성된다.
그리고, 인산 용액(H3PO4) 등을 이용한 1차 습식 식각 공정을 수행하여 도 3e에 도시한 바와 같이 패드 질화막(304)을 제거한다. 이 때, 패드 질화막(304)을 습식 식각 공정을 통해 제거한 후에도 패드 산화막(302) 표면에 패드 질화막 잔류물(304a)이 잔존하게 된다. 여기에서, 인산 용액은 대략 80 % - 85 %의 용액이 사 용되고, 150 ℃ 이상의 고온에서 습식 공정이 진행되며, 인산 용액을 이용한 습식 식각 공정 전에 시즈닝(Seasoning) 공정을 수행할 수 있는데, 예를 들어 인산 베스에 질화막이 형성된 웨이퍼을 48매 이상 사용하여 시즈닝을 실시하며, 이는 인산 용액의 산화막 식각율이 초기에 과도하게 높기 때문에 질화물을 인산 용액에 희석함으로써, 산화막의 식각율을 대략 0.5 - 1.5 Å/분으로 유지할 수 있다.
이 때, 도 3e에서 소자 분리막(310)은 2000 Å - 2500 Å의 두께를 갖으며, 질화막의 식각율은 인산 용액과 사용 횟수와 관계없이 일정하게 유지되기 때문에 예를 들면, 45 % - 55 % 범위의 과식각을 수행할 수 있다.
다음에, 인산 용액 등을 이용한 2차 습식 식각 공정을 수행하여 잔존하는 패드 질화막 잔류물(304a)과 패드 산화막(302) 일부를 제거하여 도 3f에 도시한 바와 같은 소자 분리막(310)을 포함하는 반도체 소자를 제조한다. 이 때, 2차 습식 식각 공정은, 인산 용액을 이용하여 잔존하는 패드 질화막 잔류물(304a)과 패드 산화막(302) 일부를 제거하는 중에 도 4에 도시한 바와 같이 패드 산화막(302)의 식각율이 감소하는 시점에 플루오르계 용액(예를 들면, HF 등)을 첨가하여 패드 산화막(302)에 대한 식각율을 일정하게 유지하도록 하며, 도 3f에서 패드 산화막(302)은 140 Å - 160 Å의 두께를 갖으며, 소자 분리막(310)은 2000 Å - 2500 Å의 두께를 갖는다.
여기에서, 인산 용액을 이용한 패드 산화막(302)의 식각율이 감소되는 패드 질화막 잔류물(304a)의 식각량에서는 8인치 기준의 질화막을 인산 용액에 지속적으로 식각하는 경우 산화막의 식각율이 대략 0.3 Å/분 이하로 저하되는 질화막의 두 께는 대략 800000 Å(웨이퍼 장수×질화막 두께)이 되며, 인산 용액에 대략 800000 Å 이상의 질화막이 식각된 이후부터 100 : 1 비율의 플로오린계 용액(예를 들면, HF 용액 등)을 10 cc/분 - 100 cc/분동안 인산 용액에 첨가하며, 첨가된 미량의 플루오린계 용액(HF 용액)에 의해 산화막에 의한 인산 필터 막힘 현상을 방지할 수 있다. 일 예로서, 도 5a 및 도 5b는 종래의 습식 식각 공정과 본 발명의 습식 식각 공정에 따른 인산 베스 필터를 나타낸 도면으로서, 도 5a는 플로오린계 용액을 사용하지 않은 종래의 습식 식각 공정에서의 인산 베스 필터를 나타낸 도면이고, 도 5b는 플로오린계 용액을 사용한 본 발명에 따른 습식 식각 공정에서의 인산 베스 필터를 나타낸 도면이다.
또한, 고온의 인산 용액과 플루오린계 용액에 의해 습식 식각을 진행하는 경우 웨이퍼 표면의 소수성으로 인해 후속 공정에서 파티클을 유발할 수 있으므로, 미량의 SC1(Standard Cleaning-1)을 첨가하여 웨이퍼 표면을 친수성으로 유지할 수 있으며, 패드 질화막 잔류물(304a)과 패드 산화막(302)을 제거하기 위한 인산 베스는 플루오린계 용액(HF 용액)의 끓는 점인 120 ℃ 보다 낮은 100 ℃ - 120 ℃를 유지한다. 또한, 암모니아(NH4OH)를 첨가하는 경우 100 ℃보다 낮은 80 ℃ - 100 ℃의 온도로 습식 식각을 수행할 수 있다. 여기에서, SC1은 암모니아(NH4OH), 과산화수소(H2O2), 물(H2O)을 일정한 비율로 혼합하여 75 ℃ - 90 ℃의 온도에서 파티클과 오염물을 제거하기 위한 세정 용액으로서, 과산화수소에 의한 산화 반응과 암모니아에 의한 에칭 반응이 동시에 발생하며, 과산화수소에 의한 표면 산화가 실리콘 웨이퍼 표면의 거칠기(roughness)를 감소시키는 역할을 수행한다.
따라서, 반도체 소자의 소자 분리막 형성 과정 중에 하드 마스크로 사용되는 패드 질화막을 1차 습식 식각을 통해 제거하며, 패드 질화막 잔류물과 패드 산화막 일부를 2차 습식 식각을 통해 제거하여 소자 분리막을 형성함으로써, 반도체 소자의 수율을 향상시킬 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 종래에 인산 용액을 이용한 습식 식각에서 질화막의 식각 비율을 나타낸 그래프,
도 2는 종래에 인산 용액을 이용한 습식 식각에서 산화막의 식각 비율을 나타낸 그래프,
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따라 소자 분리막 형성 중 패드 질화막 및 패드 산화막을 식각하는 과정을 나타내는 공정 순서도,
도 4는 본 발명에 따라 인산 용액을 이용한 습식 식각 중 플루오르계 용액을 첨가한 산화막의 식각 비율을 나타낸 그래프,
도 5a 및 도 5b는 종래의 습식 식각 공정과 본 발명의 습식 식각 공정에 따른 인산 베스 필터를 나타낸 도면.
Claims (9)
- 반도체 기판 상에 패드 산화막과 패드 질화막을 순차 형성하는 단계;상기 패드 산화막과 상기 패드 질화막을 패터닝하여 소자 분리 영역의 상기 반도체 기판을 노출시키는 단계;상기 패터닝된 패드 질화막을 하드 마스크로 하여 소자 분리용 트렌치를 형성하는 단계;상기 트렌치 내부를 절연 물질로 매립한 후에 그 상부를 평탄화하여 소자 분리막을 형성하는 단계;상기 소자 분리막 형성 후에 인산 용액을 이용한 1차 습식 식각을 통해 상기 패드 질화막을 제거하는 단계 및상기 1차 습식 식각 후에 잔존하는 패드 질화막 잔류물과 상기 패드 산화막의 일부를 상기 인산 용액과 플루오린계 용액을 이용한 2차 습식 식각을 통해 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제조 방법은,상기 1차 습식 식각을 수행하기 전에 상기 인산 용액과 질화막에 대한 시즈닝을 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제조 방법은, 상기 소자 분리용 트렌치를 형성한 후에 상기 트렌치의 측벽 및 바닥에 라이너 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 2 차 습식 식각은, 상기 인산 용액에 상기 패드 산화막의 식각율이 감소하는 시점에 상기 플루오르계 용액을 첨가하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 2차 습식 식각은, 상기 인산 용액과 상기 플루오르계 용액이 담긴 베스(bath)의 온도가 100 ℃ - 120 ℃의 범위 조건을 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 2 차 습식 식각은, 상기 인산 용액에 상기 패드 산화막의 식각율이 감소하는 시점에 상기 플루오르계 용액과 SC1(Standard Cleaning-1)을 첨가하여 수행 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 2차 습식 식각은, 상기 인산 용액과, 상기 플루오르계 용액과 ,상기 SC1이 담긴 베스의 온도가 75 ℃ - 90 ℃의 범위 조건을 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 2차 습식 식각은, 상기 인산 용액에 상기 패드 산화막의 식각율이 감소하는 시점에 상기 플루오르계 용액과 암모니아를 첨가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 2차 습식 식각은, 상기 인산 용액과, 상기 플루오르계 용액과 ,상기 암모니아가 담긴 베스의 온도가 80 ℃ - 100 ℃의 범위 조건을 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070123067A KR100929731B1 (ko) | 2007-11-29 | 2007-11-29 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070123067A KR100929731B1 (ko) | 2007-11-29 | 2007-11-29 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090056083A true KR20090056083A (ko) | 2009-06-03 |
| KR100929731B1 KR100929731B1 (ko) | 2009-12-04 |
Family
ID=40987522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070123067A KR100929731B1 (ko) | 2007-11-29 | 2007-11-29 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100929731B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103210058A (zh) * | 2010-12-15 | 2013-07-17 | 第一毛织株式会社 | 蚀刻膏，其生产方法以及使用其形成图案的方法 |
| KR102389567B1 (ko) * | 2021-05-04 | 2022-04-25 | 연세대학교 산학협력단 | 실리콘 질화막 식각 조성물 및 이를 이용한 식각방법 |
| CN115241058A (zh) * | 2022-09-23 | 2022-10-25 | 广州粤芯半导体技术有限公司 | 半导体器件刻蚀方法和半导体器件的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649872B1 (ko) * | 2005-12-29 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 반도체소자의 트랜치 소자분리막 형성방법 |
-
2007
- 2007-11-29 KR KR1020070123067A patent/KR100929731B1/ko not_active IP Right Cessation
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| CN115241058A (zh) * | 2022-09-23 | 2022-10-25 | 广州粤芯半导体技术有限公司 | 半导体器件刻蚀方法和半导体器件的制备方法 |
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|---|---|
| KR100929731B1 (ko) | 2009-12-04 |
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