KR20090055795A - Circuit of power on reset - Google Patents

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KR20090055795A
KR20090055795A KR1020070122620A KR20070122620A KR20090055795A KR 20090055795 A KR20090055795 A KR 20090055795A KR 1020070122620 A KR1020070122620 A KR 1020070122620A KR 20070122620 A KR20070122620 A KR 20070122620A KR 20090055795 A KR20090055795 A KR 20090055795A
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강인호
원삼규
차재원
박성훈
백광호
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주식회사 하이닉스반도체
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Abstract

A power on reset circuit is provided to deal with the change of an external power supply and to prevent the output level of the power on reset circuit from being affected by a ramping speed of the external power supply without an additional generator. A power on reset circuit is connected to each device and includes a ramping trimming unit, a latch unit(330), an external power supply sensing unit(340), and an inversion delay unit(350). If the power supply voltage is applied to the latch unit, the latch unit outputs the signal of a first voltage level. The output unit outputs the output signal of the latch unit. The ramping trimming unit inverts the output voltage of the latch unit from the first voltage level to the second voltage level according to the ramping-up speed of the power supply voltage. The external power supply sensing unit initializes the output of the latch unit to the first voltage level signal when the power supply voltage is on after the power supply voltage is instantaneously off.

Description

파워 온 리셋 회로{Circuit of power on reset}Circuit of power on reset

본 발명은 파워온 리셋 회로에 관한 것으로, 특히 램핑(ramping) 시간과 외부전원에 대한 안정적인 동작을 할 수 있는 파워 온 리셋 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit, and more particularly, to a power-on reset circuit capable of stable operation of a ramping time and an external power source.

메모리 소자와 같이 많은 기능을 포함하고 있는 칩에는 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로가 다수 존재한다. 이 경우, 초기화는 칩이 동작하기 전에도 이루어져야 하는데 일반적으로 파워 온 리셋(Power on reset) 회로가 그 역할을 하게 된다. 파워 온 리셋 회로는 칩의 전원이 켜져서 내부 전압이 모두 올라가지 전 일정한 전위를 감지하여 펄스(이하, '파워 온 리셋 신호'라 함)를 생성한다.Chips that contain many functions, such as memory devices, have many circuits that require initial conditions to work properly. In this case, initialization must be done even before the chip is operating, typically with a power on reset circuit. The power-on reset circuit generates a pulse (hereinafter referred to as a 'power-on reset signal') by detecting a constant potential before the chip is turned on to raise all internal voltages.

이 파워 온 리셋 신호를 이용하면 칩이 동작하기 전에 내부의 래치(latch), 플립-플롭(flip-flop), 레지스터(register) 등 초기화가 필요한 회로 블록들을 리셋(reset) 시킬 수 있게 된다.This power-on reset signal allows the internally latched, flip-flop, register, and other circuit blocks that need to be initialized before the chip can operate.

이상적인 파워 온 리셋 회로는 파워 온 리셋 신호의 전위가 전원의 램핑(ramping) 시간과 노이즈(noise)에 대해서 안정적이어야 하고, 공정변화 및 온도 등의 물리 변수에 대해서도 영향이 적을 뿐만 아니라 대기전류(stand by current) 를 없애야 한다.An ideal power-on reset circuit requires that the potential of the power-on reset signal be stable with respect to the ramping time and noise of the power supply, and is less susceptible to physical variables such as process changes and temperature. by current) should be eliminated.

도 1은 일반적인 파워 온 리셋 회로의 회로도이다.1 is a circuit diagram of a general power on reset circuit.

도 1을 참조하면, 파워 온 리셋 회로는 제 1 내지 제 9 PMOS 트랜지스터(P1 내지 P9)와, 제 1 내지 제 10 NMOS 트랜지스터(N1 내지 N10)와 제 1 내지 제 6 캐패시터(C1 내지 C6) 및 제 1 내지 제 3 저항(R1 내지 R3)을 포함한다.Referring to FIG. 1, the power-on reset circuit includes first to ninth PMOS transistors P1 to P9, first to tenth NMOS transistors N1 to N10, first to sixth capacitors C1 to C6, and the like. First to third resistors R1 to R3 are included.

제 2 PMOS 트랜지스터와 제 4 NMOS 트랜지스터(N4)와, 제 3 PMOS 트랜지스터(P3)와 제 5 NMOS 트랜지스터(N5)는 각각 인버터를 구성하여, 서로 래치 회로로 구성된다.The 2nd PMOS transistor, the 4th NMOS transistor N4, the 3rd PMOS transistor P3, and the 5th NMOS transistor N5 respectively comprise an inverter, and are comprised by a latch circuit mutually.

그리고 제 5 PMOS 트랜지스터(P5)와 제 6 NMOS 트랜지스터(N6)가 인버터 기능을 갖도록 구성되고, 동일하게 인버터 기능을 갖도록 제 6 PMOS 트랜지스터(P6)와 제 7 NMOS 트랜지스터(N7), 제 7 PMOS 트랜지스터(P7)와 제 8 NMOS 트랜지스터(N8), 제 8 PMOS 트랜지스터(P8)와 제 9 NMOS 트랜지스터(N9) 그리고 제 9 PMOS 트랜지스터(P9)와 제 10 NMOS 트랜지스터(N10)가 구성된다.The fifth PMOS transistor P5 and the sixth NMOS transistor N6 are configured to have an inverter function, and the sixth PMOS transistor P6, the seventh NMOS transistor N7, and the seventh PMOS transistor have the same inverter function. P7, an eighth NMOS transistor N8, an eighth PMOS transistor P8, a ninth NMOS transistor N9, a ninth PMOS transistor P9, and a tenth NMOS transistor N10.

또한, 제 1 내지 제 3 저항(R1 내지 R3)은 램핑 속도에 따라 파워 온 리셋 신호 레벨이 영향을 받지 않도록 조절하기 위한 저항으로 조절이 가능하다.In addition, the first to third resistors R1 to R3 may be adjusted as resistors for adjusting the power-on reset signal level so as not to be affected by the ramping speed.

상기와 같은 파워 온 리셋 회로의 동작 파형은 다음과 같다.The operation waveform of the power-on reset circuit as described above is as follows.

도 2는 도1의 출력신호의 파형도이다.2 is a waveform diagram of an output signal of FIG. 1.

도 2를 참조하면, 상기 파워 온 리셋 회로에서 출력되는 파워 온 리셋 신호가 여러 가지 요인에 의해 불규칙하게 영향을 받는 것을 알 수 있다.Referring to FIG. 2, it can be seen that the power on reset signal output from the power on reset circuit is irregularly affected by various factors.

일반적으로 상기 파워 온 리셋 회로에서 고려되어야 하는 요소는 다음과 같 다. In general, the factors to be considered in the power-on reset circuit are as follows.

먼저, 외부 전원의 파워 램핑(ramping) 속도가 파워 온 리셋 신호의 출력 레벨에 영향을 주는지 여부를 판단한다. 그리고 외부의 전원이 갑자기 온 되었다가 오프 되는 경우에 동작에 영향을 받는지를 판단한다. 마지막으로 스탠바이 전류가 발생되는지를 확인한다. 상기 파워First, it is determined whether the power ramping speed of the external power source affects the output level of the power-on reset signal. Then, it is determined whether the operation is affected when the external power is suddenly turned on and then turned off. Finally, check to see if a standby current is occurring. The power

상기 도 2를 참조하면 상기 도 1의 제 1 내지 제 3 저항(R1 내지 R3)값을 변경함으로써 외부전원의 파워 램핑 속도에 따라 파워 온 리셋 신호의 출력 레벨이 영향을 받지 않도록 조절할 수 있다. 그러나 이를 위해서는 파워 램핑 속도에 따라 저항값을 조절할 수 있는 제너레이터(generator)가 있어야 한다. 그리고 제너레이터로 인해서 파워 온 리셋 회로의 전체 크기가 커지는 문제가 발생된다.Referring to FIG. 2, by changing the values of the first to third resistors R1 to R3 of FIG. 1, the output level of the power-on reset signal may not be affected by the power ramping speed of the external power source. However, this requires a generator that can adjust the resistance value according to the power ramping speed. The generator causes a problem that the overall size of the power-on reset circuit increases.

또한, 외부 전원이 갑자기 변동되는 경우 이에 대한 영향을 없애야 하는데, 상기 도 1의 파워 온 리셋 회로는 래치 구조를 이용하고 있기 때문에 이를 해결하지 못하는 문제가 있다. 즉 래치 구조는 한번 값이 정해지면, 정해진 값을 유지하고 있게 된다. 따라서 외부의 전원이 순간적으로 파워 오프 되었다가 다시 온 되었을 때 그 값의 변화를 빨리 캐치하지 못하는 단점이 있게 된다. 이를 해결하기 위해서 래치에 캐패시터를 달지만, 노이즈나 외부 파워 변화에 빨리 대처를 못하는 것은 마찬가지이다.In addition, if the external power supply suddenly fluctuates, the effect thereof should be eliminated. Since the power-on reset circuit of FIG. 1 uses a latch structure, this problem cannot be solved. In other words, the latch structure maintains the fixed value once the value is determined. Therefore, when the external power is momentarily turned off and then on again, there is a disadvantage in that the change of the value cannot be quickly caught. In order to solve this problem, a capacitor is attached to the latch, but it is the same that it does not respond quickly to noise or external power change.

따라서 본 발명이 이루고자 하는 기술적 과제는 파워 램핑 속도에 따라 파워 리셋 신호 레벨이 영향을 받지 않고, 외부전원의 변화에 빠르게 대응할 수 있는 파워 온 리셋 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a power-on reset circuit that can quickly respond to changes in an external power source without being affected by the power reset signal level according to the power ramping speed.

본 발명의 특징에 따른 파워 온 리셋 회로는,Power on reset circuit according to a feature of the invention,

전원 전압이 인가되면, 일정한 제 1 전압 레벨의 신호를 출력하는 래치 회로; 상기 래치회로의 출력 신호를 출력하는 출력부; 상기 전원전압의 램핑 업(ramping up) 되는 속도에 따라, 상기 래치 회로의 출력 전압을 제 1 전압 레벨에서 제 2 전압 레벨로 반전시키는 램핑 트리밍부; 및 상기 전원 전압이 순간적으로 오프 되었다가 온 되었을 때, 상기 래치의 출력을 상기 제 1 전압 레벨 신호로 초기화하는 외부전원 감지부를 포함한다.A latch circuit for outputting a signal of a constant first voltage level when a power supply voltage is applied; An output unit for outputting an output signal of the latch circuit; A ramping trimming unit for inverting an output voltage of the latch circuit from a first voltage level to a second voltage level according to a ramping-up speed of the power supply voltage; And an external power detector configured to initialize the output of the latch to the first voltage level signal when the power supply voltage is momentarily turned off and on.

상기 램핑 트리밍부는, 상기 전원전압에 의해 충전과 방전을 수행하는 캐패시터와; 상기 캐패시터에 충전되는 충전전압을 방전시키는 저항; 상기 래치의 제 1 노드와 접지전압 사이에 연결되어 상기 캐패시터의 충전전압의 전압 레벨에 따라 턴온 또는 턴오프 되는 스위칭 소자; 및 상기 스위칭 소자와 접지 전압 사이에 연결되어 상기 스위칭 소자의 턴온 또는 턴오프 동작을 제어하는 제어수단을 포함한다.The ramping trimming unit may include a capacitor configured to perform charging and discharging based on the power supply voltage; A resistor for discharging a charging voltage charged in the capacitor; A switching element connected between a first node of the latch and a ground voltage and turned on or off according to a voltage level of a charging voltage of the capacitor; And control means connected between the switching element and the ground voltage to control a turn-on or turn-off operation of the switching element.

상기 제어수단은 양의 문턱전압을 갖는 다이오드인 것을 특징으로 한다.The control means is a diode having a positive threshold voltage.

상기 외부 전원 감지부는, 상기 래치의 출력 노드인 제 2 노드와 접지 전압 사이에 직렬 연결되는 제 1 및 제 2 스위치 소자를 포함하고, 상기 제 1 스위치 소자는 상기 전원 전압에 의해 턴온 또는 턴오프 되고, 상기 제 2 스위치 소자는 상기 래치의 제 2 노드의 전압 레벨에 의해 턴온 또는 턴오프 되는 것을 특징으로 한다.The external power detector includes first and second switch elements connected in series between a second node, which is an output node of the latch, and a ground voltage, wherein the first switch element is turned on or off by the power voltage. The second switch element is turned on or off by the voltage level of the second node of the latch.

상기 제 1 및 제 2 스위치 소자는 각각 트랜지스터로 구성되는 것을 특징으로 한다.The first and second switch elements are each composed of a transistor.

상기 출력부는, 상기 래치의 출력 신호를 반전하여 출력하는 반전 수단을 포함하는 것을 특징으로 한다.The output unit may include inverting means for inverting and outputting an output signal of the latch.

상기 래치의 출력 신호의 전압 레벨에 의해 턴온 또는 턴오프 되어 상기 램핑 트리밍부로 전원전압을 제공하는 스위칭 소자를 포함하는 것을 특징으로 한다.And a switching device that is turned on or off by the voltage level of the output signal of the latch and provides a power supply voltage to the ramping trimming unit.

이상에서 설명한 바와 같이, 본 발명에 따른 파워 온 리셋 회로는 별도의 제너레이터를 구성하지 않고도 외부 전원의 램핑 속도에 따른 파워 온 리셋 회로의 출력 레벨이 영향을 받지 않으며, 외부전원의 변경에 빠르게 대응할 수 있다.As described above, the power-on reset circuit according to the present invention does not affect the output level of the power-on reset circuit according to the ramping speed of the external power source without configuring a separate generator, and can quickly respond to the change of the external power source. have.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 3은 본 발명의 실시 예에 따른 파워 온 리셋 회로의 회로도이다.3 is a circuit diagram of a power-on reset circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시 예에 따른 파워 온 리셋 회로는 제 1 내지 제 8 PMOS 트랜지스터(MP1 내지 MP8)와, 제 1 내지 제 11 NMOS 트랜지스터(MN1 내지 MN11)와, 제 1 내지 제 3 캐패시터(C10 내지 C30) 및 제 1 저항(R10)을 포함하고, 각각의 소자가 연결되어 트리밍부(310)와, 트리밍 조절부(320)와, 래치부(330)와, 외부전원 감지부(340) 및 반전지연부(350)를 구성한다. 또한 상기 트리밍부(310)와 트리밍 조절부(320)는 램핑 트리밍부로서 하나의 기능으로 구성하는 것도 가능하다.Referring to FIG. 3, a power-on reset circuit according to an embodiment of the present invention may include first to eighth PMOS transistors MP1 to MP8, first to eleventh NMOS transistors MN1 to MN11, and first to eighth embodiments. Three capacitors (C10 to C30) and the first resistor (R10), each element is connected to the trimming unit 310, the trimming control unit 320, the latch unit 330, the external power detection unit 340 and the reverse delay unit 350. In addition, the trimming unit 310 and the trimming control unit 320 may be configured as one function as a ramping trimming unit.

제 1 PMOS 트랜지스터(MP1)는 노드(K1)와 노드(K2) 사이에 연결된다. 상기 노드(K1)는 전원전압(Vdd)의 입력 노드와 연결된다. 또한 제 1 PMOS 트랜지스터(MP1)의 게이트는 노드(K9)에 연결된다.The first PMOS transistor MP1 is connected between the node K1 and the node K2. The node K1 is connected to the input node of the power supply voltage Vdd. In addition, the gate of the first PMOS transistor MP1 is connected to the node K9.

제 1 저항(R10)은 노드(K2)와 노드(K3)에 연결되며, 상기 제 2 저항(R10)과 병렬로 제 2 캐패시터(C20)가 노드(K2)와 노드(K3) 사이에 연결된다. 노드(K3)는 접지전압에 연결되는 노드이다. 그리고 제 1 NMOS 트랜지스터(MN1)는 노드(K4)와 노드(K11) 사이에 연결되고, 상기 제 1 NMOS 트랜지스터(MN1)의 게이트는 노드(K2)에 연결된다.The first resistor R10 is connected to the node K2 and the node K3, and the second capacitor C20 is connected between the node K2 and the node K3 in parallel with the second resistor R10. . Node K3 is a node connected to the ground voltage. The first NMOS transistor MN1 is connected between the node K4 and the node K11, and the gate of the first NMOS transistor MN1 is connected to the node K2.

상기 제 1 저항(R10)과 제 2 캐패시터(C20), 그리고 제 1 NMOS 트랜지스터(MN1)는 램핑 시간에 따라 파워 온 리셋 신호의 레벨이 일정하게 되도록 조절하는 트리밍 역할을 수행하는 트리밍부(310)를 구성한다.The first resistor R10, the second capacitor C20, and the first NMOS transistor MN1 trim the 310 to adjust the level of the power-on reset signal to be constant according to a ramping time. Configure

제 2 NMOS 트랜지스터(MN2)는 노드(K11)와 노드(K3) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트가 노드(K11)에 연결되어 다이오드로 구성되어 상기 트리밍부(310)를 제어하는 트리밍 제어부(320)의 역할을 한다.The second NMOS transistor MN2 is connected between the node K11 and the node K3, and the gate of the second NMOS transistor N2 is connected to the node K11 to form a diode to connect the trimming part 310. It serves as a trimming control unit 320 for controlling.

제 2 PMOS 트랜지스터(MP2)는 노드(K1)와 노드(K4) 사이에 연결되고, 제 2 PMOS 트랜지스터(MP2)의 게이트는 노드(K5)에 연결된다. 또한 제 3 NMOS 트랜지스터(MN3)는 노드(K4)와 노드(K3) 사이에 연결되고, 제 3 NMOS 트랜지스터(MN3)의 게이트는 노드(K5)에 연결된다. 상기 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)는 인버터의 구조를 갖는다. The second PMOS transistor MP2 is connected between the node K1 and the node K4, and the gate of the second PMOS transistor MP2 is connected to the node K5. In addition, the third NMOS transistor MN3 is connected between the node K4 and the node K3, and the gate of the third NMOS transistor MN3 is connected to the node K5. The second PMOS transistor MP2 and the third NMOS transistor MN3 have a structure of an inverter.

제 3 캐패시터(C30)는 노드(K5)와 노드(K3) 사이에 연결되고, 제 1 캐패시터(C10)는 노드(K1)와 노드(K4) 사이에 연결된다.The third capacitor C30 is connected between the node K5 and the node K3, and the first capacitor C10 is connected between the node K1 and the node K4.

그리고 제 3 PMOS 트랜지스터(MP3)는 노드(K1)와 노드(K5) 사이에 연결되고, 제 3 PMOS 트랜지스터(MP3)의 게이트는 노드(K4)에 연결된다. 제 4 NMOS 트랜지스터(MN4)는 노드(K5)와 노드(K3) 사이에 연결되고 제 4 NMOS 트랜지스터(MN4)의 게이트는 노드(K4)에 연결된다. 상기 제 3 PMOS 트랜지스터(MP3)와 제 4 NMOS 트랜지스터(MN4)는 인버터의 구조를 갖고, 상기 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)가 구성하는 인버터와 함께 래치회로로 연결되어 래치부(330)를 구성한다.The third PMOS transistor MP3 is connected between the node K1 and the node K5, and the gate of the third PMOS transistor MP3 is connected to the node K4. The fourth NMOS transistor MN4 is connected between the node K5 and the node K3, and the gate of the fourth NMOS transistor MN4 is connected to the node K4. The third PMOS transistor MP3 and the fourth NMOS transistor MN4 have an inverter structure, and are connected to a latch circuit together with an inverter configured by the second PMOS transistor MP2 and the third NMOS transistor MN3. The latch unit 330 is configured.

제 5 NMOS 트랜지스터(MN5)와 제 6 NMOS 트랜지스터(MN6)는 노드(K5)와 노드(K3) 사이에 직렬로 연결되며, 제 5 NMOS 트랜지스터(MN5)의 게이트에는 전원전압(Vdd)을 연결하여, 전원이 입력되면 턴 온 상태를 유지할 수 있게 한다. 그리고 제 6 NMOS 트랜지스터(MN6)의 게이트는 노드(K4)에 연결된다. 상기 제 5 및 제 6 NMOS 트랜지스터(MN5, MN6)는 외부전원이 변경되는 것을 빠르게 감지하여 대응할 수 있도록 하는 외부전원 감지부(340)의 기능을 수행한다.The fifth NMOS transistor MN5 and the sixth NMOS transistor MN6 are connected in series between the node K5 and the node K3, and a power supply voltage Vdd is connected to a gate of the fifth NMOS transistor MN5. When the power is turned on, it can be turned on. The gate of the sixth NMOS transistor MN6 is connected to the node K4. The fifth and sixth NMOS transistors MN5 and MN6 perform a function of the external power detector 340 to quickly detect and respond to a change in external power.

제 4 PMOS 트랜지스터(MP4)는 노드(K1)와 노드(K6) 사이에 연결되고, 제 4 PMOS 트랜지스터(MP4)의 게이트는 노드(K5) 사이에 연결된다. 제 7 NMOS 트랜지스터(MN7)는 노드(K6)와 노드(K3) 사이에 연결되고, 제 7 NMOS 트랜지스터(MN7)의 게이트는 노드(K5)에 연결된다. 제 4 PMOS 트랜지스터(MP4)와 제 7 NMOS 트랜지스터(MN7)는 인버터의 구조로 연결된다.The fourth PMOS transistor MP4 is connected between the node K1 and the node K6, and the gate of the fourth PMOS transistor MP4 is connected between the node K5. The seventh NMOS transistor MN7 is connected between the node K6 and the node K3, and the gate of the seventh NMOS transistor MN7 is connected to the node K5. The fourth PMOS transistor MP4 and the seventh NMOS transistor MN7 are connected in the structure of an inverter.

제 5 PMOS　트랜지스터(MP5)와 제 8 NMOS 트랜지스터(MN8)는 노드(K6)와 노드(K7) 사이에 인버터 구조로 연결된다. 제 6 PMOS 트랜지스터(MP6)와 제 9 NMOS 트랜지스터(MN9)는 노드(K7)와 노드(K8) 사이에 인버터 구조로 연결된다. 그리고 제 7 PMOS 트랜지스터(MP7)와 제 10 NMOS 트랜지스터(MN10)는 노드(K8)와 노드(K9) 사이에 인버터 구조로 연결되고, 제 8 PMOS 트랜지스터(MP8)와 제 11 NMOS 트랜지스터(MN11)는 노드(K9)와 노드(K10) 사이에 인버터 구조로 연결된다. 상기 노드(K10)는 파워 온 리셋 신호를 출력하는 출력노드이다.The fifth PMOS transistors MP5 and the eighth NMOS transistor MN8 are connected in an inverter structure between the node K6 and the node K7. The sixth PMOS transistor MP6 and the ninth NMOS transistor MN9 are connected in an inverter structure between the node K7 and the node K8. The seventh PMOS transistor MP7 and the tenth NMOS transistor MN10 are connected in an inverter structure between the node K8 and the node K9, and the eighth PMOS transistor MP8 and the eleventh NMOS transistor MN11 are connected to each other. An inverter structure is connected between the node K9 and the node K10. The node K10 is an output node for outputting a power on reset signal.

다음은 상기 도 3의 파워 온 리셋 회로의 동작에 따른 출력 신호는 다음과 같다.Next, an output signal according to the operation of the power-on reset circuit of FIG. 3 is as follows.

도 4는 도3의 출력신호 파형도이다.4 is a waveform diagram of an output signal of FIG. 3.

상기 도 3 및 도 4를 참조하여 파워 온 리셋 회로의 동작을 설명하면 다음과 같다.The operation of the power-on reset circuit will now be described with reference to FIGS. 3 and 4.

먼저 외부의 전원(Vdd)이 온 되면, 노드(K5)는 로우 레벨이 되고, 노드(K4)는 하이 레벨이 된다. 상기 노드(K5)가 로우 레벨이므로 노드(K9)는 로우 레벨이 된다.First, when the external power supply Vdd is turned on, the node K5 is at a low level, and the node K4 is at a high level. Since node K5 is at a low level, node K9 is at a low level.

노드(K9)가 로우 레벨이면, 제 1 PMOS 트랜지스터(MP1)가 턴 온 된다. 따라서 전원전압(Vdd)이 노드(K2)를 통해 제 2 캐패시터(C20)에 충전된다. 이때 제 2 캐패시터(C20)가 충전되는 동안 노드(K10)는 노드(K5)의 로우 레벨에 따라 하이 레벨 신호가 출력된다. When the node K9 is at the low level, the first PMOS transistor MP1 is turned on. Therefore, the power supply voltage Vdd is charged to the second capacitor C20 through the node K2. At this time, while the second capacitor C20 is being charged, the node K10 outputs a high level signal according to the low level of the node K5.

제 2 캐패시터가 서서히 충전되면 노드(K2)의 전압 레벨도 서서히 올라간다. 노드(K2)의 전압 레벨이 제 1 NMOS 트랜지스터(MN1)와, 제 2 NMOS 트랜지스터(MN2)가 턴 온 될 수 있는 수준까지 올라가서 제 1 NMOS 트랜지스터(MN1)와 제 2 NMOS 트랜지스터(MN2)가 턴 온 되어 노드(K4)가 로우 레벨이 된다. When the second capacitor is gradually charged, the voltage level of the node K2 also gradually increases. The voltage level of the node K2 rises to a level at which the first NMOS transistor MN1 and the second NMOS transistor MN2 can be turned on so that the first NMOS transistor MN1 and the second NMOS transistor MN2 are turned on. On, node K4 is at a low level.

노드(K4)가 로우 레벨이 되면, 제 3 PMOS 트랜지스터(MP3)가 턴 온 되므로 노드(K5)는 하이 레벨이 된다. 상기 노드(K5)가 하이 레벨이 되면, 노드(K9)도 하이 레벨이 된다. 노드(K9)가 하이 레벨이 되면, 제 1 PMOS 트랜지스터(MP1)를 턴오프 시킨다. 그리고 노드(K10)를 통해서 로우 레벨 신호가 출력된다.When the node K4 is at the low level, the third PMOS transistor MP3 is turned on so that the node K5 is at the high level. When the node K5 is at a high level, the node K9 is also at a high level. When the node K9 becomes high, the first PMOS transistor MP1 is turned off. The low level signal is output through the node K10.

상기 제 1 PMOS 트랜지스터(MP1)가 턴오프 되면, 제 2 캐패시터(C20)에 충전된 전압은 제 1 저항(R10)을 통해 빠져나가기 시작한다. 이에 따라 노드(K2)는 로우 레벨로 변경되어 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)가 턴오프 되면, 이후의 래치부(330)의 데이터 상태는 계속하여 유지된다. 따라서 노드(K10)를 통해 출력되는 파워 온 리셋 신호는 제 2 캐패시터(C20)가 충전되어 노드(K4)가 로우 레벨 로 변경되기까지 일정시간동안 하이 레벨 신호를 출력하였다가, 이후에는 계속하여 로우 레벨 신호를 출력한다.When the first PMOS transistor MP1 is turned off, the voltage charged in the second capacitor C20 begins to escape through the first resistor R10. Accordingly, when the node K2 is changed to the low level and the first and second NMOS transistors MN1 and MN2 are turned off, the data state of the subsequent latch unit 330 is continuously maintained. Therefore, the power-on reset signal output through the node K10 outputs a high level signal for a predetermined time until the second capacitor C20 is charged and the node K4 is changed to a low level, and then continuously low. Output the level signal.

상기 노드(K10)를 통해 출력되는 신호가 파워 온 리셋 신호이다. 일반적으로 파워 온 리셋 신호는 전원이 입력될 때, 일정시간 하이 레벨을 유지하였다가, 이후로 로우 레벨로 변경되어 파워가 오프 될 때까지 이 상태를 유지한다. The signal output through the node K10 is a power on reset signal. In general, the power-on reset signal maintains a high level for a certain time when power is input, and then changes to a low level until the power is turned off.

만약 반도체 장치에 상기 파워 온 리셋 회로가 쓰인다면, 상기 반도체 장치는 일정시간 하이 레벨로 이었다가 로우 레벨로 변경되는 것을 감지하고, 내부의 각 회로의 동작을 초기화하여 구동하기 시작한다.If the power-on reset circuit is used in the semiconductor device, the semiconductor device detects the high level and then the low level change for a predetermined time, and initializes and starts the operation of each circuit therein.

따라서 외부 전원(Vdd)이 순간적으로 오프 되었다가 온 된다면, 상기 반도체 장치도 전원이 오프 되었다가 온 되는 것이므로, 다시 파워 온 리셋 신호에 의한 초기화 동작을 해야만 한다. Therefore, when the external power source Vdd is turned off and on momentarily, the semiconductor device is also turned off and on, and thus the initialization operation must be performed again by the power on reset signal.

상기한 이유로, 외부전원(Vdd)이 순간적으로 오프 되었다가 온 되는 경우, 파워 온 리셋 회로는 파워 온 리셋 신호를 외부전원이 오프 되었다가 온 되는 시점에서 일정시간 하이 레벨로 출력하였다가 다시 로우 레벨로 출력해야 한다.For the above reason, when the external power source Vdd is momentarily turned off and on, the power-on reset circuit outputs a power-on reset signal to a high level for a predetermined time when the external power source is turned off and on, and then goes back to a low level. Should be printed as

이를 위해, 상기 파워 온 리셋 회로는 외부전원(Vdd)이 오프 되었다가 턴 온 되는 것과 동시에, 제 5 NMOS 트랜지스터(MN5)가 턴오프 되었다가 턴 온 된다. 또한 노드(K4)는 제 2 캐패시터(C20)가 충전됨에 따라 로우 레벨에서 하이 레벨로 변경되고 있어서 제 6 NMOS 트랜지스터(MN9)가 턴 온 된다. 이에 따라 노드(K5)가 노드(K3)에 연결되어 로우 레벨로 변경된다. 따라서 노드(K10)를 통해 출력되는 파워 온 리셋 신호는 하이 레벨로 변경된다.To this end, the power-on reset circuit is turned off and turned on at the same time as the external power source Vdd is turned off, and then turned on and turned on by the fifth NMOS transistor MN5. In addition, the node K4 is changed from a low level to a high level as the second capacitor C20 is charged, so that the sixth NMOS transistor MN9 is turned on. Accordingly, the node K5 is connected to the node K3 and changed to the low level. Therefore, the power-on reset signal output through the node K10 is changed to the high level.

그리고 앞서 설명한 바와 같이, 파워 온 리셋 회로는 일정 시간 후에 다시 로우 레벨의 출력 신호를 생성하게 되므로, 상기 반도체 장치는 이를 감지하고 초기화 동작을 수행할 수 있다.As described above, the power-on reset circuit generates a low level output signal again after a predetermined time, so that the semiconductor device may detect this and perform an initialization operation.

또한, 상기 제 2 캐패시터(C20)가 충전되는 시간에 따라 파워 온 리셋 회로의 출력 레벨이 영향을 받지 않도록 제 2 NMOS 트랜지스터(MN2)가 다이오드 역할을 수행하도록 한다. 즉, 제 2 NMOS 트랜지스터(MN2)로 인해 발생되는 문턱전압의 증가로 인해 안정적으로 파워 온 리셋 신호의 출력 레벨을 확보할 수 있다. 이는 도 4의 출력 파형을 통해 확인할 수 있다.In addition, the second NMOS transistor MN2 acts as a diode so that the output level of the power-on reset circuit is not affected by the time when the second capacitor C20 is charged. That is, due to the increase in the threshold voltage generated by the second NMOS transistor MN2, the output level of the power-on reset signal can be secured. This can be confirmed through the output waveform of FIG. 4.

도 4를 참조하면, 신호(S1)는 외부 전원(Vdd)을 나타내고, 신호(S2)는 노드(K10)의 파워 온 리셋 신호를 나타내고, 신호(S3)는 노드(K2)의 신호이며, 신호(S4)는 노드(K4)의 신호 레벨이다.Referring to FIG. 4, signal S1 represents an external power supply Vdd, signal S2 represents a power-on reset signal of node K10, signal S3 is a signal of node K2, and a signal. S4 is the signal level of the node K4.

도 4의 영역 A와 같이 도 3의 파워 온 리셋 회로는 그라운드 홀드 시간(Ground Hold Time)이 최소화되어 있는 것을 확인할 수 있다.As in the region A of FIG. 4, the power on reset circuit of FIG. 3 may determine that the ground hold time is minimized.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 일반적인 파워 온 리셋 회로의 회로도이다.1 is a circuit diagram of a general power on reset circuit.

도 2는 도1의 출력신호의 파형도이다.2 is a waveform diagram of an output signal of FIG. 1.

도 3은 본 발명의 실시 예에 따른 파워 온 리셋 회로의 회로도이다.3 is a circuit diagram of a power-on reset circuit according to an embodiment of the present invention.

도 4는 도3의 출력신호 파형도이다.4 is a waveform diagram of an output signal of FIG. 3.

Claims (7)

전원 전압이 인가되면, 일정한 제 1 전압 레벨의 신호를 출력하는 래치 회로;A latch circuit for outputting a signal of a constant first voltage level when a power supply voltage is applied; 상기 래치회로의 출력 신호를 출력하는 출력부;An output unit for outputting an output signal of the latch circuit; 상기 전원전압의 램핑 업(ramping up) 되는 속도에 따라, 상기 래치 회로의 출력 전압을 제 1 전압 레벨에서 제 2 전압 레벨로 반전시키는 램핑 트리밍부; 및A ramping trimming unit for inverting an output voltage of the latch circuit from a first voltage level to a second voltage level according to a ramping-up speed of the power supply voltage; And 상기 전원 전압이 순간적으로 오프 되었다가 온 되었을 때, 상기 래치의 출력을 상기 제 1 전압 레벨 신호로 초기화하는 외부전원 감지부An external power detector configured to initialize the output of the latch to the first voltage level signal when the power supply voltage is momentarily turned off and then on 를 포함하는 파워 온 리셋 회로;A power on reset circuit comprising a; 제 1항에 있어서,The method of claim 1, 상기 제 1항에 있어서,According to claim 1, 상기 램핑 트리밍부는,The ramping trimming unit, 상기 전원전압에 의해 충전과 방전을 수행하는 캐패시터와;A capacitor which performs charging and discharging by the power supply voltage; 상기 캐패시터에 충전되는 충전전압을 방전시키는 저항; A resistor for discharging a charging voltage charged in the capacitor; 상기 래치의 제 1 노드와 접지전압 사이에 연결되어 상기 캐패시터의 충전전압의 전압 레벨에 따라 턴온 또는 턴오프 되는 스위칭 소자; 및A switching element connected between a first node of the latch and a ground voltage and turned on or off according to a voltage level of a charging voltage of the capacitor; And 상기 스위칭 소자와 접지 전압 사이에 연결되어 상기 스위칭 소자의 턴온 또는 턴오프 동작을 제어하는 제어수단;Control means connected between the switching element and a ground voltage to control a turn-on or turn-off operation of the switching element; 를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.Power-on reset circuit comprising a. 제 2항에 있어서,The method of claim 2, 상기 제어수단은 양의 문턱전압을 갖는 다이오드인 것을 특징으로 하는 파워 온 리셋 회로.And the control means is a diode having a positive threshold voltage. 제 1항에 있어서,The method of claim 1, 상기 외부 전원 감지부는,The external power detector, 상기 래치의 출력 노드인 제 2 노드와 접지 전압 사이에 직렬 연결되는 제 1 및 제 2 스위치 소자를 포함하고,First and second switch elements connected in series between a second node, which is an output node of the latch, and a ground voltage, 상기 제 1 스위치 소자는 상기 전원 전압에 의해 턴온 또는 턴오프 되고, 상기 제 2 스위치 소자는 상기 래치의 제 2 노드의 전압 레벨에 의해 턴온 또는 턴오프 되는 것을 특징으로 하는 파워 온 리셋 회로.And the first switch element is turned on or off by the power supply voltage, and the second switch element is turned on or off by the voltage level of the second node of the latch. 제 4항에 있어서,The method of claim 4, wherein 상기 제 1 및 제 2 스위치 소자는 각각 트랜지스터로 구성되는 것을 특징으로 하는 파워 온 리셋 회로.And the first and second switch elements are each comprised of transistors. 제 1항에 있어서,The method of claim 1, 상기 출력부는,The output unit, 상기 래치의 출력 신호를 반전하여 출력하는 반전 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.And inverting means for inverting and outputting the output signal of the latch. 제 1항에 있어서,The method of claim 1, 상기 래치의 출력 신호의 전압 레벨에 의해 턴온 또는 턴오프 되어 상기 램핑 트리밍부로 전원전압을 제공하는 스위칭 소자를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.And a switching element that is turned on or off by the voltage level of the output signal of the latch and provides a power supply voltage to the ramping trimming unit.
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EP3709512A1 (en) * 2019-03-12 2020-09-16 NXP USA, Inc. Power on reset latch circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105824381A (en) * 2015-01-07 2016-08-03 中兴通讯股份有限公司 Single board power down restart adjustment method, apparatus and system
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