KR20090050358A

KR20090050358A - A shift register

Info

Publication number: KR20090050358A
Application number: KR1020070116744A
Authority: KR
Inventors: 김범식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-11-15
Filing date: 2007-11-15
Publication date: 2009-05-20
Also published as: KR101451575B1

Abstract

본 발명은 누설전류를 방지하여 구동능력을 향상시킬 수 있는 쉬프트 레지스터에 관한 것으로, 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어하며, 비출력기간에 외부로부터의 제 1 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 캐리펄스 출력부; 및, 상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 제 1 방전용 전압과 다른 크기를 갖는 외부로부터의 제 2 방전용 전압을 상기 게이트 라인에 공급하는 스캔펄스 출력부를 포함함을 그 특징으로 한다.The present invention relates to a shift register capable of preventing leakage current and improving driving capability. The shift register includes a plurality of stages that sequentially generate an output, wherein each stage outputs a carry pulse in an output period. A carry pulse output unit which controls the operation of the next stage stage and the front stage, and supplies the first discharge voltage from the outside to the next stage stage and the front stage in a non-output period; And a scan pulse for driving a gate line by outputting a scan pulse in the output period, and supplying a second discharge voltage from the outside having a magnitude different from the first discharge voltage to the gate line in the non-output period. And an output unit.

액정표시장치, 쉬프트 레지스터, 풀업 스위칭소자, 스캔펄스 출력부, 캐리펄스 출력부, 스캔펄스, 캐리펄스 LCD, shift register, pull-up switching element, scan pulse output unit, carry pulse output unit, scan pulse, carry pulse

Description

쉬프트 레지스터{A shift register}A shift register

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 누설전류를 방지하여 구동능력을 향상시킬 수 있는 쉬프트 레지스터에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register of a liquid crystal display device, and more particularly, to a shift register that can improve driving capability by preventing leakage current.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line, so that the data signal of the data line is charged to the pixel voltage.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, and a liquid crystal display device. It is provided with a power supply for supplying a variety of driving voltages used in.

상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. Here, the gate driver includes a shift register to sequentially output the scan pulses as described above.

도 1은 종래의 쉬프트 레지스터를 개략적으로 나타낸 도면이다.1 is a view schematically showing a conventional shift register.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 차례로 스캔신호를 출력하는 다수의 스테이지들을 포함한다.The conventional shift register includes a plurality of stages that sequentially output a scan signal, as shown in FIG.

각 스테이지(101, 102, 103)는 상기 스캔신호를 출력하기 위한 풀업 스위칭소자를 포함한다. 즉, 상기 풀업 스위칭소자는 턴-온되어 외부로부터 입력되는 클럭펄스를 스캔펄스(Vout1 내지 Vout3)로서 출력한다. 종래와 같은 경우 방전용 전압을 한 종류를 사용하기 때문에, 스테이지의 세트 노드가 방전된 상태(디스에이블 상태)에서 풀업 스위칭소자의 누설 전류가 클 수 밖에 없다. 즉, 상기 풀업 스위칭소자의 게이트단자는 상기 세트 노드에 접속되어 있으며, 소스단자는 방전용 전압을 전송하는 방전용전원라인에 접속되어 있는데, 상기 디스에이블 상태에서는 상기 세트 노드가 상기 방전용 전압에 의해 방전된 상태이므로 결국 상기 풀업 스위칭소 자의 게이트단자와 소스단자는 동일한 전압(방전용 전압)으로 유지된다. 이에 따라, 상기 디스에이블 상태에서 상기 풀업 스위칭소자의 게이트-소스단자간 전압은 거의 0으로 유지된다. 이에 따라, 상기 풀업 스위칭소자는 완전히 턴-오프되지 못하고 많은 누설전류를 발생시키게 된다. 다시말하여, 상기 풀업 스위칭소자가 NMOS 트랜지스터라면 상기 풀업 스위칭소자의 게이트-소스단자간 전압이 0보다 작은 부극성 전압으로 유지되도록 하고, 반대로 상기 풀업 스위칭소자가 PMOS 트랜지스터라면 상기 게이트-소스단자간 전압이 0보다 큰 정극성 전압으로 유지되도록 하여야만 상기 풀업 스위칭소자가 완전히 턴-오프 상태로 된다. 그러나, 종래에는 상기 풀업 스위칭소자의 게이트-소스단자간 전압이 거의 0으로 유지되기 때문에 상기 풀업 스위칭소자가 NMOS 트랜지스터이건 PMOS 트랜지스터이건 이의 누설전류가 클 수 밖에 없었다. 이러한 누설전류는 스테이지가 인에이블 상태일 때 이로부터 출력되는 스캔펄스의 하이상태에서의 전압값을 떨어뜨리게 되어 쉬프트 레지스터의 구동능력을 저감시키게 되고, 이는 결국 화상을 표시하는 표시장치에서의 화질 불량을 야기한다.Each stage 101, 102, 103 includes a pull-up switching element for outputting the scan signal. That is, the pull-up switching device is turned on and outputs clock pulses input from the outside as scan pulses Vout1 to Vout3. In the conventional case, since one type of discharge voltage is used, the leakage current of the pull-up switching element is large when the set node of the stage is discharged (disabled state). That is, a gate terminal of the pull-up switching element is connected to the set node, and a source terminal is connected to a discharge power supply line for transmitting a discharge voltage. In the disable state, the set node is connected to the discharge voltage. As a result, the gate terminal and the source terminal of the pull-up switching element are maintained at the same voltage (discharge voltage). Accordingly, the voltage between the gate and source terminals of the pull-up switching device is maintained at about zero in the disabled state. Accordingly, the pull-up switching device does not turn off completely but generates a large leakage current. In other words, if the pull-up switching device is an NMOS transistor, the voltage between the gate-source terminal of the pull-up switching device is maintained at a negative voltage less than 0. On the contrary, if the pull-up switching device is a PMOS transistor, the gate-source terminal is Only by maintaining the voltage at a positive voltage greater than zero does the pull-up switching device turn completely off. However, in the related art, since the voltage between the gate-source terminal of the pull-up switching device is maintained at almost zero, whether the pull-up switching device is an NMOS transistor or a PMOS transistor, its leakage current is large. This leakage current lowers the voltage value at the high state of the scan pulse outputted from the stage when the stage is enabled, thereby reducing the driving capability of the shift register, which results in poor image quality in a display device displaying an image. Cause.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지에 두 종류의 방전용 전압을 공급하고, 또한 출력부를 캐리펄스 출력부와 스캔펄스 출력부로 나누어 상대적으로 작은 부하에 접속된 캐리펄스 출력부에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용 전압을 제공하고, 상대적으로 큰 부하에 접속된 스캔펄스 출력부에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용 전압을 제공함으로써 누설전류를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and the two types of discharge voltage is supplied to each stage, and the output unit is divided into a carry pulse output unit and a scan pulse output unit and connected to a relatively small load. The output unit is provided with a small size pull-up switching element and a first discharge voltage, and the scan pulse output unit connected to a relatively large load is provided with a large size pull-up switching element and a second discharge voltage to prevent leakage current. The goal is to provide a shift register that can do that.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어하며, 비출력기간에 외부로부터의 제 1 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 캐리펄스 출력부; 및, 상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 제 1 방전용 전압과 다른 크기를 갖는 외부로부터의 제 2 방전용 전압을 상기 게이트 라인에 공급하는 스캔펄스 출력부를 포함함을 그 특징으로 한다.A shift register according to the present invention for achieving the above object, in the shift register including a plurality of stages for generating an output in turn, each stage, the output of the carry pulse in the output period of the next stage and the front end A carry pulse output unit which controls the operation of the stage and supplies the first discharge voltage from the outside to the next stage and the front stage in a non-output period; And a scan pulse for driving a gate line by outputting a scan pulse in the output period, and supplying a second discharge voltage from the outside having a magnitude different from the first discharge voltage to the gate line in the non-output period. And an output unit.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.The shift register according to the present invention has the following effects.

첫째, 각 스테이지는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지의 스위칭소자들의 수를 줄일 수 있다.First, since each stage needs only switching elements for controlling one AC voltage, it is possible to reduce the number of switching elements in each stage as compared with the related art.

둘째, 두 개의 방전용 전압을 사용하여 스캔풀업 스위칭소자의 누설전류를 방지할 수 있다.Second, leakage current of the scan pull-up switching device may be prevented by using two discharge voltages.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3 은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.2 is a diagram illustrating a shift register according to an exemplary embodiment of the present invention, and FIG. 3 is a diagram illustrating a timing diagram of various signals supplied or output to each stage of FIG. 2.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 스캔출력단자(SOT)를 통해 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPn)를 출력함과 아울러, 각각의 캐리출력단자(COT)를 통해 한 프레임 기간동안 한 번의 캐리펄스(CP1 내지 CPn)를 출력한다. The shift register according to the embodiment of the present invention includes n stages ST1 to STn and one dummy stage STn + 1 as shown in FIG. 2. Here, each of the stages ST1 to STn outputs one scan pulse SP1 to SPn for one frame period through each scan output terminal SOT, and also through each carry output terminal COT. One carry pulse CP1 to CPn is output for one frame period.

하나의 스테이지로부터 출력되는 스캔펄스와 캐리펄스는 동일 위상을 갖는다. 각 스테이지(ST1 내지 STn+1)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시키고, 상기 캐리펄스를 이용하여 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.The scan pulse and the carry pulse output from one stage have the same phase. Each stage ST1 to STn + 1 drives the gate line connected to itself by using the scan pulse, and controls the operation of the stage located at the rear end and the stage located at the front end from the self using the carry pulse. .

상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내지 CPn+1)를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1) 및 제 1 캐리펄스(CP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2) 및 제 2 캐리펄스(CP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3) 및 제 3 캐리펄스(CP3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(SPn) 및 제 n 캐리펄스(CPn)를 출력한다. 그리고, 마지막으로 상기 더미 스테이지(STn+1)가 제 n+1 캐리펄스(CPn+1)를 출력한다.The stages ST1 to STn + 1 output scan pulses SP1 to SPn and carry pulses CP1 to CPn + 1 in order from the first stage ST1 to the dummy stage STn + 1. That is, the first stage ST1 outputs the first scan pulse SP1 and the first carry pulse CP1, and then the second stage ST2 outputs the second scan pulse SP2 and the second carry pulse CP2. ), And the third stage ST3 outputs the third scan pulse SP3 and the third carry pulse CP3, and then the nth stage STn receives the nth stage. The scan pulse SPn and the nth carry pulse CPn are output. Finally, the dummy stage STn + 1 outputs the n + 1th carry pulse CPn + 1.

상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 캐리펄스는 자신으로부터 전단에 위치한 스테이지에 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에 공급된다. Scan pulses output from the stages ST1 to STn except the dummy stage STn + 1 are sequentially supplied to gate lines of a liquid crystal panel (not shown) to sequentially scan the gate lines. . Then, the carpulus output from the stages is supplied to the stage positioned at the front end from the stage, or the stage positioned at the front stage and the stage positioned at the rear stage, or the stage positioned at the rear stage.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.Such a shift register may be embedded in the liquid crystal panel. That is, the liquid crystal panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and the shift register is embedded in the non-display portion.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 어느 하나, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 인가받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 제 1 및 제 2 스테이지(ST1, ST2)는 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 더 공급받는다.The entire stages ST1 to STn + 1 of the shift register configured as described above are sequentially one of the charging voltage VDD, the discharge voltage VSS, the first and second alternating voltages Vac1 and Vac2, and each other. Any one of the first to fourth clock pulses CLK1 to CLK4 having an in phase difference is applied thereto. Meanwhile, the first and second stages ST1 and ST2 of the stages ST1 to STn + 1 are further supplied with the first and second start pulses Vst1 and Vst2.

상기 충전용 전압(VDD)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들을 충전시키는데 사용되며, 제 1 방전용 전압(VSS1)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 및 캐리출력단자(COT)를 방전시키는데 사용된다. 그리고, 제 2 방전용 전압(VSS2)은 주로 각 스테이지(ST1 내지 STn+1)의 스캔출력단자(SOT)를 방전시키는데 사용된다. The charging voltage VDD is mainly used to charge the nodes of each stage ST1 to STn + 1, and the first discharge voltage VSS1 is mainly the nodes and carry of each stage ST1 to STn + 1. Used to discharge the output terminal COT. The second discharge voltage VSS2 is mainly used to discharge the scan output terminal SOT of each stage ST1 to STn + 1.

상기 충전용 전압(VDD) 및 제 2 방전용 전압(VSS2)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 제 2 방전용 전압(VSS2)은 부극성을 나타낸다. 한편, 상기 제 2 방전용 전압(VSS2)은 접지전압이 될 수 있다. 제 1 방전용 전압(VSS1)도 직류 전압으로서, 상기 제 1 방전용 전압(VSS1)은 상기 제 2 방전용 전압(VSS2)보다 더 낮은 값을 갖는다. 상기 각 클럭펄스(CLK1 내지 CLK4)의 로우상태의 전압값은 상기 제 1 방전용 전압(VSS1)의 전압값과 동일하다.The charging voltage VDD and the second discharge voltage VSS2 are both DC voltages, the charging voltage VDD represents a positive polarity, and the second discharge voltage VSS2 represents a negative polarity. Meanwhile, the second discharge voltage VSS2 may be a ground voltage. The first discharge voltage VSS1 is also a DC voltage, and the first discharge voltage VSS1 has a lower value than the second discharge voltage VSS2. The voltage value in the low state of each of the clock pulses CLK1 to CLK4 is equal to the voltage value of the first discharge voltage VSS1.

제 1 및 제 2 교류 전압(Vac1, Vac2)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 하나만을 공급받는다. 예를 들어, 기수번째 스테이지들(ST1, ST3, ST5, ...)은 상기 제 1 교류 전압(Vac1)을 공급받으며, 우수번째 스테이지들(ST2, ST4, ST6, ...)은 상기 제 2 교류 전압(Vac2)을 공급받는다. 상기 제 1 교류 전압(Vac1) 및 제 2 교류 전압(Vac2)은 모두 교류 전압으로서, 상기 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이상태에서의 전압값은 상기 충전용 전압(VDD)의 전압값과 동일 할 수도 있으며, 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우상태에서의 전압값은 상기 제 1 또는 제 2 방전용 전압(VSS1, VSS2)의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.The first and second alternating voltages Vac1 and Vac2 are signals for controlling the charging and discharging of the reset nodes among the nodes of the stages ST1 to STn + 1. Are supplied with only one of the first and second alternating voltages Vac1 and Vac2. For example, the odd stages ST1, ST3, ST5,... Are supplied with the first AC voltage Vac1, and the even stages ST2, ST4, ST6,. 2 Supply AC voltage (Vac2). The first AC voltage Vac1 and the second AC voltage Vac2 are both AC voltages, and the first AC voltage Vac1 has a phase inverted 180 degrees with respect to the second AC voltage Vac2. The voltage value in the high state of the first and second AC voltages Vac1 and Vac2 may be the same as the voltage value of the charging voltage VDD, and the first and second AC voltages Vac1 and Vac2. The voltage value in the low state may be equal to the voltage value of the first or second discharge voltages VSS1 and VSS2. The first and second alternating voltages Vac1 and Vac2 are inverted in their p-cycle periods. Where p is a natural number.

상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지(ST1 내지 STn+1)의 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내지 CPn+1)를 생성하는데 사용 되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 상기 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내지 CPn+1)를 생성하여 출력한다. 예를 들어, 제 4j+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스 및 캐리펄스를 출력하고, 제 4j+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 제 4j+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 제 4j+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스 및 캐리펄스를 출력한다. 여기서, j는 자연수를 나타낸다. The first to fourth clock pulses CLK1 to CLK4 are signals used to generate scan pulses SP1 to SPn and carry pulses CP1 to CPn + 1 of each stage ST1 to STn + 1. The stages ST1 to STn + 1 receive one of the first to fourth clock pulses CLK1 to CLK4 to generate the scan pulses SP1 to SPn and the carry pulses CP1 to CPn + 1. Output For example, the 4j + 1 stage outputs the scan pulse and the carry pulse using the first clock pulse CLK1, and the 4j + 2 stage uses the second clock pulse CLK2 and the scan pulse and the carry pulse. The fourth j + 3 stage outputs the scan pulse and the carry pulse using the third clock pulse CLK3, and the fourth j + 4 stage outputs the scan pulse and the carry pulse using the fourth clock pulse CLK4. Outputs Where j represents a natural number.

본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다. In the present invention, an example of using four types of clock pulses having different phase differences is shown, but any number of clock pulses can be used.

상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.The first to fourth clock pulses CLK1 to CLK4 are output with phase differences from each other. The second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is output by one pulse width than the second clock pulse CLK2. Phase delayed output, the fourth clock pulse (CLK4) is phase-delayed output by one pulse width than the third clock pulse (CLK3), the first clock pulse (CLK1) is the fourth clock pulse (CLK4) Phase delayed by 1 pulse width than) is output.

상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄 스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(Vst1)를 서로 동기시켜 출력하거나, 또는 상기 제 4 클럭펄스(CLK4)와 제 2 스타트 펄스(Vst2)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 제 1 또는 제 2 스타트 펄스(Vst1, Vst2)가 서로 동기될 때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.The first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output in a circular manner. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the first start pulse Vst1 may be output in synchronization with each other, or the fourth clock pulse CLK4 and the second start pulse Vst2 may be output in synchronization with each other. . As such, when the fourth clock pulse CLK4 and the first or second start pulses Vst1 and Vst2 are synchronized with each other, a fourth clock pulse CLK4 among the first to fourth clock pulses CLK1 to CLK4. Is printed first.

상기 각 클럭펄스(CLK1 내지CLK4)는 한 프레임 기간동안 여러번 출력되지만, 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)(Vst)는 한 프레임 기간동안 단 한번 출력된다.Each of the clock pulses CLK1 to CLK4 is output several times during one frame period, but the first and second start pulses Vst1 and Vst2 and Vst are output only once during one frame period.

다시말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다.In other words, each of the clock pulses CLK1 to CLK4 periodically shows several active states (high states) during one frame period, while the first and second start pulses Vst1 and Vst2 have only one period during one frame period. Indicates the active state of the burn.

한편, 이와 같은 쉬프트 레지스터는 제 1 및 제 2 스타트 펄스(Vst1, Vst2) 중 어느 하나만을 사용할 수 있으며, 이때 제 1 및 제 2 스테이지(ST1, ST2)는 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2) 중 어느 하나를 공통으로 공급받는다. 이와 같이 하나의 스타트 펄스를 사용할 경우, 이 하나의 스타트 펄스의 펄스폭은 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)의 펄스폭 중 어느 하나의 펄스폭과 동일할 수 도 있으며, 또는 상기 제 1 스타트 펄스(Vst1)의 펄스폭과 제 2 스타트 펄스(Vst2)의 펄스폭을 합한 크기의 펄스폭과 동일할 수 있다.Meanwhile, such a shift register may use only one of the first and second start pulses Vst1 and Vst2, and the first and second stages ST1 and ST2 may use the first and second start pulses Vst1. , Vst2) is commonly supplied. When one start pulse is used as described above, the pulse width of the one start pulse may be equal to the pulse width of any one of the pulse widths of the first and second start pulses Vst1 and Vst2, or The pulse width of the sum of the pulse width of the first start pulse Vst1 and the pulse width of the second start pulse Vst2 may be the same.

각 스테이지(ST1 내지 STn+1)가 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내 지 CPn+1)를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 캐리펄스를 공급받아 인에이블된다.In order for each stage ST1 to STn + 1 to output scan pulses SP1 to SPn and carry pulses CP1 to CPn + 1, an enable operation of each stage ST1 to STn + 1 must be preceded. The stage being enabled means that the stage is set to a state capable of outputting, that is, a state capable of outputting a clock pulse supplied thereto as a scan pulse. To this end, each stage ST1 to STn + 1 is enabled by receiving a carry pulse from the stage located at the front end thereof.

예를 들어, 제 j 스테이지는 제 j-2 스테이지로부터의 캐리펄스에 응답하여 인에이블된다. 마이너스 스테이지는 존재하지 않는다는 것을 의미한다. 즉, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 응답하여 인에이블된다. 이와 비슷한 방식으로, 상기 제 2 스테이지(ST2)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 2 스테이지(ST2)는 타이밍 콘트롤러부터의 제 2 스타트 펄스(Vst2)에 응답하여 인에이블된다. 여기서, 상기 제 2 스테이지(ST2)는 상기 제 2 스타트 펄스(Vst2) 대신에 제 1 스타트 펄스(Vst1)에 의해 인에이블될 수 도 있다.For example, the j th stage is enabled in response to a carry pulse from the j-2 stage. It means that there is no negative stage. That is, since the stage does not exist immediately before the first stage ST1 positioned at the uppermost side, the first stage ST1 is enabled in response to the first start pulse Vst1 from the timing controller. In a similar manner, since there is no stage in the second front end of the second stage ST2, the second stage ST2 is enabled in response to the second start pulse Vst2 from the timing controller. Here, the second stage ST2 may be enabled by the first start pulse Vst1 instead of the second start pulse Vst2.

또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.In addition, each stage ST1 to STn + 1 is disabled in response to a carry pulse from the next stage. When the stage is disabled, it means that the stage is reset to a state in which the output is impossible, that is, the clock pulse supplied to the stage cannot be output as a scan pulse.

예를 들어, 제 j 및 제 j+1 스테이지는 제 j+2 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다.For example, the j th and j + 1 stages are disabled in response to the carry pulse from the j + 2 stage.

여기서, 가장 하측에 위치한 더미 스테이지(STn+1)의 후단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)또는 제 2 스타트 펄스(Vst2)에 응답하여 디스에이블된다.Here, since the stage does not exist at the rear end of the dummy stage STn + 1 located on the lowermost side, the dummy stage STn + 1 is configured as the first start pulse Vst1 or the second start pulse Vst2 from the timing controller. It is disabled in response.

한편, 본 발명에서는 서로 인접한 두 개의 스테이지들이 서로 간의 노드들의 신호상태를 제어하며 동작한다. 이를 위해, 제 k 스테이지의 노드들 중 적어도 어느 하나와 제 k+1 스테이지의 노드들 중 적어도 어느 하나가 서로 전기적으로 연결된다. 여기서, k는 자연수들 중 홀수번째 자연수를 나타낸다. Meanwhile, in the present invention, two stages adjacent to each other operate while controlling signal states of nodes between each other. To this end, at least one of the nodes of the kth stage and at least one of the nodes of the k + 1th stage are electrically connected to each other. Here, k represents an odd natural number among natural numbers.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.The configuration of each stage ST1 to STn + 1 in the shift register configured as described above will be described in more detail as follows.

도 4는 도 2의 제 1 및 제 2 스테이지의 구성을 나타낸 도면이다.FIG. 4 is a diagram illustrating a configuration of the first and second stages of FIG. 2.

각 스테이지(ST1 내지 STn+1)는, 도 4에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 노드 제어부(NC), 캐리펄스 출력부(CO), 및 스캔펄스 출력부(SO)를 포함한다.Each stage ST1 to STn + 1 has a set node Q, a first reset node QB1, a second reset node QB2, a node controller NC, and a carry. And a pulse output unit CO and a scan pulse output unit SO.

노드 제어부(NC)는 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호상태를 제어한다. 구체적으로, 제 k 스테이지에 구비된 노드 제어부(NC)는 제 k 스테이지의 세트 노드(Q), 제 k 스테이지의 제 1 리세트 노드(QB1), 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)를 제어한다. 그리고, 제 k+1 스테이지에 구비된 노드 제어부(NC)는, 제 k+1 스테이지의 세트 노드(Q), 제 k+1 스테이지의 제 2 리세트 노드(QB2), 및 제 k 스테이지의 제 2 리세트 노드(QB2)를 제어한다. 이를 위해, 상기 제 k 스테이지와 제 k+1 스테이지의 제 1 리세트 노드(QB1)들 이 서로 전기적으로 연결되어 있으며, 상기 제 k 스테이지와 제 k+1 스테이지의 제 2 리세트 노드(QB2)들이 서로 전기적으로 연결되어 있다. 이와 같이 두 개로 이루어진 한 쌍의 스테이지들이 서로의 리세트 노드(QB1, QB2)를 공유함으로써, 각 스테이지(ST1 내지 STn+1)는 종래와 달리 한 종류의 교류 전압만을 공급받는다. 즉, 종래에는 각 스테이지(ST1 내지 STn+1)가 두 개의 교류 전압을 제어하기 위해 많은 수의 스위칭소자들을 포함하고 있어야 했지만, 본 발명에서의 각 스테이지(ST1 내지 STn+1)는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지(ST1 내지 STn+1)의 스위칭소자들의 수를 줄일 수 있다.The node control unit NC controls the signal states of the set node Q, the first reset node QB1, and the second reset node QB2. Specifically, the node controller NC provided in the k-th stage includes the set node Q of the k-th stage, the first reset node QB1 of the k-th stage, and the first reset node of the k + 1th stage. (QB1) is controlled. The node control unit NC provided in the k + 1th stage includes the set node Q of the k + 1st stage, the second reset node QB2 of the k + 1st stage, and the kth stage of the kth stage. 2 Reset node QB2 is controlled. To this end, the first reset nodes QB1 of the kth stage and the k + 1th stage are electrically connected to each other, and the second reset node QB2 of the kth and k + 1th stages is electrically connected to each other. Are electrically connected to each other. As described above, the pair of two stages share the reset nodes QB1 and QB2 with each other, so that each stage ST1 to STn + 1 receives only one type of AC voltage, unlike the related art. That is, although each stage ST1 to STn + 1 had to include a large number of switching elements to control two alternating voltages, each stage ST1 to STn + 1 in the present invention has one alternating current. Since only switching elements for controlling voltage are required, the number of switching elements in each stage ST1 to STn + 1 can be reduced as compared with the related art.

제 k 스테이지의 노드 제어부(NC)는, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)들을 포함한다.The node controller NC of the k-th stage includes first to tenth switching elements Tr1 to Tr10.

제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 k-2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압(VDD)을 전송하는 제 1 충전용전원라인과 상기 제 k 스테이지의 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 제 1 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속된다.The first switching device Tr1 provided in the k-th stage is controlled on / off according to a carry pulse from the k-2 stage from the outside and transmits the first charging voltage VDD. It is connected between the power supply line and the set node Q of the k-th stage. To this end, the gate terminal of the first switching device Tr1 provided in the k-th stage is connected to the carry output terminal COT of the k-th stage, and the drain terminal is connected to the first charging power supply line. And the source terminal is connected to the set node Q of the k-th stage.

단, 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트 펄스(Vst1)를 전송하는 제 1 스타트전송라인에 접속되며, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스타트전송라인 또는 제 2 스타트 펄스(Vst2)를 전송하는 제 2 스타트전송라인에 접속된다.However, the gate terminal of the first switching element Tr1 provided in the first stage ST1 is connected to the first start transmission line for transmitting the first start pulse Vst1 and is provided in the second stage ST2. The gate terminal of the first switching element Tr1 is connected to the first start transmission line or the second start transmission line transmitting the second start pulse Vst2.

제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 k+2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드(Q)와 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 k+2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.The second switching device Tr2 provided in the k-th stage is controlled on / off according to the carry pulse from the k + 2th stage, and the set node Q and the first discharge voltage VSS1 of the k-th stage are controlled. Is connected between the first discharge power supply lines. To this end, the gate terminal of the second switching element Tr2 provided in the kth stage is connected to the carry output terminal COT of the k + 2th stage, and the drain terminal of the set node Q of the kth stage. Is connected to the first discharge power supply line.

제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.The third switching device Tr3 provided in the k-th stage is controlled on / off according to the signal state of the first reset node QB1 of the k-th and k + 1th stages connected to each other. The set node Q is connected between the first discharge power supply line. To this end, the gate terminal of the third switching element Tr3 provided in the kth stage is connected to the first reset node QB1 of the kth and k + 1th stages, and the drain terminal of the kth stage Is connected to the set node Q, and the source terminal is connected to the first discharge power supply line.

제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인 에 접속된다.The fourth switching device Tr4 included in the k-th stage is controlled on / off according to the signal state of the second reset node QB2 of the k-th and k + 1th stages connected to each other. The set node Q is connected between the first discharge power supply line. To this end, the gate terminal of the fourth switching element Tr4 provided in the kth stage is connected to the second reset node QB2 of the kth and k + 1th stages, and the drain terminal of the kth stage It is connected to the set node Q, and the source terminal is connected to the said 1st discharge power supply line.

제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The fifth switching element Tr5 provided in the k-th stage is controlled on / off according to the signal state of the set node Q of the k-th stage, and the first reset of the k-th and k + 1 stages is performed. It is connected between the node QB1 and the said 1st discharge power supply line. To this end, the gate terminal of the fifth switching element Tr5 provided in the kth stage is connected to the set node Q of the kth stage, and the drain terminal of the first switch of the kth and k + 1th stages. It is connected to the reset node QB1, and the source terminal is connected to the said 1st discharge power supply line.

제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 k-2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k-2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The sixth switching device Tr6 included in the k-th stage is controlled on / off according to the carry pulse from the k-th stage, and is the first reset node QB1 of the k-th and k + 1th stages. And the first discharge power supply line. To this end, the gate terminal of the sixth switching device Tr6 provided in the k-th stage is connected to the carry output terminal COT of the k-th stage, and the drain terminal of the k-th and k + 1th stages. It is connected to the first reset node QB1, and the source terminal is connected to the first discharge power supply line.

단, 제 1 스테이지(ST1)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 1 스타트전송라인에 접속된다.However, the gate terminal of the sixth switching element Tr6 provided in the first stage ST1 is connected to the first start transmission line.

제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 1 교류전원라인으로부터의 제 1 교류 전압(Vac1)에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 k 스테이지의 공통 노드(CN)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자 및 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속된다.The seventh switching element Tr7 provided in the k-th stage is controlled on / off according to the first AC voltage Vac1 from the first AC power line, and the common node of the first AC power line and the k-th stage is controlled. (CN) is connected. To this end, the gate terminal and the drain terminal of the seventh switching element Tr7 provided in the kth stage are connected to the first AC power line, and the source terminal is connected to the common node CN of the kth stage. do.

제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 k 스테이지의 공통 노드(CN)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속되며, 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속된다.The eighth switching element Tr8 provided in the k-th stage is controlled on / off according to the signal state of the common node CN of the k-th stage, and the first AC power line and the k-th and k + The first reset node QB1 of one stage is connected. For this purpose, the gate terminal of the eighth switching element Tr8 provided in the kth stage is connected to the common node CN of the kth stage, the drain terminal is connected to the first AC power line, and the source The terminal is connected to the first reset node QB1 of the k-th and k + 1th stages.

제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The ninth switching element Tr9 provided in the k-th stage is controlled on / off according to the signal state of the set node Q of the k-th stage, and the common node CN of the k-th stage and the first It is connected between the power supply lines for discharge. To this end, the gate terminal of the ninth switching element Tr9 provided in the k-th stage is connected to the set node Q of the k-th stage, and the drain terminal is connected to the common node CN of the k-th stage. And a source terminal is connected to the first discharge power supply line.

제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 k+1 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The tenth switching element Tr10 provided in the k-th stage is controlled on / off according to the signal state of the set node Q of the k-th stage, and the common node CN of the k-th stage and the 1 Connected between power supply lines for discharge. To this end, the gate terminal of the tenth switching element Tr10 provided in the k-th stage is connected to the set node Q of the k + 1th stage, and the drain terminal of the common node CN of the k-th stage. The source terminal is connected to the first discharge power supply line.

각 스테이지(ST1 내지 STn+1)의 캐리펄스 출력부(CO) 및 스캔펄스 출력부(SO)는 상기 세트 노드(Q), 제 1 리세트 노드(QB1), 및 제 2 리세트 노드(QB2)에 전기적으로 접속된다. 이에 따라, 상기 캐리펄스 출력부(CO) 및 스캔펄스 출력부(SO)는 상기 노드 제어부(NC)로부터의 제어를 받아 동작한다.The carry pulse output unit CO and the scan pulse output unit SO of each stage ST1 to STn + 1 are the set node Q, the first reset node QB1, and the second reset node QB2. Is electrically connected). Accordingly, the carry pulse output unit CO and the scan pulse output unit SO operate under the control of the node control unit NC.

상기 캐리펄스 출력부(CO)는 캐리출력단자(COT), 캐리풀업 스위칭소자(Uc), 제 1 캐리풀다운 스위칭소자(Dc1), 및 제 2 캐리풀다운 스위칭소자(Dc2)를 포함한다.The carry pulse output unit CO includes a carry output terminal COT, a carry pull-up switching device Uc, a first carry pull-down switching device DC1, and a second carry pull-down switching device DC2.

상기 캐리펄스 출력부(CO)는 상기 캐리출력단자(COT)를 통해 캐리펄스 또는 제 1 방전용 전압(VSS1)을 출력한다. 제 k 스테이지의 캐리출력단자(COT)는 제 k+2 스테이지, 제 k-1 스테이지, 및 제 k-2 스테이지에 접속된다. 구체적으로, 상기 제 k 스테이지의 캐리출력단자(COT)는 상기 제 k+2 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자에 접속되며, 제 k-1 및 제 k-2 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 접속된다.The carry pulse output unit CO outputs a carry pulse or the first discharge voltage VSS1 through the carry output terminal COT. The carry output terminal COT of the k th stage is connected to a k + 2 th stage, a k-1 th stage, and a k-2 th stage. Specifically, the carry output terminal COT of the kth stage is connected to the gate terminals of the first and sixth switching elements Tr1 and Tr6 provided in the k + 2th stage, and k-1 and kth. It is connected to the gate terminal of the second switching element Tr2 provided in the -2 stage.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 캐리출력단자(COT)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 캐리풀업 스위칭소자(Uc)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q) 에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속된다.The carry pull-up switching device Uc included in the carry pulse output unit CO of the k-th stage is controlled on / off according to the signal state of the set node Q of the k-th stage, and has a plurality of phase differences. A first clock transmission line for transmitting any one of clock pulses and the carry output terminal COT are connected. For this purpose, the gate terminal of the carry pull-up switching device (Uc) provided in the k-th stage is connected to the set node (Q) of the k-th stage, the drain terminal is connected to the first clock transmission line, and the source The terminal is connected to the carry output terminal COT of the k-th stage.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다. The first carry pull-down switching device DC1 of the k-pulse output unit CO of the k-th stage is turned on according to the signal state of the first reset node QB1 of the k-th and k + 1th stages connected to each other. The on / off is controlled and connected between the carry output terminal COT and the first discharge power supply line for transmitting the first discharge voltage VSS1. To this end, the gate terminal of the first carry pull-down switching device Dc1 provided in the kth stage is connected to the first reset node QB1 of the kth and k + 1th stages, and the drain terminal of the kth stage is connected to the first reset node QB1. It is connected to the carry output terminal COT of the k stage, and the source terminal is connected to the said 1st discharge power supply line.

상기 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 상기 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.Since the signal state of the first reset node QB1 of the k + 1th stage depends on the signal state of the first reset node QB1 of the kth stage, the first stage of the kth stage is actually provided. Carry-down switching device (Dc1) can be said to be controlled by the signal state of the first reset node (QB1) of the k-th stage.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스 테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다. The second carry pull-down switching device Dc2 of the k-pulse output unit CO of the k-th stage is turned on according to the signal state of the second reset node QB2 of the k-th and k + 1th stages connected to each other. The on / off is controlled and connected between the carry output terminal COT and the first discharge power supply line for transmitting the first discharge voltage VSS1. To this end, the gate terminal of the second carry pull-down switching device Dc2 provided in the kth stage is connected to the second reset node QB2 of the kth and k + 1th stages, and the drain terminal of the kth stage It is connected to the carry output terminal COT of k-stage, and the source terminal is connected to the said 1st discharge power supply line.

상기 제 k 스테이지의 제 2 리세트 노드(QB2)의 신호상태는 상기 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 의해 제어된다고 할 수 있다.Since the signal state of the second reset node QB2 of the kth stage depends on the signal state of the second reset node QB2 of the k + 1th stage, the second stage of the kth stage is actually provided. The carrydown switching element Dc2 may be controlled by the signal state of the second reset node QB2 of the k + 1th stage.

상기 스캔펄스 출력부(SO)는 스캔출력단자(SOT), 스캔풀업 스위칭소자(Us), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 2 스캔풀다운 스위칭소자(Ds2)를 포함한다.The scan pulse output unit SO includes a scan output terminal SOT, a scan pull-up switching device Us, a first scan pull-down switching device Ds1, and a second scan pull-down switching device Ds2.

상기 스캔펄스 출력부(SO)는 상기 스캔출력단자(SOT)를 통해 스캔펄스 또는 제 2 방전용 전압(VSS2)을 출력한다. 상기 스캔출력단자(SOT)는 게이트 라인과 전기적으로 접속된다. 이에 따라 제 k 스테이지에 구비된 스캔펄스 출력부(SO)로부터의 상기 스캔펄스 또는 제 2 방전용 전압(VSS2)은 제 k 게이트 라인에 공급된다.The scan pulse output unit SO outputs a scan pulse or a second discharge voltage VSS2 through the scan output terminal SOT. The scan output terminal SOT is electrically connected to a gate line. Accordingly, the scan pulse or the second discharge voltage VSS2 from the scan pulse output unit SO provided in the k-th stage is supplied to the k-th gate line.

상기 제 k 스테이지의 스캔펄스 출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 클럭전송라인과 상기 제 k 스테이지의 스캔출력단자(SOT)간에 접속된다. 이를 위해, 상기 제 k 스테이지의 스캔풀업 스위칭소자(Us)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속된다.The scan pull-up switching device Us of the scan pulse output unit SO of the k-th stage is controlled on / off according to the signal state of the set node Q of the k-th stage, and the first clock transmission line And the scan output terminal SOT of the k-th stage. To this end, the gate terminal of the scan pull-up switching device Us of the k-th stage is connected to the set node Q of the k-th stage, the drain terminal is connected to the first clock transmission line, and the source terminal is It is connected to the scan output terminal SOT of the kth stage.

상기 제 k 스테이지의 스캔펄스 출력부(SO)에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는, 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 스캔출력단자(SOT)와 상기 제 2 방전용 전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속되며, 그리고 소스단자는 상기 제 2 방전용전원라인에 접속된다. The first scan pull-down switching device Ds1 provided in the scan pulse output unit SO of the k-th stage is connected to the signal state of the first reset node QB1 of the k-th and k + 1th stages connected to each other. The on / off is controlled and is connected between the scan output terminal SOT of the kth stage and the second discharge power supply line for transmitting the second discharge voltage VSS2. To this end, the gate terminal of the first scan pull-down switching device Ds1 provided in the k-th stage is connected to the first reset node QB1 of the k-th and k + 1th stages, and the drain terminal of the k-th stage is connected to the first reset node QB1. It is connected to the scan output terminal SOT of the k stage, and the source terminal is connected to the second power supply line for discharge.

상기 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 상기 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.Since the signal state of the first reset node QB1 of the k + 1th stage depends on the signal state of the first reset node QB1 of the kth stage, the first stage of the kth stage is actually provided. The scan pull-down switching device Ds1 may be controlled by the signal state of the first reset node QB1 of the k-th stage.

상기 제 k 스테이지의 스캔펄스 출력부(SO)에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는, 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 스캔출력단자(SOT)와 상기 제 2 방전용 전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속되며, 그리고 소스단자는 상기 제 2 방전용전원라인에 접속된다. The second scan pull-down switching device Ds2 included in the scan pulse output unit SO of the k-th stage is connected to the signal state of the second reset node QB2 of the k-th and k + 1th stages connected to each other. The on / off is controlled and is connected between the scan output terminal SOT of the kth stage and the second discharge power supply line for transmitting the second discharge voltage VSS2. To this end, a gate terminal of the second scan pull-down switching device Ds2 provided in the kth stage is connected to a second reset node QB2 of the kth and k + 1th stages, and a drain terminal of the second scan pull-down switching device Ds2 is provided. It is connected to the scan output terminal SOT of the k stage, and the source terminal is connected to the second power supply line for discharge.

상기 제 k 스테이지의 제 2 리세트 노드(QB2)의 신호상태는 상기 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 의해 제어된다고 할 수 있다.Since the signal state of the second reset node QB2 of the kth stage depends on the signal state of the second reset node QB2 of the k + 1th stage, the second stage of the kth stage is actually provided. The scan pull-down switching device Ds2 may be controlled by the signal state of the second reset node QB2 of the k + 1th stage.

제 k+1 스테이지의 노드 제어부(NC)는, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)들을 포함한다.The node controller NC of the k + 1th stage includes the first to tenth switching elements Tr1 to Tr10.

제 k+1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 k-1 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압(VDD)을 전송하는 제 1 충전용전원라인과 상기 제 k+1 스테이지의 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-1 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 제 1 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속된다.The first switching device Tr1 provided in the k + 1 stage is controlled on / off according to the carry pulse from the k-1 stage from the outside and transmits the first charging voltage VDD. It is connected between the charging power supply line and the set node Q of the k + 1th stage. To this end, the gate terminal of the first switching element Tr1 provided in the k-th stage is connected to the carry output terminal COT of the k-th stage, and the drain terminal is connected to the first charging power supply line. And the source terminal is connected to the set node Q of the k + 1th stage.

단, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다. However, the gate terminal of the first switching element Tr1 provided in the second stage ST2 is connected to the first start transmission line or the second start transmission line.

제 k+1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 k+2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 k+2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.The second switching element Tr2 provided in the k + 1th stage is controlled on / off according to a carry pulse from the k + 2th stage, and the set node Q of the k + 1st stage and the first It is connected between the power supply lines for discharge. To this end, the gate terminal of the second switching device Tr2 provided in the k + 1 stage is connected to the carry output terminal COT of the k + 2 stage, and the drain terminal is set of the k + 1 stage. It is connected to the node Q, and the source terminal is connected to the 1st discharge power supply line.

제 k+1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.The third switching device Tr3 provided in the k + 1th stage is controlled on / off according to the signal state of the second reset node QB2 of the k + 1th and kth stages connected to each other. It is connected between the set node Q of the +1 stage and the first discharge power supply line. To this end, the gate terminal of the third switching element Tr3 provided in the k + 1 stage is connected to the second reset node QB2 of the k + 1 and kth stages, and the drain terminal of the third switching element Tr3. It is connected to the set node Q of the k + 1 stage, and the source terminal is connected to the first discharge power supply line.

제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 k+1 및 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k+1 및 제 k 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The fourth switching device Tr4 provided in the k-th stage is controlled on / off according to the signal state of the k + 1 and the first reset node QB1 of the k-th stage connected to each other. It is connected between the set node Q of a stage and the said 1st discharge power supply line. To this end, the gate terminal of the fourth switching device Tr4 provided in the k + 1 stage is connected to the first reset node QB1 of the k + 1 and kth stages, and the drain terminal of the kth stage is k-th. It is connected to the set node Q of the +1 stage, and the source terminal is connected to the first discharge power supply line.

제 k+1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 k+1 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k+1 및 제 k 스테 이지의 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The fifth switching device Tr5 provided in the k + 1th stage is controlled on / off according to the signal state of the set node Q of the k + 1st stage, and is controlled by the k + 1th and kth stages. The second reset node QB2 is connected between the first discharge power supply line. To this end, the gate terminal of the fifth switching device Tr5 provided in the k + 1th stage is connected to the set node Q of the k + 1th stage, and the drain terminal of the k + 1th and kth It is connected to the second reset node QB2 of the stage, and the source terminal is connected to the first discharge power supply line.

제 k+1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 k-3 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k-3 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The sixth switching element Tr6 provided in the k + 1th stage is controlled on / off according to the carry pulse from the k-3th stage, and the second reset node of the k + 1th and kth stages ( QB2) and the first discharge power supply line. To this end, the gate terminal of the sixth switching element Tr6 provided in the k + 1th stage is connected to the carry output terminal COT of the k-3th stage, and the drain terminal of the k + 1th and kth stages. Is connected to the second reset node QB2, and the source terminal is connected to the first discharge power supply line.

단, 제 2 스테이지(ST2)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다. However, the gate terminal of the sixth switching element Tr6 provided in the second stage ST2 is connected to the first start transmission line or the second start transmission line.

제 k+1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 교류전원라인으로부터의 제 2 교류 전압(Vac2)에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 k+1 스테이지의 공통 노드(CN)간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자 및 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속된다.The seventh switching element Tr7 provided in the k + 1 stage is controlled on / off according to the second AC voltage Vac2 from the second AC power line, and the second AC power line and the k + 1th stage are controlled. It is connected between common nodes CN of a stage. To this end, the gate terminal and the drain terminal of the seventh switching element Tr7 provided in the k + 1 stage are connected to the second AC power line, and the source terminal of the k + 1 stage has a common node ( CN).

제 k+1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 k+1 스테이지의 공통 노드(CN)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속되며, 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)에 접속된다.The eighth switching device Tr8 of the k + 1th stage is controlled on / off according to the signal state of the common node CN of the k + 1st stage, and the second AC power line and the kth It is connected between the second reset node QB2 of the +1 and k th stages. To this end, the gate terminal of the eighth switching element Tr8 provided in the k + 1th stage is connected to the common node CN of the k + 1st stage, and the drain terminal is connected to the second AC power line. The source terminal is connected to the second reset node QB2 of the k + 1th and kth stages.

제 k+1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 k+1 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The ninth switching device Tr9 provided in the k + 1th stage is controlled on / off according to the signal state of the set node Q of the k + 1st stage, and the common node of the k + 1st stage ( CN) and the said 1st discharge power supply line. For this purpose, the gate terminal of the ninth switching element Tr9 provided in the k + 1 stage is connected to the set node Q of the k + 1 stage, and the drain terminal is common to the k + 1 stage. It is connected to the node CN, and a source terminal is connected to the said 1st discharge power supply line.

제 k+1 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.The tenth switching element Tr10 provided in the k + 1th stage is controlled on / off according to the signal state of the set node Q of the kth stage, and is connected to the common node CN of the k + 1st stage. It is connected between the said 1st discharge power supply lines. To this end, the gate terminal of the tenth switching element Tr10 provided in the k + 1th stage is connected to the set node Q of the kth stage, and the drain terminal of the k + 1th stage has a common node ( CN), and the source terminal is connected to the first discharge power supply line.

상기 캐리펄스 출력부(CO)는 상기 캐리출력단자(COT)를 통해 캐리펄스 또는 제 1 방전용 전압(VSS1)을 출력한다. 제 k+1 스테이지의 캐리출력단자(COT)는 제 k+3 스테이지에 접속된다. 즉, 상기 제 k+1 스테이지의 캐리출력단는 제 k+3 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 접속된다.The carry pulse output unit CO outputs a carry pulse or the first discharge voltage VSS1 through the carry output terminal COT. The carry output terminal COT of the k + 1th stage is connected to the k + 3th stage. That is, the carry output terminal of the k + 1th stage is connected to the gate terminal of the first switching device Tr1 provided in the k + 3th stage.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 캐리출력단자(COT)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 캐리풀업 스위칭소자(Uc)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속된다.The carry pull-up switching device Uc included in the carry pulse output unit CO of the k-th stage is controlled on / off according to the signal state of the set node Q of the k-th stage, and has a plurality of phase differences. A first clock transmission line for transmitting any one of clock pulses and the carry output terminal COT are connected. To this end, a gate terminal of the carry pull-up switching device Uc provided in the k-th stage is connected to the set node Q of the k-th stage, a drain terminal is connected to the first clock transmission line, and a source The terminal is connected to the carry output terminal COT of the k-th stage.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원 라인에 접속된다. The first carry pull-down switching device DC1 of the k-pulse output unit CO of the k-th stage is turned on according to the signal state of the first reset node QB1 of the k-th and k + 1th stages connected to each other. The on / off is controlled and connected between the carry output terminal COT and the first discharge power supply line for transmitting the first discharge voltage VSS1. To this end, the gate terminal of the first carry pull-down switching device Dc1 provided in the kth stage is connected to the first reset node QB1 of the kth and k + 1th stages, and the drain terminal of the kth stage is connected to the first reset node QB1. It is connected to the carry output terminal COT of the k stage, and the source terminal is connected to the said 1st discharge power supply line.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다. The second carry pull-down switching device Dc2 of the k-pulse output unit CO of the k-th stage is turned on according to the signal state of the second reset node QB2 of the k-th and k + 1th stages connected to each other. The on / off is controlled and connected between the carry output terminal COT and the first discharge power supply line for transmitting the first discharge voltage VSS1. To this end, the gate terminal of the second carry pull-down switching device Dc2 provided in the kth stage is connected to the second reset node QB2 of the kth and k + 1th stages, and the drain terminal of the kth stage is connected to the second reset node QB2. It is connected to the carry output terminal COT of the k stage, and the source terminal is connected to the said 1st discharge power supply line.

상기 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 상기 제 k 스 테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.Since the signal state of the first reset node QB1 of the k + 1th stage depends on the signal state of the first reset node QB1 of the kth stage, the first state of the kth stage is actually provided. The one scan pull-down switching device Ds1 may be controlled by the signal state of the first reset node QB1 of the k-th stage.

이와 같이, 각 스테이지(ST1 내지 STn+1)에 구비된 캐리펄스 출력부(CO)는 한 프레임 기간 중 자신의 출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어한다. 또한, 한 프레임의 기간 중 자신의 비출력기간에 외부로부터의 제 1 방전용 전압(VSS1)을 상기 다음단 스테이지 및 전단 스테이지에 공급한다.As described above, the carry pulse output unit CO provided in each of the stages ST1 to STn + 1 outputs a carry pulse in its output period during one frame period to control the operation of the next stage and the previous stage. In addition, the first discharge voltage VSS1 from the outside is supplied to the next stage and the front stage in its non-output period during one frame period.

각 스테이지(ST1 내지 STn+1)에 구비된 스캔펄스 출력부(SO)는 상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 외부로부터의 제 2 방전용 전압(VSS2)을 상기 게이트 라인에 공급한다.The scan pulse output unit SO provided in each of the stages ST1 to STn + 1 outputs a scan pulse in the output period to drive a gate line, and the second discharge voltage from the outside in the non-output period ( VSS2) is supplied to the gate line.

이와 같이 구성된 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register configured as described above is as follows.

먼저, 제 1 프레임 기간에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.First, an operation of the first initial period T0A in the first frame period will be described.

상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.During the first frame period, the first AC voltage Vac1 represents the positive polarity and the second AC voltage Vac2 represents the negative polarity.

상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 1 스타트 펄스(Vst1)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.During the first initial period T0A, as shown in FIG. 3, only the first start pulse Vst1 output from the timing controller is kept high and the remaining clock pulses are kept low.

상기 타이밍 콘트롤러로부터 출력된 제 1 스타트 펄스(Vst1)는 제 1 스테이지(ST1)에 입력된다.The first start pulse Vst1 output from the timing controller is input to the first stage ST1.

즉, 상기 제 1 스타트 펄스(Vst1)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.That is, the first start pulse Vst1 is supplied to the gate terminal of the first switching element Tr1 and the gate terminal of the sixth switching element Tr6 provided in the first stage ST1.

그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 9 스위칭소자(Tr9), 그리고 제 2 스테이 지(ST2)의 제 10 스위칭소자(Tr10)가 턴-온된다.Then, the first and sixth switching elements Tr1 and Tr6 are turned on, and at this time, the charging voltage VDD is applied to the set node Q through the turned-on first switching element Tr1. do. Accordingly, the set pull Q is charged, the carry pull-up switching device Uc, the scan pull-up switching device Us of the first stage ST1 having a gate terminal connected to the charged set node Q, The fifth switching element Tr5, the ninth switching element Tr9, and the tenth switching element Tr10 of the second stage ST2 are turned on.

여기서, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 방전용 전압(VSS1)이 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)는 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)와 전기적으로 연결되어 있으므로 상기 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)도 방전상태이다. 따라서, 상기 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)도 턴-오프된다.Here, the first discharge voltage VSS1 is supplied to the first reset node QB1 of the first stage ST1 through the turned-on fifth switching device Tr5 to supply the first reset node QB1. ) Is discharged. Accordingly, the first carry pull-down switching device Dc1, the first scan pull-down switching device Ds1, and the third switching device of the first stage ST1 having a gate terminal connected to the first reset node QB1. Tr3) is turned off. In addition, since the first reset node QB1 of the first stage ST1 is electrically connected to the first reset node QB1 of the second stage ST2, the first reset node QB1 of the first stage ST1 is electrically connected to the first reset node QB1 of the second stage ST2. The reset node QB1 is also in a discharged state. Accordingly, the second carry pull-down switching device Dc2, the second scan pull-down switching device Ds2, and the fourth switching device Tr4 connected to the first reset node QB1 of the second stage ST2 may also be used. Turn off.

한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 7 스위칭소자(Tr7)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 제 1 교류 전압(Vac1)이 제 1 스테이지(ST1)의 공통 노드(CN)에 공급된다. 이때, 상기 제 1 스테이지(ST1)의 공통 노드(CN)에는 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 출력되는 제 1 방전용 전압(VSS1)도 공급된다. 즉, 상기 제 1 스테이지(ST1)의 공통 노드(CN)에는 정극성의 제 1 교류 전압(Vac1)과 부극성의 제 1 방전용 전압(VSS1)이 동시에 공급된다. On the other hand, since the first AC voltage Vac1 remains positive during the first frame period, the seventh switching device Tr7 of the first stage ST1 supplied with the first AC voltage Vac1 receives It remains turned on for one frame period. The first AC voltage Vac1 is supplied to the common node CN of the first stage ST1 through the turned-on seventh switching device Tr7. In this case, the first discharge voltage VSS1 output through the turned-on ninth switching device Tr9 is also supplied to the common node CN of the first stage ST1. That is, the first AC voltage Vac1 having the positive polarity and the first discharge voltage VSS1 having the negative polarity are simultaneously supplied to the common node CN of the first stage ST1.

그런데, 상기 제 1 방전용 전압(VSS1)을 공급하는 제 9 스위칭소자(Tr9)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 7 스위칭소자(Tr7)의 사이즈보다 더 크게 설정되므로, 상기 제 1 스테이지(ST1)의 공통 노드(CN)는 상기 제 1 방전용 전압(VSS1)으로 유지된다. 따라서, 상기 공통 노드(CN)는 방전되고, 이 방전된 공통 노드(CN)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 8 스위칭소자(Tr8)는 턴-오프된다.However, since the size of the ninth switching device Tr9 for supplying the first discharge voltage VSS1 is set larger than the size of the seventh switching device Tr7 for supplying the first AC voltage Vac1, The common node CN of the first stage ST1 is maintained at the first discharge voltage VSS1. Accordingly, the common node CN is discharged, and the eighth switching element Tr8 of the first stage ST1 having the gate terminal connected to the discharged common node CN is turned off.

상기 제 1 초기 기간(T0A)동안 제 2 스테이지(ST2)의 세트 노드(Q)가 방전상태이다. 따라서, 이 제 2 스테이지(ST2)의 세트 노드(Q)에 게이트단자를 통해 접속된 제 2 스테이지(ST2)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 9 스위칭소자(Tr9), 그리고 제 1 스테이지(ST1)의 제 10 스위칭소자(Tr10)는 턴-오프상태를 유지한다.The set node Q of the second stage ST2 is in a discharge state during the first initial period T0A. Accordingly, the carry pull-up switching device Uc, the scan pull-up switching device Us, and the fifth switching device of the second stage ST2 connected to the set node Q of the second stage ST2 through the gate terminal. Tr5, the ninth switching element Tr9, and the tenth switching element Tr10 of the first stage ST1 remain in a turn-off state.

또한, 상기 제 1 초기 기간(T0A)동안 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)가 모두 방전상태이다. 이에 따라, 이 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 스테이지(ST2)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)는 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)와 전기적으로 연결되어 있으므로 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)도 방전상태이다. 따라서, 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)는 턴-오프상태를 유지한다.In addition, all of the second reset nodes QB2 of the second stage ST2 are in a discharge state during the first initial period T0A. Accordingly, the first carry pull-down switching device Dc1 and the first scan pull-down switching device Ds1 of the second stage ST2 having the gate terminal connected to the second reset node QB2 of the second stage ST2. ), And the third switching device Tr3 is turned off. In addition, since the second reset node QB2 of the second stage ST2 is electrically connected to the second reset node QB2 of the first stage ST1, the second reset node QB2 of the second stage ST2 is electrically connected to the second reset node QB2 of the first stage ST1. The reset node QB2 is also in a discharged state. Accordingly, the second carry pull-down switching device Dc2, the second scan pull-down switching device Ds2, and the fourth switching device Tr4 connected to the second reset node QB2 of the first stage ST1 may be connected to each other. Keep turned off.

제 1 초기 기간(T0A)에 제 3 스테이지(ST3)로부터의 캐리펄스는 없으므로, 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.Since there is no carry pulse from the third stage ST3 in the first initial period T0A, the second switching element Tr2 of the first stage ST1 is turned off.

결국, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST1)는 자신의 세트 노드(Q)를 충전시키고, 자신의 제 1 리세트 노드(QB1) 및 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST2)는 자신의 세트 노드(Q) 및 제 2 리세트 노드(QB2), 그리고 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)를 방전시킨다.As a result, in the first initial period T0A, the first stage ST1 charges its set node Q and the first of the first reset node QB1 and the second stage ST2. The reset node QB1 is discharged. In the first initial period T0A, the second stage ST2 includes its own set node Q and a second reset node QB2, and a second reset node of the first stage ST1. QB2) is discharged.

이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second initial period T0B will be described.

제 2 초기 기간(T0B)에는 제 2 스타트 펄스(Vst2)만이 하이상태를 나타내고, 나머지 제 1 스타트 펄스(Vst1) 및 모든 클럭펄스들이 로우상태를 유지한다.In the second initial period T0B, only the second start pulse Vst2 is in a high state, and the remaining first start pulses Vst1 and all the clock pulses are kept low.

따라서, 제 2 초기 기간(T0B)동안 상기 제 1 스테이지(ST1)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 제 1 스타트 펄스(Vst1)가 로우상태로 변하였기 때문에, 상기 제 1 스테이지(ST1)의 제 1 및 제 6 스위칭소자(Tr1, Tr6)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 스테이지(ST1)의 세트 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST1, ST2)의 각 세트 노드(Q)에 공급되었던 제 1 충전용 전압(VDD)(Vdc1)은 제 2 초기 기간(T0B)에도 상기 세트 노드(Q)에 그대로 유지된다.Therefore, the first stage ST1 maintains the enabled state for the second initial period T0B. On the other hand, since the first start pulse Vst1 is turned low in the second initial period T0B, the first and sixth switching elements Tr1 and Tr6 of the first stage ST1 are turned on. It changes to the off state, whereby the set node Q of the first stage ST1 is kept in the floating state. Accordingly, the first charging voltage VDD Vdc1 supplied to each set node Q of the first and second stages ST1 and ST2 in the first initial period T0A is the second initial period T0B. ) Is held in the set node Q as well.

상기 타이밍 콘트롤러로부터 출력된 제 2 스타트 펄스(Vst2)는 제 2 스테이지(ST2)에 입력된다.The second start pulse Vst2 output from the timing controller is input to the second stage ST2.

즉, 상기 제 2 스타트 펄스(Vst2)는 상기 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.That is, the second start pulse Vst2 is supplied to the gate terminal of the first switching element Tr1 and the gate terminal of the sixth switching element Tr6 provided in the second stage ST2.

그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST2)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 9 스위칭소자(Tr9), 그리고 제 1 스테이지(ST1)의 제 10 스위칭소자(Tr10)가 턴-온된다. 상기 턴-온된 제 10 스위칭소자(Tr10)를 통해 제 1 방전용 전압(VSS1)이 제 1 스테이지(ST1)의 공통 노드(CN)에 공급됨에 따라, 상기 제 1 스테이지(ST1)의 공통 노드(CN)는 더욱 안정적으로 방전상태로 유지된다. Then, the first and sixth switching elements Tr1 and Tr6 are turned on, and at this time, the charging voltage VDD is applied to the set node Q through the turned-on first switching element Tr1. do. Accordingly, the set pull Q is charged, the carry pull-up switching device Uc, the scan pull-up switching device Us of the second stage ST2 having a gate terminal connected to the charged set node Q, The fifth switching element Tr5, the ninth switching element Tr9, and the tenth switching element Tr10 of the first stage ST1 are turned on. As the first discharge voltage VSS1 is supplied to the common node CN of the first stage ST1 through the turned-on tenth switching element Tr10, the common node of the first stage ST1 may be formed. CN) is more stably maintained in the discharge state.

여기서, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 방전용 전압(VSS1)이 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 스테이지(ST2)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)는 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)와 전기적으로 연결되어 있으므로 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)도 방전상태이다. 따라서, 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소 자(Ds2), 및 제 4 스위칭소자(Tr4)도 턴-오프상태를 유지한다.Here, the first discharge voltage VSS1 is supplied to the second reset node QB2 of the second stage ST2 through the turned-on fifth switching element Tr5 to supply the second reset node QB2. ) Is discharged. Accordingly, the first carry pull-down switching device Dc1, the first scan pull-down switching device Ds1, and the third switching device of the second stage ST2 having the gate terminal connected to the second reset node QB2. Tr3) is turned off. In addition, since the second reset node QB2 of the second stage ST2 is electrically connected to the second reset node QB2 of the first stage ST1, the second reset node QB2 of the second stage ST2 is electrically connected to the second reset node QB2 of the first stage ST1. The reset node QB2 is also in a discharged state. Therefore, the second carry pull-down switching device Dc2, the second scan pull-down switching device Ds2, and the fourth switching device Tr4 connected to the second reset node QB2 of the first stage ST1. It is also kept turned off.

한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 2 스테이지(ST2)의 제 7 스위칭소자(Tr7)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다. On the other hand, since the second AC voltage Vac2 remains positive during the first frame period, the seventh switching device Tr7 of the second stage ST2 that receives the second AC voltage Vac2 receives the second voltage. The turn-off state is maintained for one frame period.

상기 제 2 스테이지(ST2)의 공통 노드(CN)에는 상기 턴-온된 제 9 및 제 10 스위칭소자(Tr9, Tr10)를 통해 출력되는 제 1 방전용 전압(VSS1)이 공급된다. 이에 따라, 상기 제 2 스테이지(ST2)의 공통 노드(CN)는 방전상태로 유지되며, 이 공통 노드(CN)에 게이트단자를 통해 접속된 제 8 스위칭소자(Tr8)는 턴-오프된다. The first discharge voltage VSS1 output through the turned-on ninth and tenth switching elements Tr9 and Tr10 is supplied to the common node CN of the second stage ST2. Accordingly, the common node CN of the second stage ST2 is maintained in a discharged state, and the eighth switching element Tr8 connected to the common node CN through the gate terminal is turned off.

제 2 초기 기간(T0B)에 제 3 스테이지(ST3)로부터의 캐리펄스는 없으므로, 제 2 스테이지(ST2)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.Since there is no carry pulse from the third stage ST3 in the second initial period T0B, the second switching element Tr2 of the second stage ST2 is turned off.

결국, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST2)는 자신의 세트 노드(Q)를 충전시키고, 자신의 제 2 리세트 노드(QB2) 및 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)를 방전시킨다.As a result, in the second initial period T0B, the second stage ST2 charges its set node Q, and the second stage of its second reset node QB2 and the first stage ST1. The reset node QB2 is discharged.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.

제 1 기간(T1)은 제 1 스테이지(ST1)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.The first period T1 corresponds to the output period of the first stage ST1. In this first period T1, only the first clock pulse CLK1 indicates a high state, and the first and second start pulses. The remaining clock pulses, including (Vst1, Vst2), remain low.

여기서, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us) 는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 캐리풀업 스위칭소자(Uc)(Tru) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.Here, as the set node Q of the first stage ST1 is kept in the charged state by the charging voltage VDD applied during the first initial period T0A, the first stage ST1 is maintained. The carry pull-up switching device Uc and scan pull-up switching device Us of the turn-on state. In this case, as the first clock pulse CLK1 is applied to each of the drain terminals of the turned-on carry pull-up switching device Uc (Tru) and the scan pull-up switching device Us, the first stage ST1 may be configured. The charging voltage VDD charged in the floating set node Q is amplified by bootstrapping.

따라서, 상기 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 각 소스단자(캐리출력단자(COT), 스캔출력단자(SOT))를 통해 안정적으로 출력된다. 여기서, 상기 캐리풀업 스위칭소자(Uc)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 캐리펄스이고, 상기 스캔풀업 스위칭소자(Us)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(SP1)이다. 상기 제 1 캐리펄스(CP1)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 그리고, 상기 제 1 스캔펄스(SP1)는 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 구동시키는 역할을 한다.Accordingly, the first clock pulse CLK1 applied to each of the drain terminals of the carry pull-up switching device Uc and the scan pull-up switching device Us of the first stage ST1 is a source terminal (the carry output terminal COT). It is stably output through the scan output terminal (SOT). Here, the first clock pulse CLK1 output through the carry pull-up switching device Uc is a first carry pulse, and the first clock pulse CLK1 output through the scan pull-up switching device Us is a first. Scan pulse SP1. The first carry pulse CP1 is supplied to the third stage ST3 to enable the third stage ST3. The first scan pulse SP1 is supplied to a first gate line to drive the first gate line.

상기 제 1 스테이지(ST1)로부터 출력된 제 1 캐리펄스(CP1)는 제 3 스테이지(ST3)에 구비된 제 1 및 제 6 스위칭소자(Tr6)의 각 게이트단자에 공급된다. 이에 따라, 제 1 기간(T1)에 상기 제 3 스테이지(ST3)가 인에이블된다. 이 제 1 기간(T1)에서의 제 3 스테이지(ST3)의 인에이블 동작은 상술된 제 1 초기 기간(T0A)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.The first carry pulse CP1 output from the first stage ST1 is supplied to each gate terminal of the first and sixth switching elements Tr6 provided in the third stage ST3. Accordingly, the third stage ST3 is enabled in the first period T1. The enabling operation of the third stage ST3 in this first period T1 is the same as the enabling operation of the first stage ST1 in the first initial period T0A described above.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

제 2 기간(T2)은 제 2 스테이지(ST2)의 출력기간에 해당하는 기간으로서, 이 제 2 기간(T2)에는 제 2 클럭펄스(CLK2)만이 하이 상태를 나타내고, 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.The second period T2 corresponds to the output period of the second stage ST2. In this second period T2, only the second clock pulse CLK2 indicates a high state, and the first and second start pulses. The remaining clock pulses, including (Vst1, Vst2), remain low.

여기서, 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 상기 제 2 초기 기간(T0B)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 2 스테이지(ST2)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(ST2)의 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.Here, as the set node Q of the second stage ST2 is kept in the charged state by the charging voltage VDD applied during the second initial period T0B, the second stage ST2 is maintained. The carry pull-up switching device Uc and the scan pull-up switching device Us are maintained in a turn-on state. In this case, as the second clock pulse CLK2 is applied to each of the drain terminals of the turned-on carry-up switching device Uc and the scan-pull switching device Us, the floating state of the second stage ST2 may be adjusted. The charging voltage VDD charged in the set node Q is amplified by bootstrapping.

따라서, 상기 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc)(Tru) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 각 소스단자(캐리출력단자(COT), 스캔출력단자(SOT))를 통해 안정적으로 출력된다. 여기서, 상기 캐리풀업 스위칭소자(Uc)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 캐리펄스이고, 상기 스캔풀업 스위칭소자(Us)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(SP2)이다. 상기 제 2 캐리펄스(CP2)는 제 4 스테이지(ST4)에 공급되어, 상기 제 4 스테이지(ST4)를 인에이블시키는 역할을 한다. 그리고, 상기 제 2 스캔펄스(SP2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동시키는 역할을 한다.Accordingly, the second clock pulse CLK2 applied to each of the drain terminals of the carry pull-up switching device Uc (Tru) and the scan pull-up switching device Us of the first stage ST1 may be a source terminal (a carry output terminal). (COT), scan output terminal (SOT)) is stably output. Here, the second clock pulse CLK2 output through the carry pull-up switching device Uc is a second carry pulse, and the second clock pulse CLK2 output through the scan pull-up switching device Us is a second device. Scan pulse SP2. The second carry pulse CP2 is supplied to the fourth stage ST4 to enable the fourth stage ST4. The second scan pulse SP2 is supplied to a second gate line to drive the second gate line.

상기 제 2 스테이지(ST2)로부터 출력된 제 2 캐리펄스(CP2)는 제 4 스테이지(ST4)에 구비된 제 1 및 제 6 스위칭소자(Tr6)의 각 게이트단자에 공급된다. 이 에 따라, 제 2 기간(T2)에 상기 제 4 스테이지(ST4)가 인에이블된다. 이 제 2 기간(T2)에서의 제 4 스테이지(ST4)의 인에이블 동작은 상술된 제 2 초기 기간(T0B)에서의 제 2 스테이지(ST2)의 인에이블 동작과 동일하다.The second carry pulse CP2 output from the second stage ST2 is supplied to each gate terminal of the first and sixth switching elements Tr6 provided in the fourth stage ST4. Accordingly, the fourth stage ST4 is enabled in the second period T2. The enabling operation of the fourth stage ST4 in this second period T2 is the same as the enabling operation of the second stage ST2 in the second initial period T0B described above.

이와 같은 방식으로 나머지 스테이지들도 캐리펄스 및 스캔펄스를 출력한다.In this way, the remaining stages also output carry pulses and scan pulses.

한편, 제 4 기간(T4)에 제 4 스테이지(ST4)로부터 출력된 제 4 캐리펄스(CP4)는 제 1 및 제 2 스테이지(ST1, ST2)에 공급되어 상기 제 1 및 제 2 스테이지(ST1, ST2)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the fourth carry pulse CP4 output from the fourth stage ST4 in the fourth period T4 is supplied to the first and second stages ST1 and ST2 so that the first and second stages ST1, Disable ST2) at the same time. This disable operation will be described in more detail as follows.

즉, 상기 제 4 캐리펄스(CP4)는 상기 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다. 그러면, 제 1 및 제 2 스테이지(ST1, ST2)의 각 제 2 스위칭소자(Tr2)는 턴-온되고, 이 턴-온된 각 제 2 스위칭소자(Tr2)를 통해 제 1 방전용 전압(VSS1)이 상기 제 1 및 제 2 스테이지(ST1, ST2)의 각 세트 노드(Q)에 공급된다. 따라서, 상기 각 세트 노드(Q)는 방전되고, 상기 방전된 각 세트 노드(Q)에 게이트단자가 접속된 제 1 및 제 2 스테이지(ST1, ST2)의 각 캐리풀업 스위칭소자(Uc), 각 스캔풀업 스위칭소자(Us), 각 제 5 스위칭소자(Tr5), 각 제 9 스위칭소자(Tr9), 및 각 제 10 스위칭소자(Tr10)가 턴-오프된다.That is, the fourth carry pulse CP4 is supplied to the gate terminals of the second switching elements Tr2 provided in the first and second stages ST1 and ST2. Then, each of the second switching devices Tr2 of the first and second stages ST1 and ST2 is turned on, and the first discharge voltage VSS1 is turned on through each of the turned-on second switching devices Tr2. The set nodes Q of the first and second stages ST1 and ST2 are supplied. Accordingly, each set node Q is discharged, and each carry pull-up switching device Uc of each of the first and second stages ST1 and ST2 having a gate terminal connected to each discharged set node Q, respectively. The scan pull-up switching device Us, each fifth switching device Tr5, each ninth switching device Tr9, and each tenth switching device Tr10 are turned off.

상기 제 1 스테이지(ST1)의 제 9 및 제 10 스위칭소자(Tr9, Tr10)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 공통 노드(CN)에는 제 7 스위칭소자(Tr7)를 통해 출력되는 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이 지(ST1)의 공통 노드(CN)가 충전되고, 이 충전된 공통 노드(CN)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 제 8 스위칭소자(Tr8)가 턴-온된다. As the ninth and tenth switching elements Tr9 and Tr10 of the first stage ST1 are turned off, the common node CN of the first stage ST1 is connected to the common node CN through the seventh switching element Tr7. The first alternating voltage Vac1 output is supplied. Accordingly, the eighth switching element Tr8 of the first stage ST1 in which the common node CN of the first stage ST1 is charged and the gate terminal is connected to the charged common node CN is charged. Is turned on.

그리고, 이 턴-온된 제 8 스위칭소자(Tr8)를 통해 상기 제 1 교류 전압(Vac1)이 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1) 및 이에 접속된 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 각 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3), 그리고 제 2 스테이지(ST2)의 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)가 모두 턴-온된다.The first AC voltage Vac1 is supplied to the first reset node QB1 of the first stage ST1 through the turned-on eighth switching device Tr8. Then, the first reset node QB1 of the first stage ST1 and the first reset node QB1 of the second stage ST2 connected thereto are charged, and each charged first reset node QB1 is charged. The first carry pull-down switching device Dc1, the first scan pull-down switching device Ds1, the third switching device Tr3, and the second stage of the first stage ST1 having the gate terminal connected to the QB1. The second carry pull-down switching device Dc2, the second scan pull-down switching device Ds2, and the fourth switching device Tr4 of ST2 are all turned on.

상기 턴-온된 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)를 통해 제 1 방전용 전압(VSS1)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급됨으로써, 상기 제 1 스테이지(ST1)에 구비된 세트 노드(Q)의 방전상태가 더욱 안정적으로 유지된다. 또한, 상기 턴-온된 제 2 스테이지(ST2)의 제 4 스위칭소자(Tr4)를 통해 제 2 스테이지(ST2)의 세트 노드(Q)에 공급됨으로써, 상기 제 2 스테이지(ST2)에 구비된 세트 노드(Q)의 방전상태가 안정적으로 더욱 유지된다.The first discharge voltage VSS1 is supplied to the set node Q of the first stage ST1 through the third switching device Tr3 of the turned-on first stage ST1, thereby providing the first stage. The discharge state of the set node Q provided in ST1 is more stably maintained. The set node Q of the second stage ST2 is supplied to the set node Q of the second stage ST2 through the fourth switching element Tr4 of the turned-on second stage ST2. The discharge state of (Q) is further stably maintained.

이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온되고, 또한 제 2 스테이지(ST2)의 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-온됨에 따라, 제 1 및 제 2 스테이지(ST1, ST2)는 동시에 방전용 전 압을 출력한다.As described above, the first carry pull-down switching device Dc1 and the first scan pull-down switching device Ds1 of the first stage ST1 are turned on during the fourth period T4, and the second stage ST2 is turned on. As the second carry pull-down switching device Dc2 and the second scan pull-down switching device Ds2 are turned on, the first and second stages ST1 and ST2 simultaneously output a discharge voltage.

즉, 상기 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1)는 제 1 방전용 전압(VSS1)을 출력하여 제 3 스테이지(ST3)에 공급하며, 제 1 스캔풀다운 스위칭소자(Ds1)는 제 2 방전용 전압(VSS2)을 출력하여 제 1 게이트 라인에 공급하여 제 1 게이트 라인을 방전상태로 유지시킨다. 그리고, 상기 제 2 스테이지(ST2)의 제 2 캐리풀다운 스위칭소자(Dc2)는 제 1 방전용 전압(VSS1)을 출력하여 제 4 스테이지(ST4)에 공급하며, 제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 방전용 전압(VSS2)을 출력하여 제 2 게이트 라인에 공급하여 제 2 게이트 라인을 방전상태로 유지시킨다.That is, the first carry pull-down switching device Dc1 of the first stage ST1 outputs the first discharge voltage VSS1 and supplies it to the third stage ST3, and the first scan pull-down switching device Ds1. The second output voltage VSS2 is output to the first gate line to maintain the first gate line in the discharge state. The second carry pull-down switching device Dc2 of the second stage ST2 outputs the first discharge voltage VSS1 to supply to the fourth stage ST4, and the second scan pull-down switching device Ds2. The second output voltage VSS2 is output to the second gate line to maintain the second gate line in the discharge state.

이와 같은 방식으로 나머지 스테이지들이 동작한다.In this way the remaining stages operate.

이후, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 부극성으로 유지되고 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 제 k 스테이지(ST1, ST3, ST5, ...)의 제 1 세트 노드(Q)(QB1)가 방전되고, 제 2 세트 노드(Q)(QB2)가 충전된다. 즉, 제 2 프레임 기간에는 제 k 스테이지(ST1, ST3, ST5, ...)의 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-온되고 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-오프된다. Thereafter, since the first AC voltage Vac1 is kept negative and the second AC voltage Vac2 is positive in the second frame period, the k-th stages ST1, ST3, ST5,. First set node Q (QB1) is discharged, and second set node Q (QB2) is charged. That is, in the second frame period, the second carry pull-down switching device Dc2 and the second scan pull-down switching device Ds2 of the k-th stage ST1, ST3, ST5,... Are turned on and the first carry pull-down is performed. The switching device Dc1 and the first scan pull-down switching device Ds1 are turned off.

반대로, 제 2 프레임 기간에는 제 k+1 스테이지의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온되고 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-오프된다. In contrast, in the second frame period, the first carry pull-down switching device Dc1 and the first scan pull-down switching device Ds1 of the k + 1 stage are turned on, and the second carry pull-down switching device Dc2 and the second scan are turned on. The pull-down switching device Ds2 is turned off.

도 5는 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 또 다른 타이밍도를 나타낸 도면이다.FIG. 5 is a diagram illustrating another timing diagram of various signals supplied or output to each stage of FIG. 2.

본 발명에 따른 쉬프트 레지스터는, 도 5에 도시된 바와 같은 클럭펄스를 공급받을 수 있다. 도 5에 도시된 바와 같이, 서로 인접한 클럭펄스들간의 하이상태의 전압 구간은 그 일부가 서로 중첩된다. 도 5에 도시된 바와 같은 클럭펄스를 공급받는 쉬프트 레지스터로부터 출력되는 캐리펄스 및 스캔펄스도 상기 클럭펄스들과 같은 형태로 출력된다.The shift register according to the present invention may be supplied with a clock pulse as shown in FIG. 5. As shown in FIG. 5, a part of a high voltage section between clock pulses adjacent to each other overlaps each other. Carry pulses and scan pulses output from the shift registers receiving the clock pulses as shown in FIG. 5 are also output in the same form as the clock pulses.

이상에서 설명된 본 발명에 따른 쉬프트 레지스터의 효과 및 이 효과의 근거가 되는 원리를 살펴보면 다음과 같다.Looking at the effect of the shift register according to the present invention described above and the principle on which the effect is as follows.

본 발명에서는 제 2 방전용 전압(VSS2)을 제 1 방전용 전압(VSS1)보다 더 작게 설정함으로써 스위칭소자, 특히 풀업 스위칭소자(Uc, Us)의 누설전류를 최소화할 수 있다. 예를 들어, 상기 제 2 방전용 전압(VSS2)은 기존에 주로 사용되었던 값으로 설정할 수 있으며, 상기 제 1 방전용 전압(VSS1)은 상기 제 2 방전용 전압(VSS2)보다 더 작은 값으로 설정할 수 있다.In the present invention, by setting the second discharge voltage VSS2 smaller than the first discharge voltage VSS1, the leakage current of the switching devices, in particular the pull-up switching devices Uc and Us, can be minimized. For example, the second discharge voltage VSS2 may be set to a value that has been mainly used, and the first discharge voltage VSS1 may be set to a smaller value than the second discharge voltage VSS2. Can be.

즉, 종래의 쉬프트 레지스터는 한 종류의 방전용 전압원을 사용하기 때문에, 풀업 스위칭소자의 게이트-소스단자간 전압은 거의 0으로 유지된다. 따라서, 풀업 스위칭소자의 누설전류가 클 수 밖에 없었다.That is, since the conventional shift register uses one type of discharge voltage source, the voltage between the gate and source terminals of the pull-up switching element is maintained at almost zero. Therefore, the leakage current of the pull-up switching element was large.

본 발명에서는 누설전류를 줄임과 동시에 상기 쉬프트 레지스터의 구동능력을 향상시키기 위해, 각 스테이지(ST1 내지 STn+1)에 두 종류의 방전용 전압을 공급하고, 또한 출력부를 캐리펄스 출력부(CO)와 스캔펄스 출력부(SO)로 나누어 상대 적으로 작은 부하에 접속된 캐리펄스 출력부(CO)에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용 전압(VSS1)을 제공하고, 상대적으로 큰 부하에 접속된 스캔펄스 출력부(SO)에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용 전압(VSS2)을 제공함으로써 상기 누설전류를 방지할 수 있다.In the present invention, in order to reduce the leakage current and to improve the driving capability of the shift resistor, two types of discharge voltages are supplied to each of the stages ST1 to STn + 1, and the output unit is provided with a carry pulse output unit CO. And the pull-pulse output unit CO, which is divided into a scan pulse output unit SO and connected to a relatively small load, provides a small pull-up switching device and a first discharge voltage VSS1, and provides a relatively large load. The leakage current can be prevented by providing a large sized pull-up switching element and a second discharge voltage VSS2 to the connected scan pulse output unit SO.

이러한 본 발명의 효과 및 원리를 좀 더 구체적으로 설명하면 다음과 같다.When explaining the effects and principles of the present invention in more detail.

각 스테이지(ST1 내지 STn+1)의 출력에 가장 크게 관여하는 스위칭소자는 스캔펄스 출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)와, 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)이다.The switching elements most involved in the output of each stage ST1 to STn + 1 include the scan pull-up switching device Us provided in the scan pulse output unit SO, and the carry pull-up provided in the carry pulse output unit CO. Switching element Uc.

상기 스캔펄스 출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 상기 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 부하에 접속된다. 이는 상기 캐리풀업 스위칭소자(Uc)는 전단 및 후단 스테이지에 접속되는 반면, 상기 스캔펄스 스위칭소자는 게이트 라인과 이 게이트 라인에 연결된 수많은 스위칭소자들에 접속되기 때문이다. The scan pull-up switching device Us provided in the scan pulse output unit SO is connected to a larger load than the carry pull-up switching device U c provided in the carry pulse output unit CO. This is because the carry pull-up switching device Uc is connected to the front and rear stages, while the scan pulse switching device is connected to the gate line and numerous switching elements connected to the gate line.

이들 두 풀업 스위칭소자들(Uc, Us) 중 스캔풀업 스위칭소자(Us)는 게이트 라인을 구동하는 소자이므로, 전단 및 후단 스테이지를 제어하기 위한 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 출력이 요구된다. 따라서, 한정된 면적에 최대한의 집적도로 상기 풀업 스위칭소자들을 효과적으로 형성하기 위해서는, 상대적으로 더 큰 부하에 접속되며 또한 큰 출력이 요구되는 스캔풀업 스위칭소자(Us)를 상기 캐리풀업 스위칭소자(Uc)에 비하여 더 크게 만드는 것이 좋다. 상기 캐리풀업 스위칭소자(Uc)는 상기 스캔풀업 스위칭소자(Us)에 비하여 작은 부하에 접속되며, 그 출 력이 상대적으로 약해도 전단 및 후단 스테이지의 동작을 제어하는데 있어서 그리 큰 문제가 되지 않는다.Of these two pull-up switching elements Uc and Us, the scan pull-up switching element Us is a device that drives the gate line, so a larger output is required than the carry-up switching element Uc for controlling the front and rear stages. do. Therefore, in order to effectively form the pull-up switching elements with maximum integration in a limited area, a scan pull-up switching element Us, which is connected to a relatively larger load and requires a large output, is provided to the carry-up switching element Uc. It is better to make it larger. The carry pull-up switching device Uc is connected to a smaller load than the scan pull-up switching device Us. Even if the output is relatively weak, the carry-up switching device Uc is not a big problem in controlling the operation of the front and rear stages.

이와 같은 구조에 따라, 상기 캐리풀업 스위칭소자(Uc)는 상기 스캔풀업 스위칭소자(Us)에 비하여 더 큰 내부저항을 갖게되므로, 상기 캐리풀업 스위칭소자(Uc)의 턴-오프시 이 캐리풀업 스위칭소자(Uc)의 누설전류를 감소시킬 수 있다. 한편, 상기 스캔풀업 스위칭소자(Us)는 큰 사이즈를 갖기 때문에 턴-오프시 오히려 누설전류에 취약한 구조를 가질 수 있다. 그러나, 이 스캔풀업 스위칭소자(Us)는 턴-오프시, 이의 게이트단자와 소스단자에는 서로 다른 종류의 방전용 전압이 공급되므로 이러한 누설전류가 방지된다. 즉, 상기 스캔풀업 스위칭소자(Us)의 턴-오프시, 상기 스캔풀업 스위칭소자(Us)의 게이트단자에는 제 1 방전용 전압(VSS1)이 공급되고, 소스단자에는 상기 제 1 방전용 전압(VSS1)보다 더 큰 제 2 방전용 전압(VSS2)이 공급되기 때문에 상기 스캔풀업 스위칭소자(Us)의 게이트-소스단자간 전압이 0이 아닌 부극성으로 유지된다. 이 스캔풀업 스위칭소자(Us)가 NNOS 트랜지스터라고 가정하면, 상기 스캔풀업 스위칭소자(Us)는 완전히 턴-오프상태로 유지될 수 있다. 한편, 상기 스캔풀업 스위칭소자(Us)를 PMOS 트랜지스터로 사용하는 경우에는, 상기 제 1 방전용 전압(VSS1)이 제 2 방전용 전압(VSS2)에 비하여 더 큰 값을 갖도록 설정하면 된다. 따라서, 상기 스캔풀업 스위칭소자(Us)는 큰 출력을 위해 큰 사이즈로 제작됨에도 불구하고, 이의 누설전류가 방지되는 효과를 갖는다.According to this structure, the carry pull-up switching device Uc has a larger internal resistance than the scan pull-up switching device Us, so that the carry-up switching device is turned off when the carry-up switching device Uc is turned off. The leakage current of the device Uc can be reduced. On the other hand, since the scan pull-up switching device Us has a large size, the scan pull-up switching device Us may have a structure vulnerable to leakage current during turn-off. However, when the scan pull-up switching device Us is turned off, its leakage current is prevented because different types of discharge voltages are supplied to its gate terminal and the source terminal. That is, when the scan pull-up switching device Us is turned off, a first discharge voltage VSS1 is supplied to a gate terminal of the scan pull-up switching device Us, and a source discharge voltage (VSS1) is supplied to a source terminal. Since the second discharge voltage VSS2 larger than VSS1) is supplied, the voltage between the gate and source terminals of the scan pull-up switching device Us is maintained as non-zero. Assuming that the scan pull-up switching device Us is an NNOS transistor, the scan pull-up switching device Us can be completely turned off. On the other hand, when the scan pull-up switching device Us is used as a PMOS transistor, the first discharge voltage VSS1 may be set to have a larger value than the second discharge voltage VSS2. Therefore, although the scan pull-up switching device Us is manufactured in a large size for a large output, the scan pull-up switching device Us has an effect of preventing a leakage current thereof.

또한, 상기 제 1 방전용 전압(VSS1)이 제 2 방전용 전압(VSS2)보다 낮기 때문에, 각 풀다운 스위칭소자(Dc1, Dc2, Ds1, Ds2)에 가해지는 스트레스를 줄일 수 있다.In addition, since the first discharge voltage VSS1 is lower than the second discharge voltage VSS2, stress applied to each of the pull-down switching devices Dc1, Dc2, Ds1, and Ds2 can be reduced.

한편, 상기 스캔풀업 스위칭소자(Us)의 드레인단자에 공급되는 클럭펄스의 로우상태에서의 전압값을 상기 제 2 방전용 전압(VSS2)보다 더 작은 값으로 설정하거나 또는 상기 클럭펄스의 로우상태에서의 전압값을 상기 제 1 방전용 전압(VSS1)과 동일한 값으로 설정하게 되면 스캔펄스의 하이상태의 전압이 로우상태의 전압으로 빠르게 떨어지므로, 게이트 라인에 공급되는 스캔펄스의 하강천이시간(falling edge time)을 단축시킬 수 있다. 그러면, 각 스캔펄스간의 여유거리(margin)를 더 많이 확보할 수 있다.On the other hand, the voltage value in the low state of the clock pulse supplied to the drain terminal of the scan pull-up switching element Us is set to a value smaller than the second discharge voltage VSS2 or in the low state of the clock pulse. When the voltage value of is set to the same value as the first discharge voltage VSS1, the high voltage of the scan pulse drops rapidly to the low voltage, so that the falling pulse of the scan pulse supplied to the gate line falls. edge time) can be shortened. Then, more margin between each scan pulse can be secured.

도 6은 본 발명에 따른 쉬프트 레지스터로부터의 캐리펄스에 대한 시뮬레이션 파형을 나타낸 도면이다.6 is a diagram illustrating a simulation waveform for a carry pulse from a shift register according to the present invention.

도 6에는 제 1 및 제 2 방전용 전압(VSS1, VSS2)이 모두 같은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 캐리펄스(CP_A)의 제 1 파형과, 상기 제 1 방전용 전압(VSS1) 및 클럭펄스의 로우상태에서의 전압이 상기 제 2 방전용 전압(VSS2)보다 작은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 캐리펄스(CP_B)의 제 2 파형이 도시되어 있다.6 shows a first waveform of a carry pulse CP_A output from a shift register according to an embodiment of the present invention under conditions in which both the first and second discharge voltages VSS1 and VSS2 have the same magnitude, and the first waveform; Of the carry pulse CP_B output from the shift register according to the embodiment of the present invention under the condition that the voltage in the low state of the discharge voltage VSS1 and the clock pulse is set to be smaller than the second discharge voltage VSS2. The second waveform is shown.

이때, 상기 쉬프트 레지스터에는 도 5에 도시된 바와 같은 중첩된 헝태의 클럭펄스들(CLK1 내지 CLK4)이 공급된다.In this case, the clock registers CLK1 to CLK4 of the superimposed state as shown in FIG. 5 are supplied to the shift register.

도 6의 (a)에 도시된 바와 같이, 제 1 및 제 2 파형은 각각 서로 인접한 기간에 출력되는 두 개의 캐리펄스(CP_A, CP_B)를 포함한다.As shown in (a) of FIG. 6, the first and second waveforms each include two carry pulses CP_A and CP_B output in a period adjacent to each other.

도 6의 (b)는 도 6의 (a)로부터 제 1 파형만을 선택하여 나타낸 도면이고, 도 6의 (c)는 도 6의 (a)로부터 제 2 파형만을 선택하여 나타낸 도면이다.FIG. 6B is a diagram in which only the first waveform is selected from FIG. 6A, and FIG. 6C is a diagram in which only the second waveform is selected from FIG. 6A.

도 6의 (a)에 도시된 바와 같이, 제 2 파형에 포함된 캐리펄스들(CP_B)의 하강천이시간(Tf_B)이 제 1 파형에 캐리펄스들(CP_A)의 하강천이시간(Tf_A)에 비하여 감소되었음을 알 수 있다.As shown in (a) of FIG. 6, the falling transition time Tf_B of the carry pulses CP_B included in the second waveform corresponds to the falling transition time Tf_A of the carry pulses CP_A in the first waveform. It can be seen that the decrease compared to.

도 7은 본 발명에 따른 쉬프트 레지스터로부터의 스캔펄스에 대한 시뮬레이션 파형을 나타낸 도면이다.7 illustrates a simulation waveform for a scan pulse from a shift register according to the present invention.

도 7에는 제 1 및 제 2 방전용 전압(VSS1, VSS2)이 모두 같은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔펄스의 제 1 파형과, 상기 제 1 방전용 전압(VSS1) 및 클럭펄스의 로우상태에서의 전압이 상기 제 2 방전용 전압(VSS2)보다 작은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔펄스의 제 2 파형이 도시되어 있다.7 illustrates a first waveform of a scan pulse output from a shift register according to an embodiment of the present invention and a first waveform of a first discharge voltage under conditions in which the first and second discharge voltages VSS1 and VSS2 are all set to the same magnitude. A second waveform of the scan pulse output from the shift register according to the embodiment of the present invention is shown under the condition that VSS1 and the voltage in the low state of the clock pulse are set smaller than the second discharge voltage VSS2. have.

도 7의 (a)에 도시된 바와 같이, 제 1 및 제 2 파형은 각각 서로 인접한 기간에 출력되는 두 개의 스캔펄스(SP_A, SP_B)를 포함한다.As shown in FIG. 7A, the first and second waveforms each include two scan pulses SP_A and SP_B that are output in a period adjacent to each other.

도 7의 (b)는 도 7의 (a)로부터 제 1 파형만을 선택하여 나타낸 도면이고, 도 7의 (c)는 도 7의 (a)로부터 제 2 파형만을 선택하여 나타낸 도면이다.FIG. 7B is a diagram in which only the first waveform is selected from FIG. 7A, and FIG. 7C is a diagram in which only the second waveform is selected from FIG. 7A.

도 7의 (a)에 도시된 바와 같이, 제 2 파형에 포함된 스캔펄스들(SP_B)의 하 강천이시간(Tf_B)이 제 1 파형에 캐리펄스들(CP_A)의 하강천이시간(Tf_A)에 비하여 감소되었음을 알 수 있다.As shown in FIG. 7A, the falling transition time Tf_B of the scan pulses SP_B included in the second waveform has the falling transition time Tf_A of the carry pulses CP_A in the first waveform. It can be seen that the decrease compared to.

도 8은 본 발명에 따른 쉬프트 레지스터에서 세트 노드 및 제 1 리세트 노드의 전압에 대한 시뮬레이션 파형을 나타낸 도면이다.8 is a view showing a simulation waveform for the voltage of the set node and the first reset node in the shift register according to the present invention.

도 8에는 제 1 및 제 2 방전용 전압(VSS1, VSS2)이 모두 같은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터에 구비된 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압에 대한 제 1 파형과, 상기 제 1 방전용 전압(VSS1) 및 클럭펄스의 로우상태에서의 전압이 상기 제 2 방전용 전압(VSS2)보다 작은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터에 구비된 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압에 대한 제 2 파형이 도시되어 있다.8 shows a set node Q and a first reset node QB1 provided in a shift register according to an embodiment of the present invention under conditions in which the first and second discharge voltages VSS1 and VSS2 are all set to the same magnitude. According to an embodiment of the present invention under a condition in which a first waveform with respect to a voltage of V and a voltage in a low state of the first discharge voltage VSS1 and the clock pulse is set to be smaller than the second discharge voltage VSS2. The second waveform for the voltage at the set node Q and the first reset node QB1 provided in the shift register is shown.

도 8에 도시된 바와 같이, 제 1 및 제 2 파형은 각각 서로 인접한 두 스테이지의 세트 노드(Q)의 전압(Q_A, Q_B)과 제 1 리세트 노드(QB1)의 전압(QB_A, QB_B)을 포함한다.As shown in FIG. 8, the first and second waveforms respectively represent voltages Q_A and Q_B of the set node Q of two stages adjacent to each other and voltages QB_A and QB_B of the first reset node QB1. Include.

도 8에 도시된 바와 같이, 제 2 파형에 포함된 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압(Q_B, QB_B)의 하강천이시간(Tf_B)이 제 1 파형에 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압(Q_A, QB_A)의 하강천이시간(Tf_A)에 비하여 감소되었음을 알 수 있다.As illustrated in FIG. 8, the falling transition times Tf_B of the voltages Q_B and QB_B of the set node Q and the first reset node QB1 included in the second waveform are set to the set node Q in the first waveform. It can be seen that the decrease is compared to the falling transition time Tf_A of Q) and the voltages Q_A and QB_A of the first reset node QB1.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 종래의 쉬프트 레지스터를 개략적으로 나타낸 도면1 is a view schematically showing a conventional shift register

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면 2 illustrates a shift register according to an embodiment of the present invention.

도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면3 is a timing diagram of various signals supplied or output to each stage of FIG.

도 4는 도 2의 제 1 및 제 2 스테이지의 구성을 나타낸 도면4 is a view showing the configuration of the first and second stage of FIG.

도 5는 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 또 다른 타이밍도를 나타낸 도면FIG. 5 is a diagram illustrating another timing diagram of various signals supplied or output to each stage of FIG. 2. FIG.

도 6은 본 발명에 따른 쉬프트 레지스터로부터의 캐리펄스에 대한 시뮬레이션 파형을 나타낸 도면6 shows a simulation waveform for a carry pulse from a shift register according to the present invention.

도 7은 본 발명에 따른 쉬프트 레지스터로부터의 스캔펄스에 대한 시뮬레이션 파형을 나타낸 도면7 illustrates a simulation waveform for a scan pulse from a shift register according to the present invention.

도 8은 본 발명에 따른 쉬프트 레지스터에서 세트 노드 및 제 1 리세트 노드의 전압에 대한 시뮬레이션 파형을 나타낸 도면FIG. 8 illustrates simulation waveforms of voltages of a set node and a first reset node in a shift register according to the present invention. FIG.

Claims

차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,A shift register comprising a plurality of stages that in turn generates an output,

상기 각 스테이지가,Each stage said,

출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어하며, 비출력기간에 외부로부터의 제 1 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 캐리펄스 출력부; 및,A carry pulse output unit which outputs a carry pulse in an output period to control operations of a next stage and a front stage, and supplies a first discharge voltage from the outside to the next stage and a front stage in a non-output period; And,

상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 제 1 방전용 전압과 다른 크기를 갖는 외부로부터의 제 2 방전용 전압을 상기 게이트 라인에 공급하는 스캔펄스 출력부를 포함함을 특징으로 하는 쉬프트 레지스터. A scan pulse output unit for outputting a scan pulse in the output period to drive a gate line, and supplying a second discharge voltage from the outside having a magnitude different from the first discharge voltage to the gate line in the non-output period. And a shift register.

제 1 항에 있어서,The method of claim 1,

상기 각 스테이지는,Each stage,

상기 캐리펄스 출력부 및 상기 스캔펄스 출력부에 접속된 다수의 노드들;A plurality of nodes connected to the carry pulse output unit and the scan pulse output unit;

상기 노드의 신호상태를 제어함으로써 상기 캐리펄스 출력부 및 스캔펄스 출력부의 동작을 제어하는 노드 제어부를 더 포함하며;A node controller for controlling the operation of the carry pulse output unit and the scan pulse output unit by controlling the signal state of the node;

상기 각 노드의 방전상태가 외부로부터의 상기 제 1 방전용 전압에 의해서 제어됨을 특징으로 하는 쉬프트 레지스터.And the discharge state of each node is controlled by the first discharge voltage from the outside.

제 2 항에 있어서,The method of claim 2,

상기 노드들은 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드를 포함하며, 제 k 스테이지(k는 홀수의 자연수)의 적어도 하나의 노드와 제 k+1 스테이지의 적어도 어느 하나의 노드가 서로 전기적으로 연결됨을 특징으로 하는 쉬프트 레지스터.The nodes include a set node, a first reset node, and a second reset node, wherein at least one node of the k stage (k is an odd natural number) and at least one node of the k + 1 stage A shift register characterized in that it is electrically connected to each other.

제 3 항에 있어서,The method of claim 3, wherein

상기 제 k 스테이지에 구비된 캐리펄스 출력부는.Carry pulse output unit provided in the k-th stage.

상기 캐리펄스 또는 제 1 방전용 전압이 출력되며, 제 k+2 스테이지, 제 k-1 스테이지, 및 제 k-2 스테이지에 접속된 캐리출력단자; 상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 캐리출력단자간에 접속된 캐리풀업 스위칭소자; 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용 전압을 전송하는 제 1 방전용전원라인간에 접속된 제 1 캐리풀다운 스위칭소자; 및, 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용전원라인간에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며; 그리고,A carry output terminal to which the carry pulse or the first discharge voltage is output and connected to a k + 2th stage, a k-1th stage, and a k-2th stage; Carry-up switching connected between the first clock transmission line and the carry output terminal, the first clock transmission line transmitting one of a plurality of clock pulses having a phase difference from each other according to the signal state of the set node of the k-th stage; device; On / off is controlled according to the signal state of the first reset node of the kth and k + 1th stages connected to each other, and is connected between the carry output terminal and a first discharge power line for transmitting the first discharge voltage. A first carry pull-down switching element; And a second carry pull-down switching connected between the carry output terminal and the first discharge power line, the on / off being controlled according to the signal state of the second reset node of the kth and k + 1th stages connected to each other. An element; And,

상기 제 k 스테이지의 구비된 스캔펄스 출력부는,The scan pulse output unit of the k-th stage is provided.

상기 스캔펄스 또는 제 2 방전용 전압이 출력되며, 제 k 게이트 라인에 접속된 스캔출력단자; 상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 클럭전송라인과 상기 스캔출력단자간에 접속된 스캔풀업 스위칭소자; 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용 전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스캔풀다운 스위칭소자; 및, 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용전원라인간에 접속된 제 2 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.A scan output terminal outputting the scan pulse or the second discharge voltage and connected to a k-th gate line; A scan pull-up switching element controlled on / off according to a signal state of the set node of the k-th stage and connected between the first clock transmission line and the scan output terminal; On / off is controlled according to the signal state of the first reset node of the kth and k + 1th stages connected to each other, and is connected between the scan output terminal and the second discharge power supply line transmitting the second discharge voltage. A first scan pull-down switching element; And a second scan pull-down switching connected on / off according to a signal state of a second reset node of the kth and k + 1th stages connected to each other and connected between the scan output terminal and the second discharge power line. A shift register comprising an element.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 k 스테이지에 구비된 노드 제어부는.The node controller provided in the k-th stage is.

외부로부터의 제 1 스타트 신호 또는 제 k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압을 전송하는 제 1 충전용전원라인과 상기 제 k 스테이지의 세트 노드간에 접속된 제 1 스위칭소자;On / off is controlled according to the first start signal from the outside or the scan pulse from the k-2 stage, and is connected between the first charging power line for transmitting the first charging voltage and the set node of the kth stage. First switching element;

제 k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자;A second switching element controlled on / off in accordance with the scan pulse from the k + 2th stage and connected between the set node of the kth stage and the first discharge power supply line;

서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자;A third switching element connected on / off according to the signal state of the first reset node of the kth and k + 1th stages connected to each other, and connected between the set node of the kth stage and the first discharge power line; ;

서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 4 스위칭소자;A fourth switching element connected on / off according to the signal state of the second reset node of the kth and k + 1th stages connected to each other, and connected between the set node of the kth stage and the first discharge power line; ;

상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 5 스위칭소자;A fifth switching element controlled on / off according to the signal state of the set node of the kth stage, and connected between the first reset node of the kth and k + 1th stages and the first discharge power line;

상기 제 1 스타트 펄스 또는 제 k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 제 1 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자;A sixth switching element controlled on / off according to the first start pulse or the scan pulse from the k-th stage, and connected between the first reset node of the k-th stage and the first discharge power line;

제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 k 스테이지의 공통 노드간에 접속된 제 7 스위칭소자;A seventh switching element controlled on / off according to a first AC voltage from a first AC power line and connected between the first AC power line and a common node of a kth stage;

상기 제 k 스테이지의 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 k 스테이지의 제 1 리세트 노드간에 접속된 제 8 스위칭소자;An eighth switching element controlled on / off according to a signal state of a common node of the kth stage and connected between the first AC power line and a first reset node of the kth stage;

상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 9 스위칭소자; 및,A ninth switching element controlled on / off in accordance with a signal state of the set node of the kth stage, and connected between the common node of the kth stage and the first discharge power supply line; And,

제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 10 스위칭 소자를 포함함을 특징으로 하는 쉬프트 레지스터.On / Off is controlled according to the signal state of the set node of the k + 1th stage, the shift characterized in that it comprises a tenth switching element connected between the common node of the k-th stage and the first discharge power line register.

제 5 항에 있어서,The method of claim 5, wherein

상기 제 k+1 스테이지에 구비된 캐리펄스 출력부는.Carry pulse output unit provided in the k + 1th stage.

상기 캐리펄스 또는 제 1 방전용 전압이 출력되며, 제 k+3 스테이지에 접속된 캐리출력단자; 상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 2 클럭전송라인과 상기 캐리출력단자간에 접속된 캐리풀업 스위칭소자; 서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용 전압을 전송하는 제 1 방전용전원라인간에 접속된 제 1 캐리풀다운 스위칭소자; 및, 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용전원라인간에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며; 그리고,A carry output terminal outputting the carry pulse or the first discharge voltage and connected to a k + 3th stage; Carry connected between the second clock transmission line for transmitting any one of a plurality of clock pulses having a phase difference and the carry output terminal, the on / off is controlled according to the signal state of the set node of the k + 1 stage Pull-up switching elements; On / off is controlled according to the signal state of the second reset node of the k + 1 and k-th stages connected to each other, and is connected between the carry output terminal and the first discharge power line for transmitting the first discharge voltage. A first carry pull-down switching element; And a second carry pull-down switching connected between the carry output terminal and the first discharge power line, the on / off being controlled according to the signal state of the first reset node of the kth and k + 1th stages connected to each other. An element; And,

상기 스캔펄스 또는 제 2 방전용 전압이 출력되며, 제 k+1 게이트 라인에 접속된 스캔출력단자; 상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 클럭전송라인과 상기 스캔출력단자간에 접속된 스캔풀업 스위칭소자; 서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용 전압을 전송 하는 제 2 방전용전원라인간에 접속된 제 1 스캔풀다운 스위칭소자; 및, 서로 연결된 제 k+1 및 제 k 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용전원라인간에 접속된 제 2 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.A scan output terminal outputting the scan pulse or the second discharge voltage and connected to a k + 1th gate line; A scan pull-up switching element controlled on / off according to a signal state of the set node of the k + 1th stage and connected between the second clock transmission line and the scan output terminal; On / off is controlled according to the signal state of the second reset node of the k + 1 and kth stages connected to each other, and is connected between the scan output terminal and the second discharge power line for transmitting the second discharge voltage. A first scan pull-down switching element; And a second scan pull-down switching connected to the scan output terminal and the second discharge power supply line, on / off controlled according to signal states of the first reset node of the k + 1 and kth stages connected to each other. A shift register comprising an element.

제 6 항에 있어서,The method of claim 6,

상기 제 k+1 스테이지에 구비된 노드 제어부는.The node controller provided in the k + 1th stage.

외부로부터의 제 2 스타트 신호 또는 제 k-1 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압을 전송하는 제 1 충전용전원라인과 상기 제 k+1 스테이지의 세트 노드간에 접속된 제 1 스위칭소자;The on / off is controlled according to a second start signal from the outside or a scan pulse from the k-1 stage, and the set node of the first charging power supply line and the k + 1 stage transmitting the first charging voltage A first switching element connected therebetween;

제 k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자;A second switching element controlled on / off in accordance with the scan pulse from the k + 2th stage and connected between the set node of the k + 1st stage and the first discharge power supply line;

서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자;On / off is controlled in accordance with the signal state of the second reset node of the k + 1 and k-th stage connected to each other, and a third connected between the set node of the k + 1-th stage and the first discharge power line Switching element;

서로 연결된 제 k+1 및 제 k 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드와 상기 제 2 방전용전원라인간에 접속된 제 4 스위칭소자;A fourth on / off is controlled according to the signal states of the first reset nodes of the k + 1 and kth stages connected to each other, and are connected between the set node of the k + 1th stage and the second power source line for discharge; Switching element;

상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드와 상기 제 1 방전용전원라인간 에 접속된 제 5 스위칭소자;On / off is controlled according to the signal state of the set node of the k + 1th stage, and a fifth connected between the second reset node of the k + 1 and kth stage and the first discharge power line Switching element;

상기 제 2 스타트 펄스 또는 제 k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자;The on / off is controlled according to the second start pulse or the scan pulse from the k-3th stage, and is connected between the second reset node of the k + 1 and kth stages and the first discharge power supply line. A sixth switching element;

제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 k+1 스테이지의 공통 노드간에 접속된 제 7 스위칭소자;A seventh switching element controlled on / off according to a second AC voltage from a second AC power line and connected between the second AC power line and a common node of a k + 1th stage;

상기 제 k+1 스테이지의 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 k+1 스테이지의 제 2 리세트 노드간에 접속된 제 8 스위칭소자;An eighth switching element controlled on / off according to a signal state of a common node of the k + 1th stage and connected between the second AC power line and a second reset node of the k + 1th stage;

상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 9 스위칭소자; 및,A ninth switching element controlled on / off in accordance with the signal state of the set node of the k + 1th stage, and connected between the common node of the k + 1th stage and the first discharge power supply line; And,

상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 10 스위칭소자를 포함하며;On / Off is controlled according to the signal state of the set node of the k-th stage, and comprises a tenth switching element connected between the common node of the k-th stage and the first discharge power line;

상기 제 1 교류 전압과 제 2 교류 전압이 서로 위상반전된 형태인 것을 특징으로 하는 쉬프트 레지스터.And the first AC voltage and the second AC voltage are in phase inverted with each other.

제 1 항에 있어서,The method of claim 1,

상기 제 1 방전용 전압이 제 2 방전용 전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.And the first discharge voltage is smaller than the second discharge voltage.

제 1 항 또는 제 8 항에 있어서,The method according to claim 1 or 8,

상기 캐리펄스 출력부는 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 공급받아 이를 상기 캐리펄스로서 출력하며, 상기 클럭펄스의 로우전압이 상기 제 1 방전용 전압과 동일한 것을 특징으로 하는 쉬프트 레지스터.The carry pulse output unit receives any one of a plurality of clock pulses having a phase difference from each other and outputs it as the carry pulse, wherein the low voltage of the clock pulse is equal to the first discharge voltage.

제 1 항에 있어서,The method of claim 1,

상기 캐리펄스 출력부는 상기 캐리펄스를 출력하기 위한 캐리풀업 스위칭소자를 포함하고, 상기 스캔펄스 출력부는 상기 스캔펄스를 출력하기 위한 스캔풀업 스위칭소자를 포함하며; 그리고,The carry pulse output section includes a carry pull-up switching device for outputting the carry pulse, and the scan pulse output section includes a scan pull-up switching device for outputting the scan pulse; And,

상기 캐리풀업 스위칭소자의 사이즈가 상기 스캔풀업 스위칭소자의 사이즈보다 작은 것을 특징으로 하는 쉬프트 레지스터. And the size of the carry pull-up switching element is smaller than that of the scan pull-up switching element.