JP2002217196A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002217196A JP2001008725A JP2001008725A JP2002217196A JP 2002217196 A JP2002217196 A JP 2002217196A JP 2001008725 A JP2001008725 A JP 2001008725A JP 2001008725 A JP2001008725 A JP 2001008725A JP 2002217196 A JP2002217196 A JP 2002217196A
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semiconductor device
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plating
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Yoshihiko Toyoda
吉彦 豊田
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Abstract

(57)【要約】 【課題】 ウェハの中心部と外周部でのメッキの析出速
度の差を小さくできる半導体装置およびその製造方法を
提供する。 【解決手段】 ウェハ１０には、複数のチップ用素子形
成領域と、複数のチップ用素子形成領域を互いに分ける
ためのスクライブライン領域とが設けられている。この
スクライブライン領域には、配線１が、チップ用素子形
成領域を取囲むように、かつウェハの端縁近傍領域Ｐに
まで延びるように形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、たとえば集積回路のスクライブラ
イン領域の構造およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】図２３〜図２６は、たとえば「月刊Semi
conductor World」１９９７年１２月号の１０７頁に示
された、従来の半導体装置の製造方法を工程順に示す概
略断面図である。まず図２３を参照して、絶縁膜１０２
上に、レジストパターン１２０が写真製版技術により形
成される。このレジストパターン１２０をマスクとして
絶縁膜１０２に反応性イオンエッチングが施される。こ
れにより、絶縁膜１０２に溝１０２ａが形成される。こ
の後、レジストパターン１２０がアッシングおよび薬液
処理により除去される。
【０００３】図２４を参照して、溝１０２ａが形成され
た絶縁膜１０２上にバリアメタル１１１としてＴａＮ膜
が５０ｎｍの厚みで形成され、さらにメッキ膜のシード
層１１２ａとしてＣｕ膜が１５０ｎｍの厚みで形成され
る。
【０００４】図２５を参照して、硫酸銅浴のメッキ液中
で電解メッキを行なうことにより、溝１０２ａがＣｕ膜
１１２により埋め込まれる。この後、少なくとも絶縁膜
１０２の上面が露出するまでＣｕ膜１１２とバリアメタ
ル１１１とが化学的機械研磨（ＣＭＰ：Chemical Mecha
nical Polishing）法により研磨除去される。
【０００５】図２６を参照して、このＣＭＰ法により、
Ｃｕ膜１１２とバリアメタル１１１とが溝１０２ａ内に
のみ残存されて配線を構成する。
【０００６】図２７は、たとえばProc. of 1993 VLSI M
ultilevel Interconnection Conferenceのp.470に示さ
れた、電解メッキ装置の構成を示す概略断面図である。
図２７を参照して、電解メッキは、メッキ槽１３３内の
電解液１３５中に配置された陽極１３２とウェハ１１０
との間に電圧を印加することにより行なわれ、これによ
りウェハ１１０側にＣｕ膜が析出する。なお、電解液１
３５は、電解液導入口１３４からメッキ槽１３３中に導
入され、電解液出口１３６から排出される。
【０００７】ウェハ１１０においては、絶縁膜１０２上
にバリアメタル１１１とシード層１１２ａとが形成され
ており、このシード層１１２ａ上にメッキＣｕ膜が析出
する。なお、絶縁膜１０２は、たとえば半導体基板１０
３上に形成されている。
【０００８】また、ウェハ１１０に印加される電圧は、
コンタクト電極１３１を通してウェハ１１０表面のバリ
アメタル１１１とシード層１１２ａとに供給される。こ
のとき、電解液１３５中に添加された添加剤の効果によ
り、メッキ膜の析出は溝や孔の底で優先的に起こり、優
れた埋め込み特性を得ることができる。このような現象
は溝や孔が埋め込まれた後も続くため、メッキ時間が長
くなるにつれ溝や孔の部分では逆にメッキ膜が盛り上が
るような現象が起こる。
【０００９】
【発明が解決しようとする課題】以上のように、電解メ
ッキでは溝や孔の底で優先的に膜が析出するため、メッ
キが進むにつれて溝や孔の部分上ではメッキ膜が盛り上
がる現象が起こる。このような盛り上がりの高さはウェ
ハ１１０の外周部で大きく、中心部では小さくなる。こ
のように外周部で盛り上がりが高くなる理由は以下のと
おりである。
【００１０】電解メッキでは、ウェハ１１０と陽極１３
２との間に電圧を加えることにより、シード層１１２ａ
上にメッキ膜が析出される。ウェハ１１０は周辺部でコ
ンタクト電極１３１とコンタクトされており、電圧を供
給されている。
【００１１】しかし、バリアメタル１１１およびシード
層１１２ａの厚みは極めて薄く、その抵抗は極めて高い
ため、コンタクト電極１３１からの距離に応じてシード
層１１２ａに電位分布が生じてしまう。
【００１２】以上のように、コンタクトに近いウェハ１
１０の周辺部では中心部に比べてメッキの初期における
析出速度が速くなる。このような析出速度の差は、ウェ
ハ１１０上に形成されているメッキＣｕ膜の厚みが薄い
ときに大きくなる。すなわち、メッキの初期に析出速度
の差が最も大きく、メッキ膜厚が厚くなるにつれて小さ
くなる。
【００１３】ＣＭＰ法によりＣｕ膜を除去する際には外
周部の盛り上がりを除去できるように研磨時間を設定す
るため、中心部の溝や孔の部分では過剰に研磨され、Ｃ
ｕ膜の表面（すなわち配線の表面）で凹状のへこみが生
じるという問題があった。その結果、配線抵抗が上昇し
たり、配線抵抗のばらつきが大きくなるといった問題が
あった。
【００１４】また、配線表面にこのような凹状のへこみ
が形成されると、その上の配線層で凹部に金属が残って
しまい、配線の短絡不良を引き起こすといった問題もあ
った。
【００１５】それゆえ、本発明の目的は、基板の中心部
と外周部とでのメッキの析出速度の差を小さくすること
ができる半導体装置およびその製造方法を提供すること
である。
【００１６】
【課題を解決するための手段】本発明の一の局面に従う
半導体装置は、メッキ法を用いて形成された導電層をそ
れぞれが有する複数のチップ用素子形成領域と、複数の
チップ用素子形成領域を分割するスクライブライン領域
と、スクライブライン領域に形成されかつウェハの端縁
近傍まで延びる配線とを備えている。
【００１７】本発明の一の局面に従う半導体装置によれ
ば、メッキ時にウェハに電圧を供給するためのコンタク
ト電極が接続されるウェハの端縁近傍から、スクライブ
ライン領域内に配線が形成されている。このように配線
を形成することにより、薄いシード層とバリアメタルだ
けの場合よりも抵抗を小さくすることができるため、ウ
ェハの中央部とコンタクト電極が接続される周辺部との
電位差を小さくすることができる。よって、メッキ初期
におけるウェハ中央部と周辺部とのメッキ速度差を低減
でき、ＣＭＰ後の上層配線表面のへこみの発生を抑制す
ることができる。
【００１８】上記一の局面において好ましくは、配線
は、第１のチップ用素子形成領域横から第２のチップ用
素子形成領域横へ延びるように形成されている。
【００１９】このように各チップ用素子形成領域横のス
クライブライン領域内を配線が延在することで、抵抗低
減効果をさらに向上させることができる。
【００２０】上記一の局面において好ましくは、配線は
チップ用素子形成領域の周囲を取囲んでいる。
【００２１】このように各チップ用素子形成領域の周囲
を取囲むように配線が延在することで、抵抗低減効果を
さらに向上させることができる。
【００２２】上記一の局面において好ましくは、チップ
用素子形成領域内の素子の特性をテストするためのテス
ト用素子がさらに備えられ、テスト用素子はスクライブ
ラインに配置されている。
【００２３】このようにテスト用素子を有する半導体装
置にも本発明を適用することができる。
【００２４】上記一の局面において好ましくは、配線
は、スクライブにおける切り代の幅よりも太い幅で形成
されている。
【００２５】このように配線の幅を大きくすることによ
り、抵抗低減効果をさらに向上させることができる。
【００２６】上記一の局面において好ましくは、配線は
複数本形成されており、複数本の配線が厚み方向に積層
され、かつ互いに電気的に接続されている。
【００２７】このように配線を積層させることにより、
抵抗低減効果をさらに向上させることができる。
【００２８】上記一の局面において好ましくは、主表面
を有する半導体基板と、半導体基板の主表面であってス
クライブライン領域に形成された不純物領域とがさらに
備えられ、配線は不純物領域に電気的に接続されてい
る。
【００２９】このように配線と不純物領域とを接続する
ことにより、抵抗低減効果をさらに向上させることがで
きる。
【００３０】本発明の他の局面に従う半導体装置は、メ
ッキ法を用いて形成された導電層を有するチップ用素子
形成領域と、チップ用素子形成領域の周囲を取囲むよう
に形成されたスクライブライン領域と、チップ用素子形
成領域を取囲むようにスクライブライン領域に形成され
かつ半導体チップの端縁に達する配線とを備えている。
【００３１】本発明の他の局面に従う半導体装置によれ
ば、スクライブライン領域に配線が形成されているた
め、上記一の局面と同様、ＣＭＰ後の上層配線表面のへ
こみの発生を抑制することができる。また、配線はチッ
プ用素子形成領域の周囲を取囲んでいるため、抵抗低減
効果を向上させることができる。
【００３２】上記他の局面において好ましくは、チップ
用素子形成領域内の素子の特性をテストするためのテス
ト用素子がさらに備えられ、テスト用素子はスクライブ
ライン領域に配置されている。
【００３３】このようにテスト用素子を有する半導体装
置にも本発明を適用することができる。
【００３４】上記の他の局面において好ましくは、配線
が複数本形成され、複数本の配線が厚み方向に積層され
かつ互いに電気的に接続されている。
【００３５】このように配線を積層させることにより、
抵抗低減効果をさらに向上させることができる。
【００３６】上記他の局面において好ましくは、主表面
を有する半導体基板と、半導体基板の主表面であってス
クライブライン領域に形成された不純物領域とがさらに
備えられ、配線は不純物領域に電気的に接続されてい
る。
【００３７】このように不純物領域と配線とが接続され
ることにより、抵抗低減効果をさらに向上させることが
できる。
【００３８】本発明の半導体装置の製造方法は、複数の
チップ用素子形成領域と複数のチップ用素子形成領域の
各々を分割するスクライブライン領域とを有する半導体
装置の製造方法であって、以下の工程を備えている。
【００３９】まずウェハの端縁近傍からスクライブライ
ン領域内を延びるように配線が形成される。そして配線
に接するようにウェハ表面にメッキ用シード層が形成さ
れる。そしてメッキ用シード層および配線にメッキ用電
極から電圧を与えながらメッキすることにより、メッキ
用シード層上にメッキ膜が形成される。
【００４０】本発明の半導体装置の製造方法によれば、
メッキ時にウェハに電圧を供給するためのコンタクト電
極が接続されるウェハの端縁近傍からスクライブライン
領域内に配線が形成されている。このように配線を形成
することにより、薄いシード層とバリアメタルだけの場
合よりも抵抗を小さくすることができるため、ウェハ中
央部とコンタクト電極が接続される周辺部との電位差を
小さくすることができる。よって、メッキ初期における
ウェハ中央部と周辺部とのメッキ速度差を低減すること
ができ、ＣＭＰ後の上層配線表面のへこみの発生を抑制
することができる。
【００４１】上記の半導体装置の製造方法において好ま
しくは、配線を形成する工程とメッキ用シード層を形成
する工程とメッキ膜を形成する工程とを繰返すことによ
り、複数の配線がスクライブライン領域に積層される。
【００４２】このように配線を積層させることにより、
抵抗低減効果をさらに向上させることができる。
【００４３】上記の半導体装置の製造方法において好ま
しくは、半導体基板の主表面であってスクライブライン
領域に不純物領域を形成する工程がさらに備えられ、配
線は不純物領域に電気的に接続されている。
【００４４】このように不純物領域と配線とが接続され
ることにより、抵抗低減効果をさらに向上させることが
できる。
【００４５】上記の半導体装置の製造方法において好ま
しくは、不純物領域は、チップ用素子形成領域に形成さ
れる素子用不純物領域と同時のイオン注入により形成さ
れる。
【００４６】これにより、製造工程を簡略化することが
できる。
【００４７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００４８】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の構成を概略的に示す平面図
であり、図２は図１のスクライブライン領域の構成を概
略的に示す部分断面斜視図である。
【００４９】図１を参照して、本実施の形態では、ウェ
ハ１０は、複数のチップ用素子形成領域と、その複数の
チップ用素子形成領域を分け隔てるスクライブライン領
域とを有している。そのスクライブライン領域内を延在
しかつウェハ１０の端縁近傍（たとえば領域Ｐ）まで延
びるように配線１が形成されている。この領域Ｐは、ウ
ェハ１０に配置されたすべてのチップ用素子形成領域よ
りも外周に位置しており、電解メッキ時においてコンタ
クト電極が接続される位置に対応している。
【００５０】図２を参照して、スクライブライン領域に
おいては、半導体基板３の表面上に複数層の絶縁膜２が
積層されている。この各絶縁膜２には、配線用溝２ａ2
が設けられており、その配線用溝２ａ2内に配線１が埋
め込まれている。この配線１は、たとえばＴａＮ膜より
なるバリアメタル１ａと、メッキを用いて形成されたＣ
ｕ膜１ｂとから構成されている。また厚み方向に積層さ
れた各配線１は、絶縁膜２に設けられた接続孔２ａ1を
介して相互に電気的に接続されている。
【００５１】なお、図２において最上層の絶縁膜２にお
ける接続孔２ａ1および配線用溝２ａ2内の配線の図示が
省略されているが、これは接続孔２ａ1および配線用溝
２ａ 2の形状を明瞭に示すためである。
【００５２】なおチップ用素子形成領域のサイズは、た
とえば１ｃｍ×１ｃｍであり、スクライブライン領域の
幅はたとえば１００μｍである。また配線１の幅はたと
えば０．４μｍであり、配線１同士の間隔はたとえば
０．４μｍであり、配線１の深さはたとえば０．８μｍ
である。また、接続孔２ａ1の開口径はたとえば０．３
μｍであり、深さはたとえば０．６μｍであり、配線方
向の接続孔２ａ1の間隔はたとえば０．７μｍである。
【００５３】次に、本実施の形態の製造方法について説
明する。図３〜図５は、本発明の実施の形態１における
半導体装置の製造方法を工程順に示す概略断面図であ
る。図３を参照して、図示しない半導体基板上に、下層
の絶縁膜２が形成され、この下層の絶縁膜２に配線用溝
２ａ2が形成される。この配線用溝２ａ2内を埋め込むよ
うにバリアメタル１ａとＣｕ膜１ｂとからなる下層配線
１がチップ用素子形成領域とスクライブライン領域との
各々に形成される。
【００５４】なお、必要であれば下層の絶縁膜２に接続
孔も形成される。この下層の絶縁膜２上に上層の絶縁膜
２が形成される。この上層の絶縁膜２に、通常の写真製
版技術およびエッチング技術により、チップ用素子形成
領域とスクライブライン領域との各々に接続孔２ａ1と
配線用溝２ａ2とが形成される。
【００５５】この接続孔２ａ1および配線用溝２ａ2が形
成された上層の絶縁膜２の表面上に、バリアメタル１ａ
としてたとえばＴａＮ膜が５０ｎｍの厚みでスパッタ法
により形成され、さらにその上にメッキ膜のシード層１
ｂ1としてたとえばＣｕ膜が１５０ｎｍの厚みでスパッ
タ法により形成される。
【００５６】図４を参照して、図２７に示す電解メッキ
装置を用いて硫酸銅浴のメッキ液中で電解メッキを行な
うことにより、接続孔２ａ1および配線用溝２ａ2を埋め
込むようにＣｕが析出されてＣｕ膜１ｂが形成される。
この後、ＣＭＰ法により、上層の絶縁膜２の上面が露出
するまでＣｕ膜１ｂおよびバリアメタル１ａが研磨除去
される。
【００５７】図５を参照して、このＣＭＰ法により、接
続孔２ａ1および配線用溝２ａ2内にのみバリアメタル１
ａとＣｕ膜１ｂとが残存されて配線１が形成される。ま
たこの配線１の上面と上層の絶縁膜２の上面とは実質的
に同一の平面を構成する。
【００５８】この後、スクライブライン領域においてス
クライブが行なわれ、図１に示すウェハ１０は、図６に
示すように複数個の半導体チップ１０Ａに分割される。
【００５９】図６を参照して、各半導体チップ１０Ａ
は、回路素子が形成されたチップ用素子形成領域と、そ
のチップ用素子形成領域の周囲を取囲むスクライブライ
ン領域とを有している。そのスクライブライン領域には
配線１が形成されている。この配線１は、チップ用素子
形成領域を取囲むとともに、チップの端縁にまで達して
いる。つまり配線１はチップ１０Ａの対辺をなす１辺側
の端縁から他辺側の端縁まで延びている。
【００６０】本実施の形態においては、図１に示すよう
にスクライブライン領域に延びる配線１を設けたことに
より、電解メッキの際におけるコンタクト電極周辺とウ
ェハ１０の中心部との間の抵抗の差を小さくすることが
できる。このため、ウェハ１０の中心部と外周部とのメ
ッキの析出速度の差を小さくすることができる。
【００６１】本願発明者らは、この析出速度の差につい
て調べた。図３に示すように基板上にバリアメタル１ａ
としてＴａＮ膜を５０ｎｍの厚みで形成し、さらにメッ
キ膜のシード層１ｂ1としてＣｕ膜を１５０ｎｍの厚み
で形成し、さらに図４に示すように電解メッキにより接
続孔２ａ1および配線用溝２ａ2をＣｕ膜１ｂで埋め込ん
だ。そのときのＣｕ膜の盛り上がりの高さを表１に示
す。また従来の構造で電解メッキを行なった場合の結果
も表１に併せて示す。
【００６２】なお、評価したパターンはチップ内に形成
された配線パターンで、配線１の幅は０．６μｍ、配線
１同士の間隔は０．６μｍ、配線用溝２ａ2の深さは
０．８μｍであり、メッキしたＣｕ膜の厚みはベタ膜換
算で２００ｎｍである。
【００６３】
【表１】
【００６４】表１の結果より、スクライブライン領域に
配線１を形成することにより、ウェハ１０の中心部と外
周部でのメッキの析出速度の差を小さくできることがわ
かる。
【００６５】なお、本実施の形態では、図２に示すよう
に配線１のみを積層した構成について説明したが、図７
に示すようにタングステンプラグ４を介してサリサイド
５や半導体基板３表面に形成された不純物拡散層６と電
気的に接続して積層することにより、さらに抵抗低減の
効果を高めることができる。
【００６６】また、図７に示す不純物拡散領域６は、図
８に示すようにチップ用素子形成領域内の不純物領域１
６と同一のイオン注入工程により形成されることが好ま
しい。この場合、半導体基板３上にたとえばレジストパ
ターン２１がマスクとして形成された状態でイオン注入
が施される。これにより、製造工程を簡略化することが
可能となる。
【００６７】（実施の形態２）実施の形態１では、上下
の配線１同士を接続孔２ａ1を介して接続した例につい
て説明したが、配線用溝２ａ2自体を絶縁膜の上面から
下面まで貫通させて上下配線１同士を接続することで、
より抵抗低減の効果を高めることができる。この内容
を、実施の形態２として図９を用いて説明する。
【００６８】図９は、本発明の実施の形態２における半
導体装置のスクライブライン領域の構成を概略的に示す
部分断面斜視図である。図９を参照して、本実施の形態
の構成においては、絶縁膜２の上面から下面に達するよ
うに配線用溝２ａ2が形成されている。この配線用溝２
ａ2内を埋め込むようにたとえばバリアメタルとＣｕ膜
とからなる配線が形成される。
【００６９】配線用溝２ａ2内に形成された配線の幅は
たとえば０．４μｍ、配線用溝２ａ2同士の間隔はたと
えば０．４μｍ、配線用溝２ａ2の深さはたとえば１．
４μｍである。なお、図９においては、配線用溝２ａ2
の形状を明確に示すため配線の図示が省略されている。
【００７０】また、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、その説明
は省略する。
【００７１】本願発明者らは、実施の形態１と同様にし
て、図９に示す構成において３層の配線層を形成し、４
層目の配線用溝２ａ2を電解メッキによりＣｕ膜で埋め
込んだときのＣｕ膜の盛り上がりの高さを調べた。その
結果を表２に示す。
【００７２】
【表２】
【００７３】表２の結果より、スクライブライン領域に
配線を形成することにより、ウェハ１０の中心部と外周
部でのメッキの析出速度の差が小さくできることがわか
る。
【００７４】（実施の形態３）実施の形態１および２で
は、配線１として幅の細い配線を用いた例について示し
たが、配線の幅を広くすることにより、より抵抗低減の
効果を高めることができる。この内容を実施の形態３と
して図１０を用いて説明する。
【００７５】図１０は、本発明の実施の形態３における
半導体装置のスクライブライン領域の構成を概略的に示
す部分断面斜視図である。図１０を参照して、本実施の
形態においては、絶縁膜２に幅広の配線用溝２ａ2が形
成されており、その配線用溝２ａ2の下側に複数の接続
孔２ａ1が形成されている。この接続孔２ａ1および配線
用溝２ａ2内を埋め込むように、バリアメタルとＣｕ膜
とからなる配線が形成されている。
【００７６】配線用溝２ａ2の幅はたとえば４０μｍ、
配線用溝２ａ2の深さはたとえば０．８μｍ、配線用溝
２ａ2同士の間隔はたとえば５μｍである。また接続孔
２ａ1の開口径はたとえば０．３μｍ、接続孔２ａ1の深
さはたとえば０．６μｍ、接続孔２ａ1同士の間隔はた
とえば０．７μｍである。
【００７７】なお図１０においては、配線用溝２ａ2お
よび接続孔２ａ1の構成を明確に示すため配線の図示が
省略されている。
【００７８】また、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、その説明
は省略する。
【００７９】本願発明者らは、実施の形態１と同様にし
て、図１０に示す構成において３層の配線層を形成し、
４層目の配線用溝２ａ2および接続孔２ａ1を電解メッキ
によりＣｕ膜で埋め込んだときのＣｕ膜の盛り上がりの
高さを調べた。その結果を表３に示す。
【００８０】
【表３】
【００８１】表３の結果より、スクライブライン領域に
配線を形成することにより、ウェハ１０の中心部と外周
部でのメッキの析出速度の差を小さくできることがわか
る。
【００８２】なお、図１０の構成においては、接続孔２
ａ1として孔を用いた例について説明したが、図１１に
示すように配線の長手方向に延びる接続用溝２ａ1を用
いることにより、より抵抗低減の効果を高めることがで
きる。
【００８３】（実施の形態４）実施の形態１〜３では、
配線を幅方向に複数本並べた例について示したが、配線
を格子状に互いに接続することにより、より抵抗低減の
効果を高めることができる。この内容を実施の形態４と
して図１２および図１３を用いて説明する。
【００８４】図１２は、本発明の実施の形態４における
半導体装置のウェハ状態の構成を概略的に示す部分平面
図であり、図１３は図１２のスクライブライン領域の構
成を概略的に示す部分断面斜視図である。
【００８５】図１２および図１３を参照して、配線１
は、格子状に互いに接続されながらスクライブライン領
域に延在している。この格子状の配線１は、配線用溝２
ａ2内に埋め込まれており、その配線用溝２ａ2の下に位
置する接続孔２ａ1を介して下層の配線と電気的に接続
されている。
【００８６】チップ用素子形成領域のサイズはたとえば
１ｃｍ×１ｃｍであり、スクライブライン領域の幅はた
とえば１００μｍであり、格子状に接続される各配線１
の幅はたとえば０．４μｍであり、配線１同士の間隔は
０．４μｍであり、配線用溝２ａ2の深さはたとえば
０．８μｍであり、接続孔２ａ1の開口径はたとえば
０．３μｍであり、接続孔２ａ1の深さはたとえば０．
６μｍであり、接続孔２ａ1の配線方向の間隔はたとえ
ば０．７μｍである。
【００８７】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、その説明
は省略する。
【００８８】本願発明者らは、実施の形態１と同様にし
て、図１２および図１３に示す構成において３層の配線
層を形成し、４層目の配線用溝２ａ2および接続孔２ａ1
を電解メッキによりＣｕ膜で埋め込んだときのＣｕの盛
り上がりの高さについて調べた。その結果を表４に示
す。
【００８９】
【表４】
【００９０】表４の結果より、スクライブライン領域に
配線を形成することにより、ウェハ１０の中心部と外周
部でのメッキの析出速度の差を小さくできることがわか
る。
【００９１】なお、本実施の形態では、配線用溝２ａ2
を格子状にした例について説明したが、図１４に示すよ
うに接続孔２ａ1が格子状に形成されてもよい。この場
合、配線用溝２ａ2を格子状にする場合よりも下層の配
線との接続面積を大きくできるため、抵抗低減の効果を
より高めることができる。
【００９２】なお、図１２に示す状態でスクライブを行
なうことにより、ウェハは図１５に示す構成を有する複
数の半導体チップ１０Ａに分離される。
【００９３】（実施の形態５）図１６は、本発明の実施
の形態５における半導体装置のウェハ状態の構成を概略
的に示す部分平面図である。図１６を参照して、スクラ
イブライン領域に配置される配線１は、スクライブ時に
切断される部分（スクライブ部）に位置しないようにす
ることが好ましい。なぜなら、配線材料には弾性がある
ため、スクライブ部に配線１が位置していると、うまく
スクライブができないためである。
【００９４】なお、これ以外の構成については、上述し
た実施の形態１と同じであるため、その説明は省略す
る。
【００９５】（実施の形態６）図１７は、実施の形態６
における半導体装置のウェハ状態の構成を概略的に示す
部分平面図である。図１７を参照して、スクライブライ
ン領域には、チップ用素子形成領域内の回路素子などの
特性をテストするためのテスト用素子（ＴＥＧ：Test E
lement Group）が形成されている場合があり、この場合
には、このＴＥＧを避けるように配線１が形成される。
【００９６】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、その説明
は省略する。
【００９７】また、図１７に示す状態でスクライブを行
なうことにより、ウェハは図１８に示す構成を有する複
数の半導体チップ１０Ａに分離される。
【００９８】また、ＴＥＧの配置位置は図１７の位置に
限定されるものではなく、スクライブライン領域のさま
ざまな位置に配置される。たとえばＴＥＧは、図１９に
示すようにスクライブにより切断される領域（スクライ
ブ部）に位置していてもよい。図１９示す状態でスクラ
イブを行なうことにより、ウェハは図２０に示す構成を
有する複数の半導体チップ１０Ａに分離される。
【００９９】（実施の形態７）図２１は、本発明の実施
の形態７における半導体装置のウェハ状態の構成を概略
的に示す部分平面図である。図２１を参照して、スクラ
イブライン領域に配置される配線１は、スクライブ時に
おける切り代（スクライブ部）の幅よりも広い幅を有し
ていてもよい。この場合、配線１の幅を広くすることが
できるため、抵抗低減の効果をより一層向上させること
ができる。
【０１００】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、その説明
は省略する。
【０１０１】図２１の状態からスクライブが施される
と、図２２に示すように配線１はチップ１０Ａの端縁全
周に位置することになる。
【０１０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０３】
【発明の効果】本発明の一の局面に従う半導体装置によ
れば、メッキ時にウェハに電圧を供給するためのコンタ
クト電極が接続されるウェハの端縁近傍から、スクライ
ブライン領域内に配線が形成されている。このように配
線を形成することにより、薄いシード層とバリアメタル
だけの場合よりも抵抗を小さくすることができるため、
ウェハの中央部とコンタクト電極が接続される周辺部と
の電位差を小さくすることができる。よって、メッキ初
期におけるウェハ中央部と周辺部とのメッキ速度差を低
減でき、ＣＭＰ後の上層配線表面のへこみの発生を抑制
することができる。
【０１０４】上記一の局面において好ましくは、配線
は、第１のチップ用素子形成領域横から第２のチップ用
素子形成領域横へ延びるように形成されている。このよ
うに各チップ用素子形成領域横のスクライブライン領域
内を配線が延在することで、抵抗低減効果をさらに向上
させることができる。
【０１０５】上記一の局面において好ましくは、配線は
チップ用素子形成領域の周囲を取囲んでいる。このよう
に各チップ用素子形成領域の周囲を取囲むように配線が
延在することで、抵抗低減効果をさらに向上させること
ができる。
【０１０６】上記一の局面において好ましくは、チップ
用素子形成領域内の素子の特性をテストするためのテス
ト用素子がさらに備えられ、テスト用素子はスクライブ
ラインに配置されている。このようにテスト用素子を有
する半導体装置にも本発明を適用することができる。
【０１０７】上記一の局面において好ましくは、配線
は、スクライブにおける切り代の幅よりも太い幅で形成
されている。このように配線の幅を大きくすることによ
り、抵抗低減効果をさらに向上させることができる。
【０１０８】上記一の局面において好ましくは、配線は
複数本形成されており、複数本の配線が厚み方向に積層
され、かつ互いに電気的に接続されている。このように
配線を積層させることにより、抵抗低減効果をさらに向
上させることができる。
【０１０９】上記一の局面において好ましくは、主表面
を有する半導体基板と、半導体基板の主表面であってス
クライブライン領域に形成された不純物領域とがさらに
備えられ、配線は不純物領域に電気的に接続されてい
る。このように配線と不純物領域とを接続することによ
り、抵抗低減効果をさらに向上させることができる。
【０１１０】本発明の他の局面に従う半導体装置によれ
ば、スクライブライン領域に配線が形成されているた
め、上記一の局面と同様、ＣＭＰ後の上層配線表面のへ
こみの発生を抑制することができる。また、配線はチッ
プ用素子形成領域の周囲を取囲んでいるため、抵抗低減
効果を向上させることができる。
【０１１１】上記他の局面において好ましくは、チップ
用素子形成領域内の素子の特性をテストするためのテス
ト用素子がさらに備えられ、テスト用素子はスクライブ
ライン領域に配置されている。このようにテスト用素子
を有する半導体装置にも本発明を適用することができ
る。
【０１１２】上記の他の局面において好ましくは、配線
が複数本形成され、複数本の配線が厚み方向に積層され
かつ互いに電気的に接続されている。このように配線を
積層させることにより、抵抗低減効果をさらに向上させ
ることができる。
【０１１３】上記他の局面において好ましくは、主表面
を有する半導体基板と、半導体基板の主表面であってス
クライブライン領域に形成された不純物領域とがさらに
備えられ、配線は不純物領域に電気的に接続されてい
る。このように不純物領域と配線とが接続されることに
より、抵抗低減効果をさらに向上させることができる。
【０１１４】本発明の半導体装置の製造方法によれば、
メッキ時にウェハに電圧を供給するためのコンタクト電
極が接続されるウェハの端縁近傍からスクライブライン
領域内に配線が形成されている。このように配線を形成
することにより、薄いシード層とバリアメタルだけの場
合よりも抵抗を小さくすることができるため、ウェハ中
央部とコンタクト電極が接続される周辺部との電位差を
小さくすることができる。よって、メッキ初期における
ウェハ中央部と周辺部とのメッキ速度差を低減すること
ができ、ＣＭＰ後の上層配線表面のへこみの発生を抑制
することができる。
【０１１５】上記の半導体装置の製造方法において好ま
しくは、配線を形成する工程とメッキ用シード層を形成
する工程とメッキ膜を形成する工程とを繰返すことによ
り、複数の配線がスクライブライン領域に積層される。
このように配線を積層させることにより、抵抗低減効果
をさらに向上させることができる。
【０１１６】上記の半導体装置の製造方法において好ま
しくは、半導体基板の主表面であってスクライブライン
領域に不純物領域を形成する工程がさらに備えられ、配
線は不純物領域に電気的に接続されている。このように
不純物領域と配線とが接続されることにより、抵抗低減
効果をさらに向上させることができる。
【０１１７】上記の半導体装置の製造方法において好ま
しくは、不純物領域は、チップ用素子形成領域に形成さ
れる素子用不純物領域と同時のイオン注入により形成さ
れる。これにより、製造工程を簡略化することができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す平面図である。
【図２】 本発明の実施の形態１における半導体装置の
スクライブ部の構成を概略的に示す部分断面斜視図であ
る。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
チップ状態の構成を概略的に示す平面図である。
【図７】 本発明の実施の形態１における半導体装置の
スクライブ部におけるその他の構成を示す部分断面斜視
図である。
【図８】 図７の構成の製造方法を説明するための概略
断面図である。
【図９】 本発明の実施の形態２における半導体装置の
スクライブ部における構成を概略的に示す部分断面斜視
図である。
【図１０】 本発明の実施の形態３における半導体装置
のスクライブ部における構成を概略的に示す部分断面斜
視図である。
【図１１】 本発明の実施の形態３における半導体装置
のスクライブ部におけるその他の構成を概略的に示す部
分断面斜視図である。
【図１２】 本発明の実施の形態４における半導体装置
のウェハ状態の構成を概略的に示す平面図である。
【図１３】 本発明の実施の形態４における半導体装置
のスクライブライン領域における構成を概略的に示す部
分断面斜視図である。
【図１４】 本発明の実施の形態４における半導体装置
のスクライブライン領域における他の構成を概略的に示
す部分断面斜視図である。
【図１５】 本発明の実施の形態４における半導体装置
のチップ状態の構成を概略的に示す平面図である。
【図１６】 本発明の実施の形態５における半導体装置
のウェハ状態の構成を概略的に示す平面図である。
【図１７】 本発明の実施の形態６における半導体装置
のウェハ状態の構成を概略的に示す平面図である。
【図１８】 本発明の実施の形態６における半導体装置
のチップ状態の構成を概略的に示す平面図である。
【図１９】 本発明の実施の形態６における半導体装置
のウェハ状態のその他の構成を概略的に示す平面図であ
る。
【図２０】 本発明の実施の形態６における半導体装置
のチップ状態のその他の構成を概略的に示す平面図であ
る。
【図２１】 本発明の実施の形態７における半導体装置
のウェハ状態の構成を概略的に示す平面図である。
【図２２】 本発明の実施の形態７における半導体装置
のチップ状態の構成を概略的に示す平面図である。
【図２３】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
【図２４】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
【図２５】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
【図２６】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
【図２７】 電解メッキの工程を説明するための図であ
る。
【符号の説明】
１ 配線、２ 絶縁膜、２ａ1 接続孔、２ａ2 配線用
溝、１ａ バリアメタル、１ｂ Ｃｕ膜、３ 半導体基
板、４ タングステンプラグ、５ サリサイド、６ 不
純物拡散層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB04 BB18 BB19 BB24 BB32 CC01 DD03 DD08 DD37 DD52 DD75 FF13 FF16 FF22 HH00 HH16 5F033 HH11 HH32 JJ01 JJ11 JJ19 JJ25 JJ32 KK01 KK11 MM01 MM02 MM12 MM13 MM29 NN06 NN07 PP15 PP27 PP33 QQ09 QQ37 QQ48 XX00 XX08 XX33

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 メッキ法を用いて形成された導電層をそ
    れぞれが有する複数のチップ用素子形成領域と、 前記複数のチップ用素子形成領域を分割するスクライブ
    ライン領域と、 前記スクライブライン領域に形成され、かつウェハの端
    縁近傍まで延びる配線とを備えた、半導体装置。
  2. 【請求項２】 前記配線は、第１のチップ用素子形成領
    域横から第２のチップ用素子形成領域横へ延びるように
    形成されていることを特徴とする、請求項１に記載の半
    導体装置。
  3. 【請求項３】 前記配線は前記チップ用素子形成領域の
    周囲を取囲んでいることを特徴とする、請求項１または
    ２に記載の半導体装置。
  4. 【請求項４】 前記チップ用素子形成領域内の素子の特
    性をテストするためのテスト用素子をさらに備え、前記
    テスト用素子は前記スクライブライン領域に配置されて
    いることを特徴とする、請求項１〜３のいずれかに記載
    の半導体装置。
  5. 【請求項５】 前記配線は、スクライブにおける切り代
    の幅よりも太い幅で形成されていることを特徴とする、
    請求項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記配線を複数本有し、 複数本の前記配線が厚み方向に積層され、かつ互いに電
    気的に接続されていることを特徴とする、請求項１〜５
    のいずれかに記載の半導体装置。
  7. 【請求項７】 主表面を有する半導体基板と、 前記半導体基板の主表面であって前記スクライブライン
    領域に形成された不純物領域とをさらに備え、 前記配線は前記不純物領域に電気的に接続されているこ
    とを特徴とする、請求項１〜６のいずれかに記載の半導
    体装置。
  8. 【請求項８】 メッキ法を用いて形成された導電層を有
    するチップ用素子形成領域と、 前記チップ用素子形成領域の周囲を取囲むように形成さ
    れたスクライブライン領域と、 前記チップ用素子形成領域を取囲むように前記スクライ
    ブライン領域に形成され、かつ半導体チップの端縁に達
    する配線とを備えた、半導体装置。
  9. 【請求項９】 前記チップ用素子形成領域内の素子の特
    性をテストするためのテスト用素子をさらに備え、前記
    テスト用素子は前記スクライブライン領域に配置されて
    いることを特徴とする、請求項８に記載の半導体装置。
  10. 【請求項１０】 前記配線を複数本有し、 複数本の前記配線が厚み方向に積層され、かつ互いに電
    気的に接続されていることを特徴とする、請求項８また
    は９に記載の半導体装置。
  11. 【請求項１１】 主表面を有する半導体基板と、 前記半導体基板の主表面であって前記スクライブライン
    領域に形成された不純物領域とをさらに備え、 前記配線は前記不純物領域に電気的に接続されているこ
    とを特徴とする、請求項８〜１０のいずれかに記載の半
    導体装置。
  12. 【請求項１２】 複数のチップ用素子形成領域と前記複
    数のチップ用素子形成領域の各々を分割するスクライブ
    ライン領域とを有する半導体装置の製造方法であって、 ウェハの端縁近傍から前記スクライブライン領域内を延
    びるように配線を形成する工程と、 前記配線に接するように前記ウェハ表面にメッキ用シー
    ド層を形成する工程と、 前記メッキ用シード層および前記配線にメッキ用電極か
    ら電圧を与えながらメッキすることにより、前記メッキ
    用シード層上にメッキ膜を形成する工程とを備えた、半
    導体装置の製造方法。
  13. 【請求項１３】 前記配線を形成する工程と、前記メッ
    キ用シード層を形成する工程と、前記メッキ膜を形成す
    る工程とを繰返すことにより、複数の前記配線が前記ス
    クライブライン領域に積層されることを特徴とする、請
    求項１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 半導体基板の主表面であって前記スク
    ライブライン領域に不純物領域を形成する工程をさらに
    備え、 前記配線は前記不純物領域に電気的に接続されているこ
    とを特徴とする、請求項１２または１３に記載の半導体
    装置の製造方法。
  15. 【請求項１５】 前記不純物領域は、前記チップ用素子
    形成領域に形成される素子用不純物領域と同時のイオン
    注入により形成されることを特徴とする、請求項１４に
    記載の半導体装置の製造方法。
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