KR20090036100A - 플라즈마 디스플레이 장치 - Google Patents

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KR20090036100A
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겐이찌 야마모또
게이조 스즈끼
히로시 가지야마
시룬 호
도모까쯔 기시
교지 가리야
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가부시키가이샤 히타치세이사쿠쇼
히다찌 플라즈마 디스플레이 가부시키가이샤
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Abstract

고발광 효율의 플라즈마 디스플레이 장치를 제공한다. 적어도 어드레스 기간과 발광 표시를 위한 서스테인 기간을 갖는 구동을 행하는 플라즈마 디스플레이 장치에 대하여, 상기 서스테인 기간 내에 펄스 인가 기간과 간극 기간을 갖고, 상기 간극 기간의 직전의 펄스 인가 기간에서, 상기 서스테인 전극 쌍에서 상대적으로 플러스의 전압이 인가되어 있는 전극의 전압을 Vsp로 하고, 다른 쪽의 전극의 전압을 Vsn으로 하며, 상기 간극 기간에서 Vsp-Vsn이 유의적으로 마이너스의 값을 갖고, 상기 간극 기간에 방전 발광을 갖는 것을 특징으로 한다.
Figure 112009016243324-PAT00001
PDP, 플라즈마 디스플레이, 서스테인, 간극, 방전, 발광, 효율

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
본원 발명은 플라즈마 디스플레이 패널(Plasma Display Panel: 이하, PDP라고 함)을 이용한 플라즈마 디스플레이 장치 및 그 구동 방법에 관한 것이다. 본원 발명은 특히, 자외선 발생 효율을 향상시켜 발광 효율을 향상시킬 때 유효하다.
최근, 대형 박형 컬러 표시 장치로서, 소위 ac 면 방전형 PDP를 이용한 플라즈마 디스플레이 장치가 양산 단계에 들어갔다. 약칭인 ac 면 방전형 PDP는, ac 전압 구동으로 면 방전형 PDP를 의미한다.
도 21은 지금까지 알려진 3전극 구조의 ac 면 방전형 PDP의 예를 도시한 사시도이다. 도 21에 도시한 ac 면 방전형 PDP에서는 2매의 유리 기판, 즉 전면 기판(21) 및 배면 기판(28)이 대향 배치되고, 이들의 간극이 방전 공간(33)이 된다. 방전 공간(33)에는 방전 가스가 통상 수백 Torr 이상의 압력으로 봉입되어 있다. 방전 가스로는 He, Ne, Xe, 또는 Ar 등의 혼합 가스를 이용하는 것이 일반적이다.
표시면으로서의 전면 기판(21)의 하면에는, 주로 표시 발광을 위한 서스테인 방전(유지 방전이라고도 함)을 행하는 서스테인 전극 쌍(유지 방전 전극 쌍이라고도 함)이 형성되어 있다. 이 서스테인 전극 쌍은 X 전극, Y 전극이라고 한다. 통 상, X 전극 및 Y 전극은 투명 전극과 투명 전극의 도전성을 보충하는 불투명 전극으로 구성된다. 즉, X 전극(34)은 X 투명 전극(22-1, 22-2 …)과 불투명한 X 버스 전극(24-1, 24-2 …)으로 구성되고, Y 전극(35)은 Y 투명 전극(23-1, 23-2, …)과 불투명한 Y 버스 전극(25-1, 25-2, …)으로 구성된다. 또한, X 전극을 공통 전극, Y 전극을 독립 전극으로 하는 경우가 많다. 통상, X, Y 전극의 방전 간극 Ldg는 방전 개시 전압이 높아지지 않도록 좁게 설계되고, 인접 간극 Lng는 인접 방전 셀과의 오방전을 방지하도록 넓게 설계된다.
이들 서스테인 전극은 전면 유전체(26)에 의해 피복되고, 이 유전체(26)의 표면에는 산화마그네슘(MgO) 등의 보호막(27)이 형성된다. MgO는 내스퍼터성, 2차 전자 방출 계수가 높기 때문에, 전면 유전체(26)를 보호하고, 방전 개시 전압을 저하시킨다.
한편, 배면 기판(28)의 상면에는 서스테인 전극(X 전극, Y 전극)과 직교 방향으로, 어드레스 방전(기입 방전이라고도 함)을 위한 어드레스 전극(기입 전극, 어드레스 방전 전극, A 전극이라고도 함)(29)이 형성되어 있다. 이 A 전극(29)은 배면 유전체(30)에 의해 피복된다. 이 배면 유전체(30) 위에는 격벽(31)이 A 전극(29) 사이의 위치에 형성되어 있다. 또한, 격벽(31)의 벽면과 배면 유전체(30)의 상면에 의해 형성되는 오목 영역 내에는 형광체(32)가 도포되어 있다. 이 구성에 있어서, 서스테인 전극 쌍과 A 전극과의 교차부가 하나의 방전 셀에 대응하고 있다. 그리고, 방전 셀은 이차원 형상으로 배열되어 있다. 컬러 표시인 경우에는 적, 녹, 청색의 각 형광체가 도포된 3종의 방전 셀을 1세트로 하여 1화소를 구성한 다.
도 22에 도 21의 화살표 D1의 방향으로부터 바라본 방전 셀 1개분의 단면도를 도시하고, 도 23에 도 21의 화살표 D2의 방향으로부터 바라본 방전 셀 1개분의 단면도를 도시한다. 또, 도 23에서, 셀의 경계는 개략 점선으로 나타내는 위치이다. 도 23에서, 부호(3)는 전자, 부호(4)는 플러스 이온, 부호(5)는 플러스의 벽 전하, 부호(6)는 마이너스의 벽 전하를 나타낸다.
다음으로, 본 예의 PDP의 동작에 대하여 설명한다.
PDP의 발광 원리는 X, Y 전극 사이에 인가하는 펄스 전압에 의해 방전을 일으켜, 여기된 방전 가스로부터 발생하는 자외선을 형광체에 의해 가시광으로 변환하는 것이다.
도 24는 PDP 장치의 기본 구성을 도시하는 블록도이다. 상기 PDP(플라즈마 디스플레이 패널, 또는 패널이라고도 함)(100)는 플라즈마 디스플레이 장치(102)에 내장된다. 구동 회로(101)는 화상원(103)으로부터 표시 화면의 신호를 받아, 구동 전압으로 변환하여 PDP(100)의 각 전극에 공급한다. 이 구동 전압의 구체적인 예를 도 25에 도시한다.
도 25의 (a)는 도 21에 도시한 PDP에 1매의 화상을 표시하는 데 필요한 1TV 필드 기간의 구동 전압의 타임차트를 도시하는 도면이다. 도 25의 (b)는 도 25의 (a)의 어드레스 기간(어드레스 방전 기간, 기입 방전 기간이라고도 함)(50)에 A 전극(29), X 전극(34) 및 Y 전극(35)에 인가되는 전압 파형을 도시하는 도면이다. 도 25의 (c)는 도 25의 (a)의 서스테인 기간(서스테인 방전 기간, 유지 방전 기간, 발광 표시 기간이라고도 함)(51) 동안에, 서스테인 전극인 X 전극과 Y 전극 사이에 일제히 인가되는 서스테인 펄스 전압(서스테인 전극 펄스 구동 전압, 유지 방전 전압이라고도 함)과 어드레스 전극에 인가되는 전압을 도시하는 도면이다.
1TV 필드 기간(40)은 복수의 서로 다른 발광 횟수를 갖는 서브 필드(41∼48)로 분할되어 있다. 이 상태를 도 25의 (a)에 (Ⅰ)로 나타낸다.
그리고, 각 서브 필드별 발광과 비발광의 선택에 따라 계조를 표현한다. 예를 들면, 2진법에 기초한 휘도의 가중치를 갖는 8개의 서브 필드를 설정한 경우, 3원색 표시용 방전 셀은 각각 28(=256) 계조의 휘도 표시를 얻어져, 약 1678만색의 색 표시를 할 수 있다.
각 서브 필드는 도 25의 (Ⅱ)에 도시한 바와 같이 다음의 3개의 기간을 갖는다. 첫째는 방전 셀을 초기 상태로 복귀하는 리세트 기간(리세트 방전 기간이라고도 함)(49), 둘째는 발광하는 방전 셀을 선택하는 어드레스 기간(어드레스 방전 기간, 기입 방전 기간이라고도 함)(50), 그리고 셋째는 서스테인 기간(서스테인 방전 기간, 유지 방전 기간, 발광 표시 기간이라고도 함)(51)이다.
도 25의 (b)는 도 25의 (a)의 어드레스 기간(50)에서 A 전극(29), X 전극(34) 및 Y 전극(35)에 인가되는 전압 파형을 도시하는 도면이다. 파형(52)은 어드레스 기간(50)에서의 1개의 A 전극(29)에 인가하는 전압 파형이고, 파형(53)은 X 전극(34)에 인가하는 전압 파형이고, 파형(54, 55)은 각각 Y 전극(35)의 i번째와 (i+1)번째에 인가하는 전압 파형이다. 이에 대한, 각각의 전압은 V0, V1, V21 및 V22(Ⅴ)이다.
도 25의 (b)에 도시한 바와 같이 Y 전극(35)의 i행째에 스캔 펄스(56)가 인가되었을 때, 전압 V0의 A 전극(29)과의 교점에 위치하는 셀에서는 Y 전극과 A 전극 사이, 계속해서 Y 전극과 X 전극 사이에 어드레스 방전이 발생한다. 접지 전위의 A 전극(29)과의 교점에 위치하는 셀에서는 어드레스 방전은 발생하지 않는다. Y 전극의 (i+1)행째에 스캔 펄스(57)가 인가된 경우도 마찬가지이다.
어드레스 방전이 발생한 방전 셀에서는, 도 23에 도시한 바와 같이 방전으로 생긴 전하(벽 전하)가 X, Y 전극을 덮는 유전체막(26) 및 보호막(27)의 표면에 형성되고, X 전극과 Y 전극 사이에 벽 전압 Vw(V)가 발생한다. 상술한 바와 같이 도 23에서, 부호(3)는 전자, 부호(4)는 플러스 이온, 부호(5)는 플러스 벽 전하, 부호(6)는 마이너스 벽 전하를 나타낸다. 이 벽 전하의 유무에 따라, 후속하는 서스테인 기간(51)에서의 서스테인 방전의 유무가 결정된다.
도 25의 (c)는 도 25의 (a)의 서스테인 기간(51) 사이에, 서스테인 전극인 X 전극과 Y 전극 사이에 일제히 인가되는 서스테인 펄스 전압을 도시하는 도면이다. X 전극에는 전압 파형(58)의 서스테인 펄스 전압이 인가되고, Y 전극에는 전압 파형(59)의 서스테인 펄스 전압이 인가된다. 어느 것이나, 전압값은 V3(V)이다. A 전극(29)에는 전압 파형(60)의 구동 전압이 인가되고, 서스테인 기간 내에는 일정 전압(V4)으로 유지된다. 또, 이 전압 V4는 접지 전위의 경우도 있다. V3의 전압의 서스테인 펄스 전압이 교대로 인가됨으로써, X 전극과 Y 전극 사이의 상대 전압은 반전을 반복한다. 이 V3의 전압값은 어드레스 방전에 의한 벽 전압의 유무에 따라 서스테인 방전의 유무가 결정되도록 설정된다.
어드레스 방전이 발생한 방전 셀의 1번째 전압 펄스에 있어서, 방전이 일어나 역극성의 벽 전하가 어느 정도 축적될 때까지 방전은 계속된다. 이 방전의 결과, 축적된 벽 전압은 2번째 반전한 전압 펄스를 지원하는 방향으로 작용하여, 다시 방전이 발생한다. 3번째 펄스 이후도 마찬가지이다. 이와 같이 어드레스 방전을 일으킨 방전 셀의 X 전극과 Y 전극 사이에는 인가 전압 펄스 수만큼의 유지 방전이 발생하여 발광한다. 반대로, 어드레스 방전을 일으키지 않은 방전 셀에서는 발광하지 않는다. 이상이 통례의 PDP 장치의 기본 구성 및 그 구동 방법이다.
또한, 발광 효율을 향상시키는 구동 방법에 관한 주된 기술로서, 다음과 같은 것을 예로 들 수 있다.
(1) 특개평11-65514호에 기재된 방법에 따르면, 1회의 서스테인 방전을 발생시키는 인가 전압 파형이, 저전압의 인가를 선행시킨 후에, 유지 방전을 발생시키기에 충분한 고전압을 장시간 동안 인가하는 것이다. 그러나, 상기 저전압의 인가는 방전 발광을 발생시키지 않는 범위로 한정된 비방전 펄스로, 프라이밍 효과만을 이용하는 것이었다.
(2) 특개2001-13919호에 기재된 방법에 따르면, X 전극에 인덕턴스 성분을 통해 제1 전압원을 접속하고, 제1 전압원보다 높은 파고치의 프라이밍 펄스를 인가하는 스위치와, 프라이밍 펄스 인가 후, 상기 파고치보다 낮은 제2 전압을 인가하는 스위치를 갖는 유지 방전 펄스 발생 회로가 제공된다. 그러나, 상기 인덕턴스 성분에 의한 펄스도 프라이밍 효과만을 이용하는 것이었다.
이상의 종래예의 특징은, 서스테인 전극에 두 단계의 전압 인가가 행해지고 있지만 발광을 수반하는 방전은 2단계째 펄스 인가 시에 발생하는 일회만이다. 즉, 적어도 두 단계의 서스테인 펄스의 1단계째 펄스에 있어서, 서스테인 전극 사이의 발광을 수반하는 방전을 이용하고, 또한 인덕턴스 성분을 상기 1단계째 발광을 수반하는 방전을 일으키기 위해서 이용한 것은 없었다.
현재, PDP를 텔레비전(TV)으로서 보급하기 위한 가장 중요한 과제의 하나가 발광 효율의 향상이다.
본 발명은 플라즈마 디스플레이 패널을 이용한 플라즈마 디스플레이 장치에 있어서, 구동법의 연구에 의해 서스테인 방전의 발광 효율을 향상시키는 기술을 제공하는 데 있다.
우선, 본 발명의 구동 원리를 뒷받침하는 발광 효율 향상의 기본 메카니즘을 설명한다. 고효율화의 기본적인 물리 원리는 약전장(저방전 공간 전압)의 방전에 있어서는 전자 온도가 낮아지므로, 자외선 발생 효율이 높아진다. 자외선 발생 효율이 높아지면 발광 효율도 당연히 높아진다. 따라서, 기술의 기본은 방전 시에 있어서의 방전 공간 전압을 낮게 하는 것이다. 여기서, 방전 공간 전압은 X 전극의 유전체 표면 전위와 Y 전극의 유전체 표면 전위와의 차의 절대값으로, 방전 공간에 실제로 인가되어 있는 전압이다. 즉, 방전 공간 전압은 서스테인 전극 사이에 인가되어 있는 전압과, X, Y 전극의 유전체에 형성되어 있는 벽 전압의 합이다. 또, 상술한 방전 공간 전압과 자외선 발생의 관계 자체는 예를 들면 논문 J. Appl. Phys.88, pp. 5605(2000)에 의해 알려져 있다.
본 발명의 기본적 개념은 다음과 같다.
(1) 간극 기간에 행하는 전치 방전과 그 후에 이어서 행하는 본 방전의 적어 도 두 단계로 서스테인 방전(이하 2단계 서스테인 방전이라고 함)을 행할 것.
(2) 상기 2단계 서스테인 방전을 서스테인 전압 파형의 특성에 의해 실현할 것.
여기서, 서스테인 전극에 소망의 외부 전압이 인가되어 있는 기간을 펄스 인가 기간이라고 하고, 그 이외의 서스테인 기간을 간극 기간이라고 한다. 따라서, 상기 전치 방전에서의 방전 공간 전압은 주로 (그 전의 방전으로 형성된) 벽 전압이고, 저방전 공간 전압에서의 고발광 효율 방전이 실현된다. 또한, 전치 방전에 이어지는 본 방전에서는 전치 방전에 의해 벽 전압이 저하되고 있으며, 종래예에 비하여 저방전 공간 전압에서의 고발광 효율의 본 방전이 실현된다. 본 방전이 저방전 공간 전압으로 발생하는 것은, 전치 방전으로 발생한 공간 전하가 프라이밍 효과를 발휘하기 때문이다.
본원 발명에서는 상기한 저방전 공간 전압으로의 전치 방전을 발생시키기 위해서, 간극 기간에서 서스테인 전극 사이에 적절한 외부 전압을 인가한다. 적절한 외부 전압은, 안정된 상기 2단 방전을 실현하고, 또한 고발광 효율을 실현하는(저방전 공간 전압을 실현하는) 전압이다.
또한, 본원 발명에는 상기 간극 기간에서의 적절한 외부 전압을 실현하기 위해서, 서스테인 전극에 접속된 인덕턴스를 이용하는 형태도 포함하는 것이다. 또, 이하의 설명을 위해, 서스테인 펄스 전압의 강하와 상승을 다음과 같이 정의한다. 즉, 간극 기간의 개시 시에 서스테인 펄스 전압이 변화하는 것을 강하라 하고, 간극 기간의 종료 시에 서스테인 펄스 전압이 변화하는 것을 상승이라고 한다.
본원에 개시되는 발명 중, 대표적인 것의 개요를 설명하면, 다음과 같다.
본원 발명의 골자는 다음과 같은 플라즈마 디스플레이 장치이다.
(1) 적어도 서스테인 전극 쌍을 갖는 복수의 방전 셀을 적어도 구성 요소로 하는 플라즈마 디스플레이 패널을 구비하고,
적어도 어드레스 기간과 발광 표시를 위한 서스테인 기간을 갖는 구동을 행하며,
상기 서스테인 기간 내에, 상기 복수의 방전 셀의 상기 서스테인 전극 쌍 중 적어도 한쪽에, 서스테인 펄스 전압이 인가되는 플라즈마 디스플레이 장치에 대하여,
상기 서스테인 기간에, 적어도 전치 방전과 그에 이어서 발생하는 본 방전을 갖고,
상기 서스테인 펄스는 적어도 상기 전치 방전을 위한 전압 레벨과 상기 본 방전을 위한 전압 레벨을 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
(2) 적어도 서스테인 전극 쌍을 갖는 복수의 방전 셀을 적어도 구성 요소로 하는 플라즈마 디스플레이 패널을 구비하고,
적어도 어드레스 기간과 발광 표시를 위한 서스테인 기간을 갖는 구동을 행하며,
상기 서스테인 기간 내에, 상기 복수의 방전 셀의 상기 서스테인 전극 쌍 중 적어도 한쪽에, 서스테인 펄스 전압이 인가되는 플라즈마 디스플레이 장치에 대하여,
상기 서스테인 기간 내에 펄스 인가 기간과 간극 기간을 가지며,
상기 간극 기간 직전의 펄스 인가 기간에, 상기 서스테인 전극 쌍에서 상대적으로 플러스의 전압이 인가되고 있는 전극의 전압을 Vsp로 하고, 다른 쪽의 전극의 전압을 Vsn으로 하고,
상기 간극 기간에 Vsp-Vsn이 유의적으로 마이너스의 값을 갖고,
상기 간극 기간에 방전 발광을 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
(3) 펄스 인가 기간과 간극 기간으로 이루어지는 서스테인 펄스의 반주기의 기간에서의 상기 Vsp-Vsn의 최대치와 최소치와의 차(Vsp-Vsn의 진폭이라고 함)가 상기 서스테인 전극 쌍 사이의 방전 개시 전압 이상이 되는 것을 특징으로 하는 전항 (1) 또는 전항 (2)에 기재된 플라즈마 디스플레이 장치.
(4) 적어도 상기 전치 방전의 발광 강도보다 상기 본 방전의 발광 강도가 큰 것을 특징으로 하는 전항 (1) 또는 전항 (2)에 기재된 플라즈마 디스플레이 장치.
(5) 상기 전치 방전을 위한 전압 레벨이 상기 인덕턴스 소자의 부설에 의한 것을 특징으로 하는 전항 (1)에 기재된 플라즈마 디스플레이 장치.
(6) 상기 간극 기간에 Vsp-Vsn이 유의적으로 마이너스가 값을 취하도록 하기 위한 수단이 인덕턴스 소자를 갖는 것을 특징으로 하는 전항 (2)에 기재된 플라즈마 디스플레이 장치.
(7) 펄스 상승 시에 인덕턴스 소자를 통하지 않는 형태가 유용하다.
즉, 본 예는 상기 서스테인 펄스의 상승 시에 상기 인덕턴스 소자에는 전류 가 흐르지 않는 구성으로 한 것을 특징으로 하는 전항 (5) 또는 전항 (6)에 기재된 플라즈마 디스플레이 장치이다.
(8) 상기 간극 기간에, 서스테인 펄스 전압의 강하를 갖은 쪽의 서스테인 전극 1과 다른 서스테인 전극 2에, 직전의 펄스 인가 기간의 상기 서스테인 전극 1과 동일 부호의 전압이 인가되는 것을 특징으로 하는 전항 (2)에 기재된 플라즈마 디스플레이 장치이다.
(9) 상기 서스테인 기간 내에, 상기 서스테인 전극 쌍에 인가되는 상기 서스테인 펄스 전압은 적어도 0V 레벨과 Vs 레벨을 갖는 펄스로서, 서로 위상이 반주기 어긋나는 것을 특징으로 하는 전항 (1) 또는 전항 (2)에 기재된 플라즈마 디스플레이 장치.
(10) 상기 서스테인 기간 내에, 상기 서스테인 전극 쌍에 인가되는 상기 서스테인 펄스 전압은 적어도 -Vs 레벨과 +Vs 레벨을 갖는 펄스로서, 서로 위상이 반주기 어긋나는 것을 특징으로 하는 전항 (1) 또는 전항 (2)에 기재된 플라즈마 디스플레이 장치.
본원 발명은 플라즈마 디스플레이 패널의 발광 효율을 향상시키는 구동 방법을 제공한다. 또한, 본원 발명의 다른 실시예에서는 보다 고발광 효율의 플라즈마 디스플레이 장치를 제공할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
〈제1 실시예〉
도 1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 전압 파형(도 1의 (a))과 Xe828㎚ 발광(여기 Xe 원자로부터의 828㎚ 파장의 발광으로, 이하 약칭을 이용함) 파형(도 1의 (b))을 도시한 도면이다. 도 1의 (a), (b)에서 횡축의 시간 축은, 일치시켜 나타내고 있다. 도 2는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 기본 구성도이다. 도 3은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치의 서스테인 펄스 발생 회로의 예를 도시하는 도면, 도 4는 그 동작 파형도이다. 또한, 도 5는 상기 서스테인 펄스 발생 회로의 등가 회로도이다. 또한, 도 26은 종래의 플라즈마 디스플레이 장치인 PDP인 전압 파형(도 26의 (a))과 Xe828㎚ 발광 파형(도 26의 (b))을 도시한 도면이다. 도 26을 본 예와의 비교를 위해 참작한다.
우선, 본 예의 플라즈마 디스플레이 장치의 기본 구성은 다음과 같다. 즉, 도 2에 도시한 바와 같이 제1 실시예는 종래예의 도 21과 마찬가지 구조의 방전 셀을 갖는 패널(201)과, 패널 내의 전극군과 외부 회로의 접속부가 되는 X 전극 단자부(202), Y 전극 단자부(203) 및 A 전극 단자부(204)와, 이들을 구동하는 X 구동 회로(205), Y 구동 회로(206) 및 A 구동 회로(207)와 이들 구동 회로(205, 206, 207)에 표시 화면의 화상 신호를 공급하는 화상원(103) 및 이들 각 구동 회로(205, 206, 207)와 화상원(103)에 전력을 투입하는 전원 회로(208)를 포함한다. X 구동 회로(205)는 리세트 어드레스 기간 X 구동 회로(209), 서스테인 기간 X 구동 회로(210)와, 이들을 적당한 타이밍에서 전환하는 스위치(211)와, 스위치를 제어하는 X 스위치 구동 회로(212)를 포함한다. 또한, Y 전원 구동부(206)는 리세트 어드레스 기간 Y 구동 회로(213), 서스테인 기간 Y 구동 회로(214)와, 이들을 적당한 타이밍에서 전환하는 스위치(215)와, 스위치를 제어하는 Y 스위치 구동 회로(216)를 포함한다.
본 실시의 플라즈마 디스플레이 장치의 구동 방법에 대하여, 도 25, 도 1 및 도 2를 이용하여 설명한다. PDP의 1TV 필드 기간의 구동 방법의 기본은 도 25에 도시한 것과 마찬가지이다. 즉, 각 서브 필드는 도 25의 (a)의 (Ⅱ)에 도시한 바와 같이 방전 셀을 초기 상태로 되돌리는 리세트 기간(49), 발광하는 방전 셀을 선택하는 어드레스 기간(50), 선택한 방전 셀을 표시 발광시키는 서스테인 기간(51)으로 이루어진다.
방전 기간은 적어도 어드레스 기간과 발광 표시를 위해 서스테인 방전을 발생시키는 서스테인 기간을 포함한다. 어드레스 기간에서는 우선, 도 2의 화상원(103)으로부터의 신호에 기초하여, X, Y 스위치 구동 회로(212, 216)에 의해 스위치(211, 215)가 리세트 어드레스 기간 X 구동 회로(209), 리세트 어드레스 기간 Y 구동 회로(213)에 연결된다. 다음으로, 화상원(103)의 신호에 따라 A 구동 회로(103)와 상기 리세트 어드레스 기간 X, Y 구동 회로(209, 213)에 의해, 발광시켜야 되는 소망의 방전 셀에 어드레스 방전을 발생시키고, 상기 소망의 방전 셀의 X, Y 전극 사이에 벽 전압 Vw(V)를 발생시킨다. 이에 의해, 서스테인 기간에 발광하 는 방전 셀로 하지 않는 방전 셀이 선택된다. 서스테인 기간 내에, X 전극(34)과 Y 전극(35) 사이에, 이 벽 전압이 있을 때에만 방전하는 정도의 전압을 X 전극과 Y 전극 사이에 인가함으로써, 소망의 방전 셀만 방전 발광한다.
서스테인 기간(51)에는 스위치(211, 215)가 서스테인 기간 X, Y 구동 회로(210, 214)측에 연결된다. 도 1의 (a)에, 서스테인 기간(51)에 X 전극과 Y 전극에 일제히 인가되는 서스테인 펄스의 전압 파형 및 A 전극(29)에 인가되는 일정 전압 V4의 어드레스 전압 파형을 도시한다. 여기서, Vx, Vy는 X, Y 전극에 인가하는 서스테인 펄스 전압, Vx-Vy는 이들 전압의 차분, 즉 X-Y 전극간 전압이다. 도 1의 (b)에 이 서스테인 기간에서의, Xe828㎚ 발광 파형을 도시한다. 본 방전(401) 전에 전치 방전(402)을 갖는 복수 피크의 발광 파형으로 되어 있다.
본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치와, 종래의 플라즈마 디스플레이 장치와의 상이점은 다음과 같다.
종래 기술에서는 도 25의 (c)에 도시한 바와 같이 서스테인 기간 내에 X, Y 전극(34, 35)에는 피크 전압 V3의 구 형상 전압 파형(58, 59)의 서스테인 펄스 전압이 인가된다. 또는 펄스의 상승, 하강을 고려하면, 도 26의 (a)에 도시한 바와 같은 서스테인 펄스 전압이 인가된다. 이 때, 펄스 인가 기간의 Vx-Vy의 절대치의 최대치와, 간극 기간 중에서 상기 펄스 인가 기간과는 다른 부호이거나, 또는 유의적으로 0V의 기간에서의 Vx-Vy의 절대치의 최대치와의 합은 서스테인 펄스 전압의 피크치 V3 정도이다. 다른 표현으로는, 펄스 인가 기간과 간극 기간으로 이루어지는 서스테인 펄스의 반주기의 기간에서의 Vx-Vy의 최대치와 최소치와의 차(Vx-Vy의 진폭이라고 함)는 서스테인 펄스 전압의 피크치 V3 정도이다. 이 때, 통상은 도 26의 (b)에 도시한 바와 같은 단일 피크의 발광 파형(예를 들면 Xe828㎚ 발광 파형)이 된다.
이에 대하여, 본 발명의 제1 실시예에서는 서스테인 기간 내에 X, Y 전극(34, 35)에는 도 1의 (a)에 도시한 서스테인 펄스 전압이 인가된다. 이 때, 종래 기술과는 달리, 펄스 인가 기간의 Vx-Vy의 절대치의 최대치와, 간극 기간 중에서 상기 펄스 인가 기간과는 다른 부호이거나, 또는 유의적으로 0V의 기간에서의 Vx-Vy의 절대치의 최대치와의 합은 V3+V5가 되어, 유의적으로 서스테인 펄스 전압의 피크치 V3 이상이 된다. 다른 표현으로는, 펄스 인가 기간과 간극 기간으로 이루어지는 서스테인 펄스의 반주기의 기간에서의 Vx-Vy의 최대치와 최소치와의 차(Vx-Vy의 진폭이라고 함)는 서스테인 펄스 전압의 피크치 V3 이상이 된다. 이 때, 상술한 바와 같이 도 1의 (b)에 도시한 바와 같은 본 방전(401) 전에 전치 방전(402)을 갖는 복수 피크의 발광 파형(예를 들면 Xe828㎚ 발광 파형)이 된다. 여기서, 상기 V5는 전치 방전(402)이 발생하고, 또한 본 방전도 발생하도록 설정된다.
우선, 전치 방전이 발생하기 위한 조건은 펄스 인가 기간의 Vx-Vy의 절대치의 최대치와, 간극 기간 중에서 상기 펄스 인가 기간과는 다른 부호이거나, 또는 유의적으로 0V의 기간에서의 Vx-Vy의 절대치의 최대치와의 합은 V3+V5가 되고, 이 V3+V5가 서스테인 전극 쌍 사이의 방전 개시 전압 이상이 되는 것이다. 다른 표현으로는, 펄스 인가 기간과 간극 기간으로 이루어지는 서스테인 펄스의 반주기의 기 간에서의 Vx-Vy의 진폭은 서스테인 전극 쌍 사이의 방전 개시 전압 이상이 되는 것이다.
다음으로, 전치 방전(402)이 발생하고, 또한 본 방전도 발생하기 위해서는 적어도 전치 방전(402)의 발광 강도보다 본 방전(401)의 발광 강도가 큰 것이 필요하다.
다음으로, 서스테인 펄스 발생 회로의 구체적 회로를 예시한다. 도 3은 제1 실시예의 서스테인 펄스 발생 회로도이다. 이 회로는 도 2에서 도시한 기본 구성도의 서스테인 기간에서의 X, Y 전극의 구동에 관한 구체적 회로이다. 즉, 도 3은 도 2의 패널(201), 서스테인 기간 X, Y 구동 회로(210, 214), 화상원(103), 전원 회로(208)로 이루어지는 기본 구성의 구체적 회로예이다. 패널(201)은 서스테인 전극의 X-Y 전극간의 용량 Cp로 나타낸다. X 구동 회로는 전압원 Vs에 접속된 P형 트랜지스터 Px2, 접지에 접속된 N형 트랜지스터 Nx1, Nx3, 인덕턴스 L, 다이오드 Dx1, Dx2, Dx3으로 구성된다. Y 구동 회로도 마찬가지로, 전압원 Vs에 접속된 P형 트랜지스터 Py2, 접지에 접속된 N형 트랜지스터 Ny1, Ny3, 인덕턴스 L, 다이오드 Dy1, Dy2, Dy3으로 구성된다.
도 4는 제1 실시예의 서스테인 펄스 발생 회로의 동작 파형도이다. Vx는 X 전극의 전압 파형, Vy는 Y 전극의 전압 파형, Vx-Vy는 X-Y 전극간 전압 파형(전압의 차분 파형)이다. Sx1∼Sx3, Sy1∼Sy3은 제어 신호 파형이다. 각 부호는 도 3의 각 단자에서의 전압 파형을 나타내고 있다. 도 4에 따라, 도 3의 동작을 설명한다.
시각 t1에서 Sx2가 L 레벨이 되어, 트랜지스터 Px2가 도통하여 다이오드 Dx2를 통해 전압원 Vs에 접속되므로, Vx는 Cp와 배선의 저항 등으로 결정되는 시상수로 전압원 Vs의 설정 전압 V3이 된다. 이 때 Sy3은 H 레벨이 되어, 트랜지스터 Ny3이 도통하여 접지에 접속되므로, Vy는 접지 전위가 된다. 시각 t2에서는 Sx1이 H 레벨이 되어, 트랜지스터 Nx1이 도통하여 인덕턴스 L을 통해 접지에 접속된다. 이 때, Sy3도 H 레벨이 되어, 트랜지스터 Ny3이 도통하여 접지에 접속된다. 따라서, R을 배선 등의 저항으로서 도 5의 LCR 직렬 회로가 형성된다. 이 경우, X 전극의 전압 Vx(t)는 다음과 같은 감쇠 진동의 식으로 표현된다.
Figure 112009016243324-PAT00002
Figure 112009016243324-PAT00003
따라서, 이 진폭 및 주기는 L로 조절하여, 도 1의 (a)와 같은 서스테인 펄스 전압 파형을 얻을 수 있다. 시각 t3, t4에서의 동작은, 시각 t1, t2에서의 동작에서 X와 Y를 반대로 한 것과 동일하므로, 설명을 생략한다.
또한, 도 6에 X, Y, A 전극의 전압, 전류 파형 측정계를 도시한다. 전압 파형은, X 전극 단자부(202), Y 전극 단자부(203), A 전극 단자부(204)로부터 각 구동 회로(205, 206, 207) 사이의 배선 노출부를 오실로스코프에 의해 측정하였다. 또한, 전류 파형은 각 전극으로부터 구동 회로 사이의 배선에 전류 프로브를 접속하여 오실로스코프에 의해 측정하였다. 각 전류의 측정 방향은 전류가 패널(201) 외부로부터 각 전극으로 유입될 때에 플러스가 되도록 설정하였다.
어드레스 기간(50)에 소정의 방전 셀군을 선택한 상태 W(백 표시)와, 상기 소정의 방전 셀군 이외는 상태 W와 동일하고 상기 소정의 방전 셀군을 비선택으로 한 상태 B(흑 표시)에서의, 서스테인 전극 쌍 1, 2와 A 전극의 전압 파형을, 각각 Vs1W(t), Vs2W(t), VsaW(t), 및 Vs1B(t), Vs2B(t), VsaB(t)로 한다. 각 전류 파형을, 각각 js1W(t), js2W(t), 및 js1B(t), js2B(t), jsaB(t)로 한다. 여기서, 서스테인 전극 1은 간극 기간의 직후에 서스테인 전극 쌍에서 상대적으로 플러스 전위가 되는 전극(지금의 경우 Y 전극)이고, 다른 쪽의 X 전극이 서스테인 전극 2이다.
우선, 본원 발명에 의한 구동법과 종래 구동법에 의한 방전 전력, 휘도, 효율을 비교하였다. 방전 전력 W는 1주기에 대한 하기 적분
Figure 112009016243324-PAT00004
식을 이용하여 산출하였다.
휘도 B는 휘도계로 측정하고, W와 B로부터 발광 효율 η∝B/W를 산출하였다.
종래의 구동법에서는 서스테인 전압 V3=180V, 서스테인 기간에서의 어드레스 전극 전압 V4=90V로 구동하였다.
한편, 본 발명에 의한 구동법에서는 V3=180V, V5=60V, 서스테인 기간에서의 어드레스 전극 전압 V4=90V로 구동하였다. 이 때, 각 방전 발광 특성치의 비(본 발명에 의한 구동법에서의 값/종래 구동법에서의 값)는 다음과 같다. 즉, 방전 전력비는 0.86, 휘도비는 1.12, 그리고 효율비는 1.30이다. 이와 같이 종래법과 비교하여, 본원 발명은 약 3할의 발광 효율 향상을 확인하였다.
다음으로, 본원 발명에 의한 방전과 발광 효율 향상의 메카니즘을 도 7 내지 도 10에 도시한 유전체 표면 전위 모델을 이용하여 설명한다. 고효율화의 기본적 원리는 상술한 바와 같이 약전장(저방전 공간 전압)의 방전에 있어서는 전자 온도가 낮아지므로, 자외선 발생 효율이 커진다.
도 7은 종래 구동법의 구동 전압 파형도이며, 도 8의 (a), (b), (c)는 도 7의 시각 a, b, c에서의 각 유전체 표면 전위 모델을 도시한 도면이다. 서스테인 전극 X, Y의 전압 Vs=Vsx=Vsy=180V, A 전극 전압 Va=90V로 한다. 시각 a에서는 X 전극 전압 펄스에 의한 방전이 종료되고 있으며, 방전 공간에 전장이 존재하지 않게 될 때까지 방전한 것으로 한다. 이 때, X, Y, A 전극의 유전체 표면 전위는 전부 90V이다. 이 때, X, Y, A 전극과 유전체 표면 사이에는 도 8에 도시한 벽 전압이 발생하고 있다. 시각 b의 간극 기간에는 X 전극 전압이 0V가 되므로, X 전극의 유전체 표면 전위는 벽 전압분의 -90V이다. 시각 d에는 Y 전극 전압이 180V가 되므로, Y 전극의 유전체 표면에는 270V의 전위가 발생한다. 이 때, X, Y 전극 유전체 표면간 전위차가 360V가 되므로, 방전 개시 전압(약 230V) 이상이 되어 면 방전이 발생한다. 또한, X, A 전극의 유전체 표면간의 전위차는 180V로서, 방전 개시 전압(약 210V) 이하이므로 방전은 발생하지 않는다. 또, 도 8에서, 부호(33)는 방전 공간, 부호(401)는 서스테인 Y 전극, 부호(402)는 서스테인 X 전극, 부호(403, 404)는 유전체층이다.
한편, 도 9는 제1 실시예의 구동 전압 파형도이며, 도 10은 도 9의 시각 a, b, c, d에서의 각 표면 유전체 전위 모델을 도시한 도면이다.
시각 a에서는 상기 종래 구동법과 마찬가지로, X, Y, A 전극의 유전체 표면 전위는 전부 90V이다(도 10의 (a)). 이 때, X, Y, A 전극과 유전체 표면 사이에는 도 10에 도시한 벽 전압이 발생하고 있다. 간극 기간의 시각 b에서는 X 전극 전압이 0V가 되므로, X 전극의 유전체 표면 전위는 벽 전압분의 -90V이다(도 10의 (b)). 간극 기간의 시각 c에서는 X 전극 전압이 -V5=-60V가 되므로, X 전극의 유전체 표면 전위는 -150V가 된다(도 10의 (c)). 이 때, X, Y 전극의 유전체 표면간 전위차가 방전 개시 전압(약 230V) 이상의 240V가 되고, X, A 전극의 유전체 표면간 전위차가 방전 개시 전압(약 210V) 이상의 240V가 되므로, X-Y-A 전극 사이의 3자 방전이 되는 전치 방전이 발생한다(P). 그 후, 이 전치 방전에 의한 X, Y, A 전극 유전체 표면의 벽 전압의 저하 및 X 전극의 전압 변화에 의해 방전은 일단 약해진다. 시각 d에서는 전치 방전의 결과, 각 전극 벽 전압이 도 10의 (d)와 같이 저하되고 있다. 또, 도 10에서 도 8과 동일한 부분은 동일 부호로 나타내고 있다.
한편, Y 전극에는 180V의 전압이 인가되므로, Y 전극의 유전체 표면 전위가 255V가 된다. 또한, X 전극의 유전체 표면 전위는 -50V이다. 이 결과, X, Y 전극의 유전체 표면간의 전위차는 305V가 되어, 방전 개시 전압(약 230V) 이상이 된다. 따라서, X-Y 전극의 유전체 표면 사이에 본 방전(면 방전)이 발생한다(M). 이 때, A 전극의 벽 전압이 -25V로 되어 있기 때문에, A 전극 유전체 표면의 전위는 65V이고, X 전극과의 사이에 방전은 발생하지 않는다. 또한, 이 때 실제로는 전치 방전 P의 프라이밍 효과로 인해, Y 전극의 전압이 최대가 되는 시각 d가 되기 이전에 본 방전이 개시되므로, 보다 저방전 공간 전압에서 방전하게 된다. 전치 방전 P 및 본 방전 M은 모두, 종래 구동법의 경우에 비하여 저방전 공간 전압 하에서 발생한다. 따라서, 보다 저방전 공간 전압에서의 방전이 자외선 발생 효율이 양호하므로, 해당 PDP의 발광 효율이 향상된다.
이상과 같이 전치 방전에 의해 서스테인 전극 쌍간의 면 방전이 발생하여 일단 약해지고, 다시 본 방전이 전치 방전의 프라이밍 효과를 이용하여 발생한다. 각 방전 모두 종래 구동법에 비하여 저방전 공간 전압에서 발생하므로, 자외선 발생 효율이 높아진다.
또한, X, Y 전극의 유전체 표면으로의 입사 이온의 에너지가 종래 구동법에 비하여 낮아지므로, 보호막, 즉 MgO의 수명은 길어진다.
또한, 전치 방전에서는 A 전극도 방전에 관여하지만, A 전극에는 전자가 입 사하기 때문에 형광체에의 이온 충격은 없어, 형광체 수명에 대한 악영향은 거의 없다.
이상과 같이, 본 발명에 의한 구동법에 따르면, 종래법에 비하여 발광 효율이 향상되고, 또한 수명 특성 열화 등의 적은 구동이 가능하게 된다.
또한, 종래법과는 크게 다르지 않은 구동법으로 구동 가능한 것도 이점이다.
또한, 전치 방전이 지나치게 강하면, 본 방전이 발생하지 않게 되기 때문에, 전치 방전은 본 방전을 저해하지 않을 정도의 적당한 세기로 억제해야 한다. 도 11은 이러한 경우의 본 발명의 실시예의 다른 서스테인 펄스 파형예이다. 이 간극 기간에 감쇠 진동의 거의 1주기를 포함하는 파형은 도 3과 동일한 회로를 이용하며, L로서 도 1의 경우보다 작은 값을 선택함으로써 얻어진다. 도 11의 시각 tc에서는 도 9의 시각 c와 동일하도록 전치 방전이 발생된다. 그러나, 전치 방전 개시 후 Vx가 곧 플러스의 V6까지 상승하므로, 전치 방전이 지나치게 강해지기 전에 억제한다. 이 때문에, 계속되는 본 방전을 저해하지 않고 서스테인 방전을 지속할 수 있다. 이러한 파형으로 조절함으로써, 동작 마진이 넓은 최적의 전치 방전으로 할 수 있다. 또, 여기서는 간극 기간에 감쇠 진동의 거의 1주기를 포함하는 파형을 이용하였지만, 경우에 따라 적당한 주기와 강도를 선택하면 된다.
〈제2 실시예〉
도 12는 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 발생 회로의 예이다. X 구동 회로는 전압원 Vs에 접속된 P형 트랜지 스터 Px2, 접지에 접속된 N형 트랜지스터 Nx1, 인덕턴스 L, 다이오드 Dx1, Dx2를 갖는다. Y 구동 회로도 마찬가지로, 전압원 Vs에 접속된 P형 트랜지스터 Py2, 접지에 접속된 N형 트랜지스터 Ny1, 인덕턴스 L, 다이오드 Dy1, Dy2를 갖는다.
도 13은 제2 실시예의 서스테인 펄스 발생 회로의 동작 파형도이다. Sx1, Sx2, Sy1, Sy2는 제어 신호 파형이다. 도 13에 따라, 도 12의 회로의 동작을 설명한다.
시각 t1에서 Sx2가 L 레벨이 되어, 트랜지스터 Px2가 도통하여 다이오드 Dx2를 통해 전압원 Vs에 접속된다. 이 때, Sy1은 H 레벨이 되어, 트랜지스터 Ny1이 도통하여 인덕턴스 L을 통해 접지에 접속된다. 따라서, R을 배선 등의 저항으로서 도 5의 LCR 직렬 회로가 형성되어, Vx-Vy에 감쇠 진동이 발생한다. 시각 t2에서는 Sx1이 H 레벨이 되어, 트랜지스터 Nx1이 도통하여 인덕턴스 L을 통해 접지에 접속된다. 이 때, Sy1도 H 레벨이 되어, 트랜지스터 Ny1이 도통하여 인덕턴스 L을 통해 접지에 접속된다. 따라서, R을 배선 등의 저항으로서 LCR 직렬 회로가 형성되어, Vx, Vy, Vx-Vy는 도 13에 도시한 바와 같은 감쇠 진동 파형이 된다. 시각 t3, t4에서의 동작은, 시각 t1, t2에서의 동작에서 X와 Y를 반대로 한 것과 동일하므로, 그에 대한 설명을 생략한다.
이 경우도 간극 기간에 제1 실시예와 동일하게, Vx-Vy가 오버슈트 파형으로 되기 때문에, 인덕턴스 값을 적절하게 선택함으로써, 전치 방전, 본 방전이 발생하여 PDP의 발광 효율을 향상시킬 수 있다.
이상과 같이 본 실시예에서는 종래 기술에 인덕턴스 L을 삽입하는 것만으로 도 저비용으로 용이하게 회로를 제작할 수 있고, PDP의 발광 효율을 향상시킬 수 있다.
〈제3 실시예〉
도 14는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 발생 회로의 예이다. 제3 실시예 이후에는 인덕턴스 L을 이용하지 않는 예이다. X 구동 회로는 전압원 Vso에 접속된 N형 트랜지스터 Nx1, 전압원 Vs에 접속된 P형 트랜지스터 Px2, 접지에 접속된 N형 트랜지스터 Nx3, 다이오드 Dx1∼Dx3으로 구성된다. Y 구동 회로도 마찬가지로, 전압원 Vso에 접속된 N형 트랜지스터 Ny1, 전압원 Vs에 접속된 P형 트랜지스터 Py2, 접지에 접속된 N형 트랜지스터 Ny3, 다이오드 Dy1∼Dy3으로 구성된다.
도 15는 제3 실시예의 서스테인 펄스 발생 회로의 동작 파형도이다. Sx1∼Sx3, Sy1∼Sy3은 제어 신호 파형이다. 도 15에 따라 도 14의 회로의 동작을 설명한다.
시각 t1에서 N형 트랜지스터 Ny1이 도통하여 다이오드 Dy1을 통해 전압원 Vso에 접속되고, Vy는 전압 -V5로 유지된다. 이 때, N형 트랜지스터 Nx3이 도통하여 접지에 접속된다. 시각 t2에서는 트랜지스터 Ny1이 비도통되고, 트랜지스터 Ny3이 도통하여 접지에 접속되므로, Vy는 0V가 된다. 시각 t3에서는 트랜지스터 Nx2와 Ny3이 도통하여, Vx는 V3이 되고, Vy는 접지가 된다. 이하, 마찬가지로 도 15를 보면 명백하므로, 그에 대한 설명을 생략한다.
도 16은 본 발명의 제3 실시예의 다른 서스테인 펄스 전압 파형도이다. 이 것은 Vx-Vy의 파형에 있어서, ±V5 레벨의 전압이 ±Vs 레벨의 전압으로 직접 이행하도록 한 것이다.
이들 경우도 간극 기간에 제1 실시예와 동일하게 Vx-Vy가 오버슈트 파형으로 되므로, 전치 방전, 본 방전이 발생하여, PDP의 발광 효율을 향상시킬 수 있다. 본 실시예에서는 인덕턴스 L을 이용하는 것보다 자유롭고, 양호한 제어성으로 서스테인 펄스 파형을 형성할 수 있다.
〈제4 실시예〉
도 17은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 전압 파형의 예이다. 제3 실시예의 도 15의 파형과의 차이는 X, Y 전극에 인가되는 V5의 전압이 플러스인 것이다. Vx-Vy의 파형은 도 15과 동일하다.
도 27에 도시한 유전체 표면 전위 모델의 도면을 이용하여 방전 및 발광 효율 향상 메카니즘을 설명한다. 도 27은 도 10과 마찬가지로, 도 17의 각 시각 a, b, c, d에서의 유전체 표면 전위의 상태를 도시하고 있다. 제1 실시예와 마찬가지로 V3=180V, V5=60V, A 전극 전압을 90V로 일정하다고 한다. 시각 a, b까지는 제1 실시예의 도 10과 동일하다(도 27의 (a), (b)). 간극 기간의 시각 c에서는 Y 전극 전압이 V5=60V가 되므로, Y 전극의 유전체 표면 전위는 150V가 된다. 이 때, X, Y 전극의 유전체 표면간 전위차가 방전 개시 전압(약 230V) 이상의 240V가 되므로, X-Y 전극 사이의 면 방전이 되는 전치 방전이 발생한다(P)(도 27의 (c)). 도 10의 예와는 달리, X, A 전극의 유전체 표면간 전위차는 방전 개시 전압(약 210V) 이하 의 180V이므로, X-A 전극 사이의 대향 방전은 발생하지 않는다. 그 후, 이 전치 방전에 의한 X, Y, A 전극 유전체 표면의 벽 전압의 저하 및 X 전극의 전압 변화에 의해 방전은 일단 약해진다. 시각 d에서는 전치 방전의 결과, 각 전극벽 전압이 도 27의 (d)와 같이 저하되고 있다.
한편, Y 전극에는 180V의 전압이 인가되므로, Y 전극의 유전체 표면 전위가 230V가 된다. 또한, X 전극의 유전체 표면 전위는 -50V이다. 이 결과, X, Y 전극의 유전체 표면간의 전위차는 280V가 되어, 방전 개시 전압(약 230V) 이상이 된다. 따라서, X-Y 전극의 유전체 표면 사이에 본 방전(면 방전)이 발생한다(M). 전치 방전 P 및 본 방전 M은 모두, 종래 구동법의 경우에 비하여 저방전 공간 전압 하에서 발생한다. 따라서, 보다 저방전 공간 전압에서의 방전이 자외선 발생 효율이 양호하므로, 해당 PDP의 발광 효율이 향상된다.
또한, 도 18, 도 19는 모두 본 실시예의 서스테인 펄스 전압 파형의 예이다. 이들 파형의 경우도 도 17의 파형의 경우와 마찬가지인 발광 효율 향상의 효과가 있다.
제4 실시예에서는 전치 방전에 서스테인 전극과 A 전극 사이의 대향 방전을 거의 포함하지 않으므로, 형광체 수명에 대한 악영향이 없다.
〈제5 실시예〉
도 20은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 전압 파형도이다. Vx와 Vy가 상하 대칭으로 되어 있지만, VX-Vy의 파형은 제4 실시예의 도 17과 동일하다. 이 경우도 마찬가지의 발광 효율 향상의 효 과가 있다.
도 28은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 전압 파형의 변형예이다. 이 경우도 마찬가지의 발광 효율 향상의 효과가 있다. 또한, 도 20에서 필요했던 V5의 전원이 불필요하게 되는 이점도 있다.
또한, 상술한 각 실시예의 제반 조합을 통해, 가능한 모든 것이 본원 발명으로서 실시 가능한 것은 물론이다.
이상, 상기 여러가지 실시예에 기초하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
도 1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 전압 파형과 Xe828㎚ 발광 파형을 도시하는 도면.
도 2는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 기본 구성도.
도 3은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치의 서스테인 펄스 발생 회로를 도시하는 도면.
도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치의 서스테인 펄스 발생 회로의 동작 파형도.
도 5는 상기 서스테인 펄스 발생 회로의 등가 회로도.
도 6은 본원 발명의 제4 실시예에 따른 플라즈마 디스플레이 장치의 일례의 개략 구성을 도시하는 블록도.
도 7은 종래 구동법의 구동 전압 파형도.
도 8은 도 7의 시각 a, b, c에서의 각 유전체 표면 전위 모델을 도시하는 도면.
도 9는 제1 실시예의 구동 전압 파형도.
도 10은 도 9의 시각 a, b, c, d에서의 각 표면 유전체 전위 모델을 도시하는 도면.
도 11은 본 발명의 제1 실시예의 다른 서스테인 펄스 파형예.
도 12는 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서 스테인 펄스 발생 회로도.
도 13은 제2 실시예의 서스테인 펄스 발생 회로의 동작 파형도.
도 14는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 발생 회로도.
도 15는 제3 실시예의 서스테인 펄스 발생 회로의 동작 파형도.
도 16은 본 발명의 제3 실시예의 다른 서스테인 펄스 전압 파형도.
도 17은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 전압 파형도.
도 18은 본 실시예의 다른 서스테인 펄스 전압 파형도.
도 19는 본 실시예의 다른 서스테인 펄스 전압 파형도.
도 20은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 서스테인 펄스 전압 파형도.
도 21은 지금까지 알려진 3전극 구조의 ac 면 방전형 PDP의 예를 도시하는 사시도.
도 22는 도 21의 화살표 D1의 방향으로부터 바라본 플라즈마 디스플레이 패널의 단면도.
도 23은 도 21의 화살표 D2의 방향으로부터 바라본 플라즈마 디스플레이 패널의 단면도.
도 24는 종래의 플라즈마 디스플레이 장치의 기본 구성을 도시하는 블록도.
도 25는 플라즈마 디스플레이 패널에 1매의 화상을 표시하는 1TV 필드 기간 의 구동 회로의 동작을 설명하기 위한 도면.
도 26은 종래의 플라즈마 디스플레이 장치의 PDP의 전압 파형과 Xe828㎚ 발광 파형을 도시하는 도면.
도 27은 제4 실시예의 유전체 표면 전위 모델을 도시하는 도면.
도 28은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 장치인 PDP의 다른 서스테인 펄스 전압 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
3 : 전자
4 : 플러스 이온
5 : 플러스의 벽 전하
6 : 마이너스의 벽 전하
21 : 전면 기판
22 : X 투명 전극
23 : Y 투명 전극
24 : X 버스 전극
25 : Y 버스 전극
26 : 전면 유전체
27 : 보호막
28 : 배면 기판
29 : 어드레스 전극(기입 전극, A 전극이라고도 함)
30 : 배면 유전체
31 : 격벽
32 : 형광체
33 : 방전 공간
34 : X 전극
35 : Y 전극
40 : TV 필드
41∼48 : 서브 필드
49 : 리세트 방전 기간
50 : 어드레스 기간
51 : 서스테인 기간
52 : A 전극(29)에 인가하는 전압 파형
53 : X 전극(34)에 인가하는 전압 파형
54 : Y 전극의 i번째에 인가하는 전압 파형
55 : Y 전극의 (i+1)번째에 인가하는 전압 파형
56, 57 : 스캔 펄스
58 : X 전극 전압 파형
59 : Y 전극 전압 파형
60 : A 전극 전압 파형
100, 201 : 패널(플라즈마 디스플레이 패널, PDP라고도 함)
101 : 구동 회로
102 : 플라즈마 디스플레이 장치
103 : 화상원
202 : Y 전극 단자부
203 : X 전극 단자부
204 : A 전극 단자부
205 : Y 구동 회로
206 : X 구동 회로
207 : A 구동 회로
208 : 전원 회로
209 : 리세트 어드레스 기간 X 구동 회로
210 : 서스테인 기간 X 구동 회로
211, 215 : 스위치
212 : X 스위치 구동 회로
213 : 리세트 어드레스 기간 Y 구동 회로
214 : 서스테인 기간 Y 구동 회로
216 : Y 스위치 구동 회로
401 : 본 방전
402 : 전치 방전

Claims (6)

  1. 서스테인 방전을 일으키는 제1 및 제2 전극을 가지는 복수의 방전 셀을 구비하는 플라즈마 디스플레이 장치의 구동 방법으로서,
    상기 제1 전극에 직류의 제1 전압을 인가하는 것에 의해, 상기 제1 및 제2 전극 간의 전위차를 상기 제1 전압에 고정하여 제1 방전을 행하고,
    다음으로 상기 제1 전극에 직류의 제2 전압을 인가하는 것에 의해, 상기 제1 및 제2 전극간의 전위차를 상기 제1 전압보다 큰 상기 제2 전압에 고정하여 상기 제1 방전에 연속하는 제2 방전을 행하고,
    상기 제1 및 제2 방전에 이어서, 상기 제2 전극에 직류의 제3 전압을 인가하는 것에 의해, 상기 제1 및 제2의 전극간의 전위차를 상기 제3 전압에 고정하여 제3 방전을 행하고,
    다음으로 상기 제2의 전극에 직류의 제4 전압을 인가하는 것에 의해 상기 제1 및 제2 전극간의 전위차를 상기 제3 전압보다 큰 제4 전압에 고정하여 상기 제3 전압에 연속하는 제4 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 제2 전압과 상기 제4 전압은 극성이 서로 다른 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 제1 전극에 대하여 상기 제1 및 제2 전압을 인가하는 기간에는, 상기 제2 전극은 고정 전압이며, 상기 제2 전극에 대하여 상기 제3 및 제4 전압을 인가하는 기간에는, 상기 제1 전극은 고정 전압인 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  4. 제1항에 있어서,
    상기 제1 전압을 바꾸어 상기 제2 전압의 인가를 행하고, 상기 제3 전압을 바꾸어 상기 제4 전압의 인가를 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  5. 제1항에 있어서,
    상기 제1 및 제3의 전압은 마이너스 값인 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  6. 제1항에 있어서,
    상기 제1 및 제3의 전압은 플러스 값인 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
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