KR20090017087A - Phase-change memory device and fabrication method thereof - Google Patents

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KR20090017087A
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Abstract

A phase change memory device and manufacturing method thereof are provided to minimize the size of the lower electrode contact of the phase change memory device and to obtain the low design rule. The interlayer insulating film(20) is formed on the semiconductor substrate(200) having the lower structure. The lower electrode contact hole is formed by patterning the designated site of the interlayer insulating film. The oxide film and nitride film are coated at least one time on the overall structure. The side wall spacer is formed in the inner wall of the lower electrode contact hole by removing the oxide film and the nitride film formed on the interlayer insulating film. The lower electrode contact hole is formed by burying the lower electrode contact(32) with the conducting material. The oxide film is formed by using SiO2. The nitride film is formed by using Si3N4.

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}Phase Change Memory Device and Fabrication Method Thereof

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자의 하부전극 콘택의 크기를 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, to a phase change memory device capable of minimizing the size of the bottom electrode contact of the phase change memory device and a method of manufacturing the same.

컴퓨터, 통신 기기 등과 같은 장비에는 해당 장비의 특성에 맞는 메모리 장치가 탑재되며, 현재 양상 중인 메모리의 예로 DRAM, SRAM, 플래쉬 메모리 등을 들 수 있다. DRAM은 비용이 저렴하고 임의 접근이 가능한 이점이 있는 반면, 휘발성 메모리이고, 캐쉬 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이고, 비용이나 소비 전력 등에서 유리한 반면 동작 속도가 느린 단점이 있다.Equipment such as computers, communication devices, etc. are equipped with a memory device suitable for the characteristics of the equipment, and examples of the current aspect of the memory is DRAM, SRAM, flash memory. DRAM has the advantage of low cost and random access, whereas SRAM used as volatile memory and cache memory has the advantage of random access and high speed, but it is not only volatile but also large in size, so it is expensive There is. In addition, the flash memory is a nonvolatile memory, which is advantageous in cost, power consumption, etc., but has a disadvantage of slow operation speed.

현재 양상 중인 상기와 같은 메모리들의 단점을 극복하기 차세대 메모리 개발이 진행되었으며, 그 대표적인 예로 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)를 들 수 있다.The development of next-generation memory has been developed to overcome the disadvantages of the above-described memories, and a representative example thereof is a phase-change random access memory (PRAM).

PRAM은 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.PRAM is a memory device that records and reads information by a phase change of a phase change material having a high resistance in an amorphous state and a low resistance in a crystalline state, and has an advantage of having a faster operation speed and a higher density than a flash memory. .

도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도이다.1 is a schematic cross-sectional view of a general phase change memory device.

상변화 메모리 소자(10)는 크게 스위칭 소자(12) 및 스토리지 노드(16)로 이루어진다. 스위칭 소자(12)는 예를 들어 다이오드 또는 트랜지스터로 형성할 수 있다. 도 1에서는 스위칭 소자(12)로서 트랜지스터를 사용하는 경우에 대해 도시하였다. 트랜지스터는 반도체 기판(11) 상에 게이트 절연막(122) 및 게이트 전극(124)을 형성한 후 소스(S) 및 드레인(D) 영역을 형성함으로써 제조할 수 있다.The phase change memory element 10 is largely composed of a switching element 12 and a storage node 16. The switching element 12 may be formed of, for example, a diode or a transistor. In FIG. 1, the case where a transistor is used as the switching element 12 is shown. The transistor may be manufactured by forming the gate insulating layer 122 and the gate electrode 124 on the semiconductor substrate 11 and then forming the source S and drain D regions.

그리고, 스위칭 소자(12)가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(13)을 형성하고, 제 1 층간 절연막(13)에 콘택 홀을 형성한 후 도전성 물질로 매립하여 플러그(14)를 형성한다. 이와 같이 형성된 플러그(14)에 의해 스토리지 노드(16)가 드레인(D) 영역과 전기적으로 접속될 수 있게 된다.The first interlayer insulating layer 13 is formed on the semiconductor substrate 11 on which the switching element 12 is formed, a contact hole is formed in the first interlayer insulating layer 13, and the plug 14 is buried in a conductive material. To form. The plug 14 formed as described above enables the storage node 16 to be electrically connected to the drain D region.

아울러, 스토리지 노드(16)는 하부전극(162), 하부전극 콘택(164), 상변화 물질층(166) 및 상부전극(168)으로 이루어진다. 스토리지 노드(16)를 생성하기 위하여, 플러그 상에 하부전극(162)을 패터닝하고, 전체 구조 상에 제 2 층간 절연막(15)을 형성한 다음, 하부전극(162)이 노출되도록 콘택 홀을 형성한다. 이는 하부전극(162)과 상변화 물질층(166)간의 접촉 면적을 최소화하여, 상변화 메모리 소자의 동작시 필요한 전류량을 감소시키기 위함이다.In addition, the storage node 16 includes a lower electrode 162, a lower electrode contact 164, a phase change material layer 166, and an upper electrode 168. In order to create the storage node 16, the lower electrode 162 is patterned on the plug, the second interlayer insulating layer 15 is formed on the entire structure, and then contact holes are formed to expose the lower electrode 162. do. This is to minimize the contact area between the lower electrode 162 and the phase change material layer 166, thereby reducing the amount of current required to operate the phase change memory device.

다음, 콘택 홀을 도전성 물질로 매립하여 하부전극 콘택(Bottom Electrode Contact; BEC)(164)를 형성한 후, 상변화 물질층(166) 및 상부전극(168)을 순차적으로 형성한다.Next, the contact hole is filled with a conductive material to form a bottom electrode contact (BEC) 164, and then the phase change material layer 166 and the upper electrode 168 are sequentially formed.

이러한 구조를 갖는 상변화 메모리 소자는 고집적화를 위하여 디자인 룰(Design rule)이 점차 감소하고 있으며, 특히 하부전극 콘택은 요구되는 디자인 룰의 50% 정도로 작게 구현해야 한다. 예를 들어 100nm 디자인 룰에서는 하부전극 콘택의 CD(Critical Dimension)을 50nm 정도로 구현해야 하는 것이다.In the phase change memory device having such a structure, design rules are gradually decreasing for high integration, and in particular, the lower electrode contact should be implemented as small as 50% of the required design rule. For example, in the 100nm design rule, CD (Critical Dimension) of the bottom electrode contact should be about 50nm.

현재, 하부전극 콘택 홀 형성시 일반적으로 ArF 장비가 이용되고 있는데, ArF 노광 장비의 한계로 50nm 이하의 하부전극 콘택 홀을 확보하기 어렵고, 하부전극 콘택 홀의 균일성(uniformity)을 보장할 수 없는 문제가 있다.Currently, ArF equipment is generally used to form the bottom electrode contact hole, but it is difficult to secure the bottom electrode contact hole of 50 nm or less due to the limitation of the ArF exposure equipment, and the uniformity of the bottom electrode contact hole cannot be guaranteed. There is.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택 홀에 사이드 월(side wall) 스페이서를 형성하여, 하부전극 콘택의 크기를 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a phase change memory device capable of minimizing the size of the bottom electrode contact by forming a side wall spacer in the bottom electrode contact hole, and a method of manufacturing the same. There is a technical challenge.

본 발명의 다른 기술적 과제는 하부전극 콘택 홀에 산화막과 질화막이 교대로 도포된 사이드 월 스페이서를 형성함으로써, 소자 동작시 외부 영향으로부터 소자를 보호할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.Another technical problem of the present invention is to provide a phase change memory device capable of protecting the device from external influences during device operation by forming sidewall spacers in which an oxide film and a nitride film are alternately coated in a lower electrode contact hole, and a method of manufacturing the same There is.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 지정된 부위를 패터닝하여 하부전극 콘택 홀을 형성하는 단계; 전체 구조 상에 산화막 및 질화막을 적어도 1회 순차적으로 도포하는 단계; 상기 층간 절연막 상에 형성된 상기 산화막 및 질화막을 제거하여, 상기 하부전극 콘택 홀의 내벽에 사이드 월 스페이서를 형성하는 단계; 및 상기 사이드 월 스페이서가 형성된 하부전극 콘택 홀에 도전 물질을 매립하여 하부전극 콘택을 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a phase change memory device, the method including: forming an interlayer insulating layer on a semiconductor substrate on which a lower structure is formed; Patterning a designated portion of the interlayer insulating film to form a lower electrode contact hole; Sequentially applying an oxide film and a nitride film on the entire structure at least once; Forming side wall spacers on an inner wall of the lower electrode contact hole by removing the oxide film and the nitride film formed on the interlayer insulating film; And forming a lower electrode contact by filling a conductive material in the lower electrode contact hole in which the side wall spacer is formed.

또한, 상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성되는 하부전극; 상기 하부전극과 콘택되는 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함하는 상변화 메모리 소자로서, 상기 하부전극과 상기 하부전극 콘택과의 접촉면적은 상기 상변화 물질층과 상기 하부전극 콘택과의 접촉면적보다 작은 것을 특징으로 한다.In addition, a phase change memory device according to an embodiment of the present invention for achieving the above technical problem is a semiconductor substrate; A lower electrode formed on the semiconductor substrate; A lower electrode contact in contact with the lower electrode; And a phase change material layer formed on the bottom electrode contact, wherein the contact area between the bottom electrode and the bottom electrode contact is a contact area between the phase change material layer and the bottom electrode contact. It is characterized by being smaller.

본 발명에 의하면, 상변화 메모리 소자의 하부전극 콘택의 크기를 최소화함으로써, 상변화 메모리 소자 제조시 요구되는 낮은 디자인 룰을 만족시킬 수 있고, 이에 따라 상변화 메모리 소자의 집적도를 향상시킬 수 있다.According to the present invention, by minimizing the size of the bottom electrode contact of the phase change memory device, it is possible to satisfy the low design rules required for manufacturing the phase change memory device, thereby improving the degree of integration of the phase change memory device.

아울러, 하부전극 콘택에 사이드 월 스페이서를 형성할 때 산화막과 질화막이 교대로 도포되도록 함으로써, 소자 동작시 발생하는 열 영향 등의 외부 영향으로부터 소자를 보호할 수 있어, 상변화 메모리 소자의 신뢰성을 개선할 수 있다.In addition, when the side wall spacer is formed on the lower electrode contact, the oxide film and the nitride film are applied alternately, thereby protecting the device from external influences such as thermal effects generated during device operation, thereby improving reliability of the phase change memory device. can do.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 2f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

본 발명은 상변화 메모리 소자에서 하부전극 콘택의 크기를 최소화하기 위한 것으로, 반도체 기판(200) 상에 접합 영역(도시하지 않음) 및 PN 다이오드(도시하지 않음)를 형성한 이후의 과정을 설명할 것이다.The present invention is to minimize the size of the lower electrode contact in the phase change memory device, and will be described after the formation of a junction region (not shown) and a PN diode (not shown) on the semiconductor substrate 200. will be.

먼저, 도 2a에 도시한 것과 같이, 하부 구조가 형성된 반도체 기판(200) 상 에 층간 절연막(20)을 형성하고 지정된 영역(미도시한 PN 다이오드 형성 영역)이 노출되도록 층간 절연막(20)을 패터닝하여 하부전극 콘택 홀(22)을 형성한다. 여기에서, 층간 절연막(20)은 질화막으로 형성하는 것이 바람직하다.First, as shown in FIG. 2A, an interlayer insulating film 20 is formed on a semiconductor substrate 200 on which a lower structure is formed, and the interlayer insulating film 20 is patterned so that a designated region (not shown PN diode forming region) is exposed. The lower electrode contact hole 22 is formed. Here, the interlayer insulating film 20 is preferably formed of a nitride film.

다음, 도 2b에 도시한 것과 같이, 전체 구조 상에 산화막(24) 및 질화막(26)을 순차적으로 도포한다. 여기에서, 산화막(24)은 예를 들어 SiO2를 이용하여 형성하고, 질화막(26)은 Si3N4를 이용하여 형성할 수 있으며, 각각 수~수십nm의 두께로 도포된다. 아울러, 산화막(24)/질화막(26)은 순차적으로 적어도 1회 도포할 수 있으며, 이와 같이 함으로써 소자 동작시 발생하는 열에 의해 크랙이 발생하는 것을 방지할 수 있다.Next, as shown in FIG. 2B, the oxide film 24 and the nitride film 26 are sequentially applied over the entire structure. Here, the oxide film 24 may be formed using, for example, SiO 2 , and the nitride film 26 may be formed using Si 3 N 4 , and each may be coated with a thickness of several to several tens of nm. In addition, the oxide film 24 / nitride film 26 may be applied at least once in sequence, thereby preventing cracks from being generated by heat generated during operation of the device.

산화막(24) 및 질화막(26)을 도포한 후에는 식각 공정을 실시하여 도 2c에 도시한 것과 같이, 하부전극 콘택 홀(22)의 내벽에 사이드 월 스페이서(28)를 형성한다. 이와 같이 함으로써, 도 2a에 도시한 하부전극 콘택 홀(22)의 CD가 사이드 월 스페이서(28)에 의해 감소된 것을 알 수 있다. 여기에서, 산화막(24) 및 질화막(26)은 비등방성 식각, 예를 들어 습식 또는 건식 식각 공정으로 제거할 수 있다.After coating the oxide film 24 and the nitride film 26, an etching process is performed to form sidewall spacers 28 on the inner wall of the lower electrode contact hole 22, as shown in FIG. 2C. By doing so, it can be seen that the CD of the lower electrode contact hole 22 shown in FIG. 2A is reduced by the side wall spacers 28. Here, the oxide film 24 and the nitride film 26 may be removed by an anisotropic etching, for example, a wet or dry etching process.

이어서, 도 2d에 도시한 것과 같이, 사이드 월 스페이서(28)가 형성된 전체 구조 상에 도전 물질(30)을 도포하고, 층간 절연막(20) 상의 도전 물질(30)을 제거하여 도 2e에 도시한 것과 같이 하부 전극 콘택(32)을 형성한다.Subsequently, as shown in FIG. 2D, the conductive material 30 is coated on the entire structure in which the side wall spacers 28 are formed, and the conductive material 30 on the interlayer insulating film 20 is removed to be shown in FIG. 2E. As shown, the lower electrode contact 32 is formed.

여기에서, 도전 물질(30)은 질화 티타늄(TiN), 텅스텐(W), 구리(Cu), 알루미 늄(Al), 금(Au) 또는 폴리실리콘을 이용하여 형성할 수 있다. 또한, 층간 절연막(20) 상의 도전 물질(30)은 에치 백(Etch back) 공정에 의해, 또는 에치 백 공정 및 터치(touch) CMP(Chemical Mechanical Polishing) 공정을 순차적으로 수행하여 제거할 수 있다.Here, the conductive material 30 may be formed using titanium nitride (TiN), tungsten (W), copper (Cu), aluminum (Al), gold (Au), or polysilicon. In addition, the conductive material 30 on the interlayer insulating film 20 may be removed by an etch back process, or by sequentially performing an etch back process and a touch chemical mechanical polishing (CMP) process.

그리고, 도 2f에 도시한 것과 같이, 하부전극 콘택(32) 상에 상변화 물질(34) 및 상부전극(36)을 순차적으로 형성한다.As shown in FIG. 2F, the phase change material 34 and the upper electrode 36 are sequentially formed on the lower electrode contact 32.

이와 같이 하여 형성된 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 하부전극, 하부전극과 콘택되는 하부전극 콘택 및 하부전극 콘택 상에 형성되는 상변화 물질층을 포함하고, 하부전극 콘택에 형성된 사이드 월 스페이서에 의해 하부전극과 하부전극 콘택과의 접촉면적이 상변화 물질층과 하부전극 콘택과의 접촉면적보다 작게 되고, 결국 상변화 메모리 소자에서 하부전극 콘택의 크기를 감소시킬 수 있게 된다.The phase change memory device formed as described above includes a semiconductor substrate, a lower electrode formed on the semiconductor substrate, a lower electrode contact in contact with the lower electrode, and a phase change material layer formed on the lower electrode contact, and formed in the lower electrode contact. The sidewall spacers make the contact area between the lower electrode and the lower electrode contact smaller than the contact area between the phase change material layer and the lower electrode contact, thereby reducing the size of the lower electrode contact in the phase change memory device.

이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention described above belongs will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

휴대 전화, PDA, 모바일 PC 등의 휴대 기기는 낮은 소비전력으로 동작하는 비휘발성 메모리 소자를 필요로 한다. 아울러, 이러한 휴대 기기는 그 크기의 제한이 있으므로 고집적도의 메모리 소자가 탑재되어야 한다. 본 발명의 상변화 메모리 소자는 하부전극 콘택의 CD를 감소시켜 소자의 집적도를 향상시킬 수 있으므로 휴대 기기 등에 적용하는 경우 그 이점을 극대화할 수 있다.Portable devices such as mobile phones, PDAs, and mobile PCs require nonvolatile memory devices that operate at low power consumption. In addition, since such a portable device has a limitation in size, a high density memory device should be mounted. Since the phase change memory device of the present invention can reduce the CD of the lower electrode contact and improve the integration degree of the device, the advantages can be maximized when applied to a portable device.

도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도,1 is a schematic cross-sectional view of a general phase change memory device;

도 2a 내지 2f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

20 : 층간 절연막 22 : 하부전극 콘택 홀20: interlayer insulating film 22: lower electrode contact hole

24 : 산화막 26 : 질화막24 oxide film 26 nitride film

28 : 사이드 월 스페이서 30 : 도전물질28: side wall spacer 30: conductive material

32 : 하부전극 콘택 34 : 상변화 물질층32: lower electrode contact 34: phase change material layer

36 : 상부전극36: upper electrode

Claims (13)

상변화 메모리 소자 제조 방법으로서,As a phase change memory device manufacturing method, 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on a semiconductor substrate having a lower structure formed thereon; 상기 층간 절연막의 지정된 부위를 패터닝하여 하부전극 콘택 홀을 형성하는 단계;Patterning a designated portion of the interlayer insulating film to form a lower electrode contact hole; 전체 구조 상에 산화막 및 질화막을 적어도 1회 순차적으로 도포하는 단계;Sequentially applying an oxide film and a nitride film on the entire structure at least once; 상기 층간 절연막 상에 형성된 상기 산화막 및 질화막을 제거하여, 상기 하부전극 콘택 홀의 내벽에 사이드 월 스페이서를 형성하는 단계; 및Forming side wall spacers on an inner wall of the lower electrode contact hole by removing the oxide film and the nitride film formed on the interlayer insulating film; And 상기 사이드 월 스페이서가 형성된 하부전극 콘택 홀에 도전 물질을 매립하여 하부전극 콘택을 형성하는 단계;Forming a lower electrode contact by filling a conductive material in the lower electrode contact hole in which the side wall spacer is formed; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 SiO2를 이용하여 형성하는 것을 특징으로 하는 상변화 메모리소자 제조 방법.And the oxide film is formed using SiO 2 . 제 1 항에 있어서,The method of claim 1, 상기 질화막은 Si3N4를 이용하여 형성하는 것을 특징으로 하는 상변화 메모 리 소자 제조 방법.The nitride film is formed using a Si 3 N 4 Phase change memory device manufacturing method characterized in that. 제 1 항, 제 2 항 또는 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1, 2 or 3, 상기 산화막 및 질화막은 각각 수~수십nm의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The oxide film and the nitride film is a method of manufacturing a phase change memory device, characterized in that each formed in the thickness of several tens to several tens of nm. 제 1 항에 있어서,The method of claim 1, 상기 층간 절연막 상에 형성된 상기 산화막 및 질화막은 비등방성 식각 공정에 의해 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The oxide film and the nitride film formed on the interlayer insulating film is removed by an anisotropic etching process. 제 1 항에 있어서,The method of claim 1, 상기 도전 물질은 질화 티타늄(TiN), 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au) 또는 폴리실리콘 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The conductive material is any one of titanium nitride (TiN), tungsten (W), copper (Cu), aluminum (Al), gold (Au) or polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 콘택을 형성하는 단계는, 상기 사이드 월 스페이서가 형성된 전체 구조 상에 도전 물질을 도포하는 단계; 및The forming of the lower electrode contact may include applying a conductive material on the entire structure in which the sidewall spacers are formed; And 상기 층간 절연막 상의 도전 물질을 제거하는 단계;Removing the conductive material on the interlayer insulating film; 로 이루어지는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method characterized in that consisting of. 제 7 항에 있어서,The method of claim 7, wherein 상기 층간 절연막 상의 도전 물질은 에치 백(Etch back) 공정에 의해 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The conductive material on the interlayer insulating film is removed by an etch back process. 제 7 항에 있어서,The method of claim 7, wherein 상기 층간 절연막 상의 도전 물질은 에치 백 공정 및 터치(touch) CMP(Chemical Mechanical Polishing) 공정을 순차적으로 수행하여 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The conductive material on the interlayer insulating film is removed by sequentially performing an etch back process and a touch (CMP) chemical mechanical polishing (CMP) process. 반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 형성되는 하부전극;A lower electrode formed on the semiconductor substrate; 상기 하부전극과 콘택되는 하부전극 콘택; 및A lower electrode contact in contact with the lower electrode; And 상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함하는 상변화 메모리 소자로서,A phase change memory device comprising: a phase change material layer formed on the lower electrode contact. 상기 하부전극과 상기 하부전극 콘택과의 접촉면적은 상기 상변화 물질층과 상기 하부전극 콘택과의 접촉면적보다 작은 것을 특징으로 하는 상변화 메모리 소자.And a contact area between the bottom electrode and the bottom electrode contact is smaller than a contact area between the phase change material layer and the bottom electrode contact. 제 10 항에 있어서,The method of claim 10, 상기 상변화 메모리 소자는 상기 하부전극 콘택의 양측에 형성되는 층간 절연막을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.The phase change memory device further comprises an interlayer insulating film formed on both sides of the lower electrode contact. 제 11 항에 있어서,The method of claim 11, 상기 상변화 메모리 소자는 상기 하부전극 콘택과 상기 층간 절연막 사이에 형성되는 사이드 월 스페이서를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.The phase change memory device further comprises a sidewall spacer formed between the lower electrode contact and the interlayer insulating film. 제 12 항에 있어서,The method of claim 12, 상기 사이드 월 스페이서는 적어도 한 쌍의 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.And the sidewall spacers comprise at least one pair of an oxide film and a nitride film.
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