KR100831159B1 - Phase-change random access memory and method for fabricating the same - Google Patents

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KR100831159B1 KR1020060135429A KR20060135429A KR100831159B1 KR 100831159 B1 KR100831159 B1 KR 100831159B1 KR 1020060135429 A KR1020060135429 A KR 1020060135429A KR 20060135429 A KR20060135429 A KR 20060135429A KR 100831159 B1 KR100831159 B1 KR 100831159B1
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Abstract

A phase change memory device and a manufacturing method thereof are provided to form a bottom electrode contact of nano scale by forming the bottom electrode contact having an area wider than a conductive contact plug. A first interlayer dielectric(27) is formed on a MOS transistor, and a conductive contact plug(29) is formed to penetrate the first interlayer dielectric. A bottom electrode contact(31) is formed on the conductive contact plug, and a phase change layer(33) contacts a side of the bottom electrode contact. A second interlayer dielectric(34) is formed on the bottom electrode contact, and a top electrode contact(35) is formed on the second interlayer dielectric and is connected to the phase change layer. A bit line is connected to the top electrode contact.

Description

상변화 메모리 및 그 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY AND METHOD FOR FABRICATING THE SAME}Phase change memory and its manufacturing method {PHASE-CHANGE RANDOM ACCESS MEMORY AND METHOD FOR FABRICATING THE SAME}

도 1은 종래기술에 따른 상변화 메모리를 나타내는 단면도.1 is a cross-sectional view showing a phase change memory according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 상변화 메모리의 제조방법을 설명하는 도면.2A to 2F illustrate a method of manufacturing a phase change memory according to the present invention.

도 3은 본 발명에서 도전성 콘택 플러그, 하부콘택전극, 상변화막 및 상부콘택전극을 상측에서 바라본 도면.Figure 3 is a view of the conductive contact plug, the lower contact electrode, the phase change film and the upper contact electrode in the present invention from the top.

본 발명에서는 상변화 메모리 및 그 제조방법에 관해 개시된다.The present invention relates to a phase change memory and a method of manufacturing the same.

휴대용 기기의 보급이 확산됨에 따라 비휘발성 메모리 소자의 수요가 급증하고 있는 추세이다. 비휘발성 메모리 소자로는 현재 널리 사용되고 있는 플래시 메모리 이외에도 강유전체 메모리, 자기 메모리, 및 상변화 메모리가 주목 받고 있다. With the spread of portable devices, the demand for nonvolatile memory devices is increasing rapidly. As nonvolatile memory devices, ferroelectric memory, magnetic memory, and phase change memory are attracting attention as well as flash memory which is widely used now.

특히, 상변화 메모리(PRAM, Phase-change Random Access Memory)는 플래시 메모리가 가지고 있는 단점인 느린 액세스 속도, 사용 횟수의 제한을 극복할 수 있 으며, 동작시 고전압이 필요하다는 문제점을 해결할 수 있는 새로운 메모리 소자로서 연구가 집중되고 있다.In particular, phase-change random access memory (PRAM) can overcome the disadvantages of flash memory, slow access speed and limit of the number of uses, and solve the problem that high voltage is required during operation. Research is focused on memory devices.

일반적으로, 상변화 메모리의 데이터 저장은 트랜지스터의 소오스/드레인 영역에 형성된 도전체에 연결된 상변화막의 결정구조 변화로 인한 저항 차이를 이용하여 수행한다. 상변화 메모리에 사용되는 상변화막의 물질상태는 형성 온도에 따라 비정질(amorphous)이 되거나 결정질(crystalline)이 된다. 상변화막의 저항은 물질상태가 비정질 상태일 때 높고, 결정질일 때 낮다. In general, data storage of a phase change memory is performed by using a difference in resistance due to a change in crystal structure of a phase change film connected to a conductor formed in a source / drain region of a transistor. The material state of the phase change film used in the phase change memory becomes amorphous or crystalline depending on the formation temperature. The resistance of the phase change film is high when the material state is amorphous and low when it is crystalline.

상변화막으로는, 예컨대 게르마늄(Ge), 스티비윰(Sb)및 텔루리윰(Te)으로 조성된 켈코겐 화합물(GST 또는 Ge-Sb-Te)을 사용한다.As the phase change film, for example, a chalcogen compound (GST or Ge-Sb-Te) composed of germanium (Ge), stevie (Sb) and telluride (Te) is used.

휴대용 기기의 전원은 한정되어 있기 때문에, 상변화 메모리의 상변화시에 필요한 전류를 줄이기 위해서 상변화막으로 전류가 흘러들어가는 하부전극콘택(BEC, Bottom Electrode Contact)의 면적을 작게하여 이 부분의 전류밀도를 증가시키는 방법으로 상변화막의 상(state)을 변화시킨다.Since the power supply of the portable device is limited, in order to reduce the current required in the phase change of the phase change memory, the area of the bottom electrode contact (BEC) through which the current flows into the phase change film is reduced to reduce the current. The state of the phase change film is changed by increasing the density.

도 1은 종래기술에 따른 상변화 메모리를 나타내는 단면도이다.1 is a cross-sectional view showing a phase change memory according to the prior art.

도 1을 참조하면, 반도체 기판(1)에 모스 트랜지스터가 형성되어 있다. 즉, 게이트 절연막을 개재한 게이트전극(3)이 형성되어 있으며, 게이트 전극(3)에 인접하는 활성영역에는 소오스 및 드레인 영역(5)이 형성되어 있다. Referring to FIG. 1, a MOS transistor is formed in a semiconductor substrate 1. That is, the gate electrode 3 is formed through the gate insulating film, and the source and drain regions 5 are formed in the active region adjacent to the gate electrode 3.

모스 트랜지스터가 형성된 기판 상에는 제1 층간절연막(7)이 적층되어 있으며, 제1 층간절연막(7)을 관통하여 트랜지스터의 드레인 영역(3)과 연결되는 도전성 콘택플러그(9)가 형성되어 있다. 도전성 콘택플러그(9)와 연결되는 하부전극콘 택(11)이 형성되어 있으며, 하부전극콘택(11)을 포함하는 제1 층간절연막(7) 상에는 제2 층간절연막(14)이 형성되어 있다. A first interlayer insulating film 7 is stacked on the substrate on which the MOS transistor is formed, and a conductive contact plug 9 is formed through the first interlayer insulating film 7 and connected to the drain region 3 of the transistor. A lower electrode contact 11 connected to the conductive contact plug 9 is formed, and a second interlayer insulating film 14 is formed on the first interlayer insulating film 7 including the lower electrode contact 11.

상기 하부전극콘택(11)은 상변화막(13)에 연결되어 있다. The lower electrode contact 11 is connected to the phase change layer 13.

상기 상변화막(13)은 상부콘택전극(TEC, Top Electrode Contact)(15)을 통하여 비트라인(17)에 연결된다.The phase change layer 13 is connected to the bit line 17 through an upper contact electrode 15.

한편, 상기와 같은 상변화 메모리는 상변화 물질의 변이를 위해 고전류를 흘려야 한다. 이를 위해 상기 하부전극콘택(11)의 면적을 작게하여 이 부분의 전류밀도를 증가시키는 방법으로 상변화막의 상(state)을 변화시켜야 한다.On the other hand, the phase change memory as described above must flow a high current for the variation of the phase change material. To this end, it is necessary to change the state of the phase change film by reducing the area of the lower electrode contact 11 to increase the current density of the portion.

그러나, 상기 하부전극콘택(11)의 면적을 나노 스케일(nano scale)로 만들기 위해서는 고사양의 장비를 사용하여야 하는 문제가 있다.However, in order to make the area of the lower electrode contact 11 nanoscale, there is a problem that a high specification equipment must be used.

본 발명은 저사양의 장비를 통해서도 나노 스케일의 하부전극콘택을 만들 수 있는 상변화 메모리 및 그 제조방법을 제공하는 것을 목적으로 한다.It is an object of the present invention to provide a phase change memory and a method of manufacturing the same, which can make a nanoscale lower electrode contact even through low specification equipment.

본 발명에 따른 상변화 메모리는 모스 트랜지스터 상에 형성된 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 형성된 도전성 콘택 플러그; 상기 도전성 콘택 플러그 상에 형성된 하부전극콘택; 상기 하부전극콘택의 측면과 접촉하는 상변화막; 상기 하부전극콘택의 상측에 형성된 제2 층간절연막; 상기 제2 층간절연막 상에 형성되고 상기 상변화막과 연결되는 상부전극콘택; 및 상기 상부전극콘택과 연결되는 비트라인이 포함되어 구성되는 것을 특징으로 한다.A phase change memory according to the present invention includes a first interlayer insulating film formed on a MOS transistor; A conductive contact plug formed through the first interlayer insulating film; A lower electrode contact formed on the conductive contact plug; A phase change layer in contact with the side surface of the lower electrode contact; A second interlayer insulating film formed on the lower electrode contact; An upper electrode contact formed on the second interlayer insulating film and connected to the phase change film; And a bit line connected to the upper electrode contact.

본 발명에 따른 상변화 메모리의 제조방법은 모스 트랜지스터 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 관통하여 도전성 콘택 플러그를 형성하는 단계; 상기 도전성 콘택 플러그 상에 하부전극콘택을 형성하는 단계; 상기 하부전극콘택을 포함하는 제1 층간 절연막 상에 제2 층간절연막을 형성하는 단계; 상기 하부전극콘택의 측면이 노출되도록 상기 제2층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상변화 물질을 매립하여 상변화막을 형성하는 단계; 상기 상변화막을 포함한 제2 층간절연막상에 제3 층간절연막을 형성하는 단계; 상기 상변화막이 노출되도록 상기 제3 층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상부전극콘택을 형성하는 단계; 및 상기 상부전극콘택과 연결되는 비트라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.A method of manufacturing a phase change memory according to the present invention includes forming a first interlayer insulating film on a MOS transistor; Forming a conductive contact plug through the first interlayer insulating film; Forming a lower electrode contact on the conductive contact plug; Forming a second interlayer insulating film on the first interlayer insulating film including the lower electrode contact; Removing the second interlayer insulating layer to expose side surfaces of the lower electrode contact to form a trench, and forming a phase change layer by embedding a phase change material in the trench; Forming a third interlayer insulating film on the second interlayer insulating film including the phase change film; Removing the third interlayer insulating layer to expose the phase change layer to form a trench, and forming an upper electrode contact in the trench; And forming a bit line connected to the upper electrode contact.

이하, 첨부된 도면을 참조하여 본 발명에 따른 상변화 메모리 및 그 제조방법에 대해 상세히 설명하도록 한다.Hereinafter, a phase change memory and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 상변화 메모리의 제조방법을 설명하는 도면이다.2A to 2F illustrate a method of manufacturing a phase change memory according to the present invention.

도 2a을 참조하면, 반도체 기판(21)에 게이트 절연막을 개재한 게이트전극(23)이 형성을 형성하고, 상기 게이트 전극(23)에 인접하는 활성영역에 소오스 및 드레인 영역(25)을 형성한다. Referring to FIG. 2A, a gate electrode 23 is formed on the semiconductor substrate 21 with a gate insulating film formed therein, and source and drain regions 25 are formed in an active region adjacent to the gate electrode 23. .

그리고, 모스 트랜지스터가 형성된 기판 상에 제1 층간절연막(27)이 적층한 후, 제1 층간절연막(27)을 관통하여 트랜지스터의 드레인 영역(23)과 연결되는 도전성 콘택플러그(29)를 형성한다.After the first interlayer insulating layer 27 is stacked on the substrate on which the MOS transistor is formed, a conductive contact plug 29 is formed through the first interlayer insulating layer 27 and connected to the drain region 23 of the transistor. .

그리고, 상기 도전성 콘택플러그(29) 및 상기 제1 층간 절연막(27) 상에 도전층을 형성하고, 포토 레지스트 패턴을 통해 상기 도전층을 선택적으로 제거하여 상기 도전성 콘택플러그(29)와 연결되는 하부전극콘택(31)을 형성한다.In addition, a conductive layer is formed on the conductive contact plug 29 and the first interlayer insulating layer 27, and a lower portion connected to the conductive contact plug 29 by selectively removing the conductive layer through a photoresist pattern. The electrode contact 31 is formed.

도 2b에 도시된 바와 같이, 상기 하부전극콘택(31)을 포함하는 제1 층간절연막(27) 상에 제2 층간절연막(34)을 형성한다.As shown in FIG. 2B, a second interlayer insulating layer 34 is formed on the first interlayer insulating layer 27 including the lower electrode contact 31.

그리고, 도 2c에 도시된 바와 같이, 상기 하부전극콘택(31)의 측면이 노출되도록 상기 제 2층간 절연막(34) 및 제1 층간절연막(27)을 식각하여 트렌치를 형성한다.As illustrated in FIG. 2C, a trench is formed by etching the second interlayer insulating layer 34 and the first interlayer insulating layer 27 to expose side surfaces of the lower electrode contact 31.

그리고, 상기 트렌치에 상변화 물질을 매립하고 에치백하여 상기 하부전극콘택(31)과 접촉되는 상변화막(33)을 형성한다.In addition, a phase change material 33 is buried in the trench and etched back to form a phase change layer 33 in contact with the lower electrode contact 31.

도 2d에 도시된 바와 같이, 상기 상변화막(33)을 포함하는 제2 층간 절연막(34) 상에 제3 층간 절연막(36)을 형성한다.As shown in FIG. 2D, a third interlayer insulating film 36 is formed on the second interlayer insulating film 34 including the phase change film 33.

그리고, 도 2e에 도시된 바와 같이, 상기 상변화막(33)의 상측이 노출되도록 트렌치를 형성하고, 상기 트렌치에 도전층을 형성하여 상부전극콘택(TEC, Top Electrode Contact)(35)를 형성한다.As shown in FIG. 2E, a trench is formed to expose the upper side of the phase change layer 33, and a conductive layer is formed on the trench to form a top electrode contact (TEC) 35. do.

도 2f에 도시된 바와 같이, 상기 상부전극콘택(35)을 포함한 제3 층간 절연막(36) 상에 비트라인(40)을 형성한다.As shown in FIG. 2F, a bit line 40 is formed on the third interlayer insulating layer 36 including the upper electrode contact 35.

도 3은 도전성 콘택 플러그, 하부전극콘택, 상변화막 및 상부전극콘택을 상측에서 바라본 도면이다.3 is a view of the conductive contact plug, the lower electrode contact, the phase change film, and the upper electrode contact viewed from above.

상기 도전성 콘택 플러그(29)의 상측에 형성된 하부전극콘택(31)은 상기 도전성 콘택 플러그(29) 보다 넓은 면적으로 형성되고, 상기 상변화막(33)과 접촉되는 부분은 상대적으로 작은 면적으로 형성된다.The lower electrode contact 31 formed on the conductive contact plug 29 is formed to have a larger area than the conductive contact plug 29, and the portion contacting the phase change film 33 is formed to have a relatively small area. do.

한편, 도면에는 상기 하부전극콘택(31)과 상부전극콘택(35)이 연결된 것처럼 도시되어 있으나, 도 2f에 볼 수 있는 바와 같이, 상기 하부전극콘택(31)과 상부전극콘택(35) 사이에는 제2 층간 절연막(34)이 형성되어 상기 하부전극콘택(31)과 상부전극콘택(35)이 절연되도록 한다.Meanwhile, although the lower electrode contact 31 and the upper electrode contact 35 are illustrated in the drawing, as shown in FIG. 2F, the lower electrode contact 31 and the upper electrode contact 35 may be interposed between the lower electrode contact 31 and the upper electrode contact 35. A second interlayer insulating layer 34 is formed to insulate the lower electrode contact 31 and the upper electrode contact 35 from each other.

본 발명은 저사양의 장비를 통해서도 나노 스케일의 하부전극콘택을 만들 수 있는 상변화 메모리 및 그 제조방법을 제공할 수 있다.The present invention can provide a phase change memory and a method of manufacturing the same that can make a nano-scale lower electrode contact even through a low specification equipment.

Claims (9)

모스 트랜지스터 상에 형성된 제1 층간 절연막;A first interlayer insulating film formed on the MOS transistor; 상기 제1 층간 절연막을 관통하여 형성된 도전성 콘택 플러그;A conductive contact plug formed through the first interlayer insulating film; 상기 도전성 콘택 플러그 상에 형성된 하부전극콘택;A lower electrode contact formed on the conductive contact plug; 상기 하부전극콘택의 측면과 접촉하는 상변화막;A phase change layer in contact with the side surface of the lower electrode contact; 상기 하부전극콘택의 상측에 형성된 제2 층간절연막;A second interlayer insulating film formed on the lower electrode contact; 상기 제2 층간절연막 상에 형성되고 상기 상변화막과 연결되는 상부전극콘택; 및 An upper electrode contact formed on the second interlayer insulating film and connected to the phase change film; And 상기 상부전극콘택과 연결되는 비트라인이 포함되어 구성되는 것을 특징으로 하는 상변화 메모리.And a bit line connected to the upper electrode contact. 제 1항에 있어서,The method of claim 1, 상기 하부전극콘택은 상기 상변화막의 측면과 접촉되는 것을 특징으로 하는 상변화 메모리.The lower electrode contact is in contact with the side of the phase change film, phase change memory. 제 1항에 있어서,The method of claim 1, 상기 하부전극콘택은 상기 도전성 콘택 플러그와 접하는 면적보다 상기 상변화막과 접하는 면적이 작은 것을 특징으로 하는 상변화 메모리.And the lower electrode contact has a smaller area in contact with the phase change layer than an area in contact with the conductive contact plug. 제 1항에 있어서,The method of claim 1, 상기 하부전극콘택과 상기 상부전극콘택 사이에는 제2 층간절연막이 위치하는 것을 특징으로 하는 상변화 메모리.And a second interlayer insulating layer is disposed between the lower electrode contact and the upper electrode contact. 제 1항에 있어서,The method of claim 1, 상기 하부전극콘택과 상기 비트라인 사이에는 제2 층간절연막 및 제3 층간절연막이 위치하는 것을 특징으로 하는 상변화 메모리.And a second interlayer dielectric layer and a third interlayer dielectric layer between the lower electrode contact and the bit line. 모스 트랜지스터 상에 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film on the MOS transistor; 상기 제1 층간 절연막을 관통하여 도전성 콘택 플러그를 형성하는 단계;Forming a conductive contact plug through the first interlayer insulating film; 상기 도전성 콘택 플러그 상에 하부전극콘택을 형성하는 단계;Forming a lower electrode contact on the conductive contact plug; 상기 하부전극콘택을 포함하는 제1 층간 절연막 상에 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film including the lower electrode contact; 상기 하부전극콘택의 측면이 노출되도록 상기 제2층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상변화 물질을 매립하여 상변화막을 형성하는 단계;Removing the second interlayer insulating layer to expose side surfaces of the lower electrode contact to form a trench, and forming a phase change layer by embedding a phase change material in the trench; 상기 상변화막을 포함한 제2 층간절연막상에 제3 층간절연막을 형성하는 단계;Forming a third interlayer insulating film on the second interlayer insulating film including the phase change film; 상기 상변화막이 노출되도록 상기 제3 층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상부전극콘택을 형성하는 단계; 및 Removing the third interlayer insulating layer to expose the phase change layer to form a trench, and forming an upper electrode contact in the trench; And 상기 상부전극콘택과 연결되는 비트라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 상변화 메모리의 제조방법.And forming a bit line connected to the upper electrode contact. 제 6항에 있어서,The method of claim 6, 상기 도전성 콘택 플러그 상에 하부전극콘택을 형성하는 단계는 상기 도전성 콘택 플러그를 포함하는 제1 층간 절연막상에 도전층을 형성하고 포토 레지스트를 패터닝하여 상기 도전층을 선택적으로 제거하는 것을 특징으로 하는 상변화 메모리의 제조방법.The forming of the lower electrode contact on the conductive contact plug may include forming a conductive layer on the first interlayer insulating layer including the conductive contact plug and patterning a photoresist to selectively remove the conductive layer. Method of manufacturing change memory. 제 6항에 있어서,The method of claim 6, 상기 하부전극콘택은 상기 상변화막의 측면과 접촉되도록 형성되는 것을 특징으로 하는 상변화 메모리의 제조방법.The lower electrode contact is formed in contact with the side of the phase change film manufacturing method of a phase change memory. 제 6항에 있어서,The method of claim 6, 상기 하부전극콘택은 상기 도전성 콘택 플러그와 접하는 면적보다 상기 상변화막과 접하는 면적이 작도록 형성되는 것을 특징으로 하는 상변화 메모리의 제조방법.And the lower electrode contact is formed to have a smaller area of contact with the phase change layer than an area of contact with the conductive contact plug.
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