KR20090017074A - Method for deposition epitaxial silicon layer - Google Patents

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Abstract

A method for growing an epitaxial-layer is provided to conveniently lower the dopant change rate from 18.64% to 2.4% without the increase of the additional expense or the process time and to grow the epitaxial layer having the excellent property. The silicon wafer is loaded on the susceptor within the reactor(S410). The temperature of the wafer is increased to the temperature for the hydrogen baking process(S420). The hydrogen baking process is performed in the temperature of 1130°C through 1100 for 40 second through 35 to remove the native oxide film existing in the silicon wafer and anneal the defects existing in the wafer surface(S430). The temperature of wafer is controlled to the temperature for the epitaxial layer growth(S440). The epitaxial layer growth process is performed to obtain the fixed resistance value in the epi layer growth by using the gas including the boron or phosphorus(S450).

Description

에피층 성장방법{Method for deposition epitaxial silicon layer}Epilayer growth method {Method for deposition epitaxial silicon layer}

본 발명은 반도체 공정에 있어서 박막 증착에 관한 것으로, 보다 상세하게는, 실리콘 에피층을 성장하는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to thin film deposition in a semiconductor process, and more particularly, to a method of growing a silicon epi layer.

일반적으로 반도체 소자 형성을 위한 반도체 웨이퍼를 제조하는 공정에서 SOI(silicon on insulator) 기술이 이용되고 있다. SOI 기술은 절연층상에 실리콘 단결정 박막을 형성하고 그 위에 반도체 집적 회로를 형성하는 기술이다. SOI 구조는 완전한 소자 분리 구조를 실현할 수 있으므로 고속 동작이 가능하며, pn 접합 분리 구조에서 나타나는 기생 모스(MOS) 트랜지스터나 기생 바이폴러 트랜지스터 등의 능동적 기생효과가 없으므로 래치업 현상이나 소프트 에러 현상이 없는 반도체 집적 회로를 구성할 수 있는 이점이 있다.In general, a silicon on insulator (SOI) technology is used in a process of manufacturing a semiconductor wafer for forming a semiconductor device. SOI technology is a technique for forming a silicon single crystal thin film on an insulating layer and a semiconductor integrated circuit thereon. Since the SOI structure can realize a complete device isolation structure, high-speed operation is possible, and there is no active parasitic effect such as parasitic MOS transistor or parasitic bipolar transistor shown in pn junction isolation structure, so there is no latch-up phenomenon or soft error phenomenon. There is an advantage that a semiconductor integrated circuit can be configured.

SOI 구조를 형성하는 방법으로는 절연막인 실리콘 산화막 상에 다결정 또는 비정질 실리콘 박막을 퇴적하고 이 실리콘 박막을 가로 방향으로 용융 재결정시키고 또한 고상 성장시키는 퇴적막 재결정화법, 단결정 절연층상에 단결정을 성장시키는 에피택셜(epitaxial) 성장법, 반도체 기판 중에 실리콘 산화막 등의 절연층을 매입하는 단결정 분리법 등이 있다.The SOI structure is formed by depositing a polycrystalline or amorphous silicon thin film on a silicon oxide film, which is an insulating film, melt recrystallization of the silicon thin film in a transverse direction, and solid phase growth, and epitaxial growth of a single crystal on a single crystal insulating layer. Epitaxial growth, and single crystal separation in which an insulating layer such as a silicon oxide film is embedded in a semiconductor substrate.

이중 에피택셜 성장법은 반도체 웨이퍼 위에 단결정층을 성장시킨 다음 증착층이 반도체 웨이퍼와 동일한 결정 구조가 되도록 하는 증착법이다. 이러한 에피택셜 성장법은 에피층에 전기적 저항특성을 부여하기 위해 불순물인 붕소(B)를 공급하게 된다. 이와 같이 불순물을 공급하여 에피층을 성장시키면 원하는 저항값을 가지는 에피층을 얻게 되는데, 이렇게 의도적으로 불순물을 첨가시켜 주는 것을 도핑(doping)이라고 한다. The dual epitaxial growth method is a deposition method in which a single crystal layer is grown on a semiconductor wafer and then the deposition layer has the same crystal structure as the semiconductor wafer. In this epitaxial growth method, boron (B), which is an impurity, is supplied to give an electrical resistance characteristic to the epitaxial layer. In this way, when the epi layer is grown by supplying impurities, an epi layer having a desired resistance value is obtained. Intentionally adding an impurity is called doping.

한편, 실리콘 에피 웨이퍼를 제조할 때 사용되는 실리콘 웨이퍼에는 일반적으로 에피층에 비하여 더 많은 불순물이 도핑되어 있다. 그리고 에피택셜 공정은 1150℃ 이상의 고온에서 공정이 이루어지므로 공정 중에 실리콘 웨이퍼에 도핑된 도펀트(dopant)들이 에피층으로 확산하게 된다. 이와 같은 확산 과정에 대한 모식도를 도 1에 나타내었다. 도 1에 도시된 바와 같이 실리콘 기판(110) 상에 도핑되어 있는 도펀트들(130)이 에피층(120) 성장 중에 고체 상태의 확산(solid-state diffusion)을 하여 에피층(120)으로 퍼지게 된다. 이와 같은 도펀트의 확산에 의해 에피 웨이퍼의 플랫존(flat zone)이 짧아지게 된다. 플랫존이 짧아지면 소자에 사용되는 액티브 층(active layer)이 좁아지는 문제점이 있다.On the other hand, silicon wafers used in manufacturing silicon epi wafers are generally doped with more impurities than epi layers. In addition, since the epitaxial process is performed at a high temperature of 1150 ° C. or higher, dopants doped in the silicon wafer are diffused into the epitaxial layer during the process. A schematic diagram of such a diffusion process is shown in FIG. 1. As shown in FIG. 1, the dopants 130 doped on the silicon substrate 110 are spread through the epi layer 120 by solid-state diffusion during the epi layer 120 growth. . The diffusion of the dopant shortens the flat zone of the epi wafer. If the flat zone is shortened, there is a problem that the active layer used in the device is narrowed.

에피 웨이퍼에서 플랫존은 에피 웨이퍼 내에 도핑된 도펀트들의 농도가 일정한 부분을 의미하는 것으로서, 에피층 두께의 25%와 75% 사이의 도펀트 농도의 평균과 에피층의 특정 지점에서의 도펀트의 농도와의 비율로서 나타내며 이 비율이 15% 이하이면 적어도 그 특정 지점까지는 플랫존이라고 할 수 있다. 다만 본 발명에서는 에피층의 두께를 3μm정도로 얇게 성장시킨 것이 이용되므로, 3μm의 25%인 0.75μm에서는 도펀트의 농도를 정확히 측정하는 것이 용이하지 않으므로, 1.5μm와 1.8μm 사이의 도펀트 농도의 평균과 2.1μm 지점에서의 도펀트 농도와의 비율로서 플랫존을 도출한다. 이 비율을 2.1μm 지점에서의 도펀트 변화비율이라 하고 이를 수학식 1에 나타낸 바와 같이 정의한다.In an epi wafer, the flat zone refers to a portion where the concentration of the dopants doped in the epi wafer is constant, and the average of the dopant concentrations between 25% and 75% of the epi layer thickness and the concentration of the dopant at a specific point of the epi layer It is expressed as a ratio, and if this ratio is 15% or less, it can be said to be a flat zone at least to the specific point. However, in the present invention, since the epitaxial layer is thinly grown to about 3 μm, the concentration of the dopant is not easily measured at 0.75 μm, which is 25% of 3 μm, and thus the average of the dopant concentrations between 1.5 μm and 1.8 μm. The flat zone is derived as a ratio with the dopant concentration at 2.1 μm. This ratio is called the dopant change ratio at 2.1 μm and is defined as shown in Equation (1).

Figure 112007058671749-PAT00001
Figure 112007058671749-PAT00001

이때, 2.1μm 지점에서의 도펀트 변화비율이 15% 이하이면 2.1μm 지점까지는 플랫존에 해당한다. 물론, 2.1μm 지점에서의 도펀트 변화비율이 낮으면 낮을수록 플랫존이 2.1μm보다 길어지고 또한 2.1μm까지도 도펀트의 농도 변화가 작으므로 성능이 더 우수하게 된다. 여기서 특정지점을 2.1μm로 한 것은 3μm 두께의 에피층에서는 플랫존이 최소한 2.1μm 정도는 되어야 하기 때문이다. At this time, when the dopant change rate at the 2.1 μm point is 15% or less, it corresponds to the flat zone up to the 2.1 μm point. Of course, the lower the dopant change rate at the 2.1 μm point, the longer the flat zone is than 2.1 μm, and the lower the dopant concentration change is, the better the performance becomes. The specific point is set at 2.1 μm because the flat zone should be at least 2.1 μm in the 3 μm thick epi layer.

도 2에 종래의 방법으로 3μm 두께의 에피층을 성장시킨 후 에피층의 두께에 따른 농도 변화를 나타내었다. 그리고 이를 바탕으로 수학식 1에 나타낸 방법으로 2.1μm에서의 도펀트 변화비율을 계산하면, 1.5 내지 1.8μm에서의 도펀트 농도 평균은 1.146×1015 개/cm3이고, 2.1μm에서의 도펀트 농도는 1.360×1015 개/cm3이어서, 결국 2.1μm에서의 도펀트 변화비율은 18.64%이다. 따라서, 종래의 방법으로는 3μm 두께의 에피층에서 플랫존은 2.1μm까지 형성되지 않는다는 문제점이 있다.Figure 2 shows the concentration change according to the thickness of the epi layer after growing the epi layer of 3μm thickness by the conventional method. And based on this, the calculation of the dopant change ratio in 2.1μm by the method shown in Equation 1, the average dopant concentration in 1.5 to 1.8μm is 1.146 × 10 15 / cm 3 , the dopant concentration in 2.1μm is 1.360 X 10 15 pieces / cm 3, then the dopant change rate at 2.1 μm is 18.64%. Therefore, the conventional method has a problem that the flat zone is not formed to 2.1 μm in the epi layer having a thickness of 3 μm.

이를 해결하기 위해, 에피층 성장 공정에 사용되는 반응기의 서셉 터(susceptor)를 새롭게 디자인 한다거나 에피층을 성장시키기 전에 캡핑층(capping layer)를 먼저 증착하려는 시도가 있었다. 그러나 서셉터 디자인을 새롭게 하는 것은 성장하려는 에피층의 두께 및 물성에 따라 별개의 서셉터를 디자인하여야 하여 비용이 증가하는 문제점이 있고, 캡핑층은 저온(500 내지 850℃)에서 증착시킨 후 다시 고온으로 온도를 증가함에 따른 공정시간의 증가로 인한 생산성의 저하 문제가 있다.In order to solve this problem, an attempt has been made to newly design a susceptor of a reactor used in an epitaxial growth process or to deposit a capping layer first before growing an epitaxial layer. However, renewing the susceptor design has a problem of increasing the cost by designing a separate susceptor according to the thickness and physical properties of the epilayer to be grown, and capping layer is deposited at a low temperature (500 to 850 ° C.) and then again at a high temperature. As a result, there is a problem of deterioration in productivity due to an increase in process time with increasing temperature.

본 발명이 해결하고자 하는 기술적 과제는 실리콘 에피층 성장시 증착조건을 변화시켜 추가비용이나 공정시간의 증가 없이 간단하게 플랫존이 긴 에피층을 성장시키는 방법을 제공하는 데 있다.The technical problem to be solved by the present invention is to provide a method for growing an epitaxial layer having a long flat zone simply by changing the deposition conditions during the growth of the silicon epitaxial layer without increasing the additional cost or processing time.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 에피(epi)층 성장방법은 실리콘 웨이퍼를 반응기에 로딩하는 단계; 상기 실리콘 웨이퍼를 수소 베이킹하는 단계; 및 실리콘을 포함하는 소스를 상기 반응기 내로 공급하여, 1100 내지 1110℃의 온도에서 상기 실리콘 웨이퍼 상에 실리콘 에피층을 성장시키는 단계;를 갖는다.In order to solve the above technical problem, an epi layer growth method according to the present invention comprises the steps of loading a silicon wafer into the reactor; Hydrogen baking the silicon wafer; And supplying a source comprising silicon into the reactor to grow a silicon epilayer on the silicon wafer at a temperature of 1100 to 1110 ° C.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 다른 에피층 성장방법은 실리콘 웨이퍼를 반응기에 로딩하는 단계; 상기 실리콘 웨이퍼를 수소 베이킹하는 단계; 및 실리콘을 포함하는 소스를 상기 반응기 내로 공급하여, 분당 4.2 내지 4.5μm의 성장속도로 상기 실리콘 웨이퍼 상에 실리콘 에피층을 성장시키는 단계;를 갖는다.Another epitaxial growth method according to the present invention for solving the above technical problem comprises the steps of loading a silicon wafer into the reactor; Hydrogen baking the silicon wafer; And feeding a source comprising silicon into the reactor to grow a silicon epi layer on the silicon wafer at a growth rate of 4.2 to 4.5 μm per minute.

본 발명에 따른 에피층 성장방법에 의하면, 기존의 실리콘 에피층 성장방법에서 공정온도 및 성장속도를 제어하여 추가비용이나 공정시간의 증가 없이 간편하게 2.1μm에서의 도펀트 변화비율을 18.64%에서 2.4%까지 낮출 수 있어서 우수한 물성을 갖는 에피층을 성장할 수 있다. 이와 같은 에피층 성장방법을 이용하여 SOI 웨이퍼나 실리콘 에피 웨이퍼를 제작할 수 있다.According to the epitaxial growth method according to the present invention, by controlling the process temperature and growth rate in the conventional silicon epitaxial growth method, the dopant change ratio at 2.1 μm can be easily changed from 18.64% to 2.4% without increasing the additional cost or processing time. It can be lowered to grow an epi layer having excellent physical properties. By using such an epitaxial growth method, an SOI wafer or a silicon epi wafer can be manufactured.

이하에서 첨부된 도면들을 참조하여 본 발명에 따른 에피층 성장방법의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the epitaxial growth method according to the present invention. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 3은 에피층 성장 공정을 수행하기 위한 장치의 일 예를 나타낸 도면이다. 3 is a diagram illustrating an example of an apparatus for performing an epitaxial growth process.

도 3을 참조하면, 에피층 성장 공정을 수행하기 위한 장치(300)는 반응기(310), 서셉터(320), 상부히터(330) 및 하부히터(340)를 구비한다. Referring to FIG. 3, an apparatus 300 for performing an epitaxial growth process includes a reactor 310, a susceptor 320, an upper heater 330, and a lower heater 340.

반응기(310)에는 가스가 공급되는 가스 공급구(350)와 반응기(310)에 공급된 가스가 배출되는 가스 배출구(360)가 형성되어 있다. 가스 공급구(350)으로는 수소(H2) 가스 및 실리콘을 포함하는 가스, 예컨대 TCS(trichlorosilane, SiHCl3), DCS(dichlorosilane, SiH2Cl2) 등이 공급될 수 있다. 그리고 p형 도핑가스로서 붕소(B)를 포함하는 가스, 예컨대 BH3, B2H6, TMB(trimethylborate), TEB(triethylborate) 등이 공급될 수 있다. 또한, n형 도핑가스로서 인(P)을 포함하는 가스, 예컨대 PH3, TMOP(trimethylphosphate) 및 TEPO(triethylphosphate) 등이 공급될 수 있다. 이외에, 불활성 가스 등이 공급될 수 있다. 도 3에는 가스 공 급구(350)가 하나 있는 것으로 도시하였으나, 가스의 종류에 따라서는 여러 개의 가스 공급구가 형성되어 있고 복수의 가스 공급구를 통해 각각의 가스가 공급될 수 있다. 그리고 반응기(310) 내부는 상압으로 유지된다.The reactor 310 is provided with a gas supply port 350 through which gas is supplied and a gas outlet 360 through which the gas supplied to the reactor 310 is discharged. The gas supply port 350 may be supplied with a gas containing hydrogen (H 2 ) gas and silicon, such as trichlorosilane (SiHCl 3 ), DCS (dichlorosilane, SiH 2 Cl 2 ), and the like. And as a p-type doping gas, a gas containing boron (B), such as BH 3 , B 2 H 6 , TMB (trimethylborate), TEB (triethylborate) and the like can be supplied. In addition, a gas containing phosphorus (P), such as PH 3 , trimethylphosphate (TMOP) and triethylphosphate (TEPO), may be supplied as the n-type doping gas. In addition, an inert gas or the like may be supplied. Although FIG. 3 illustrates that there is one gas supply port 350, a plurality of gas supply ports are formed according to the type of gas, and each gas may be supplied through a plurality of gas supply ports. And the inside of the reactor 310 is maintained at atmospheric pressure.

서셉터(320)에는 웨이퍼(W)가 안착되며, 상부히터(330)와 하부히터(340)를 이용하여 웨이퍼(W)의 온도를 증가시킬 수 있다.The wafer W is mounted on the susceptor 320, and the temperature of the wafer W may be increased by using the upper heater 330 and the lower heater 340.

도 4는 본 발명에 따른 에피층 성장방법에 대한 바람직한 일 실시예에 대한 수행과정을 나타내는 흐름도이다.4 is a flowchart illustrating a process of performing a preferred embodiment of the epitaxial growth method according to the present invention.

도 3 및 도 4를 참조하면, 우선 반응기(310) 내의 서셉터(320) 위에 실리콘 웨이퍼(W)를 로딩한다(S410). 반응기(310) 내에 웨이퍼(W)를 로딩하기 전에 먼저 서셉터(320)를 클리닝할 수 있다. 이때 클리닝 가스로는 HCl이 사용된다. 클리닝 공정은 고온에서 진행되므로 웨이퍼(W) 로딩시 온도를 낮춘다.3 and 4, first, the silicon wafer W is loaded on the susceptor 320 in the reactor 310 (S410). Before loading the wafer W into the reactor 310, the susceptor 320 may be cleaned first. At this time, HCl is used as the cleaning gas. Since the cleaning process is performed at a high temperature, the temperature of the wafer W is lowered.

다음으로 수소 베이킹 공정을 위한 온도로 웨이퍼(W)의 온도를 증가시킨다(S420). 그리고 수소 베이킹 공정을 수행한다(S430). 수소 베이킹 공정은 실리콘 웨이퍼(W) 상에 존재하는 자연 산화막을 제거하고 웨이퍼(W) 표면 상에 존재하는 결함을 어닐링하기 위한 공정이다. 따라서 종래에는 1150℃ 이상의 고온에서 수소를 공급하여 50초 정도 수행하였다. 그러나 본 발명에서는 플랫존을 개선하기 위하여, 1100 내지 1130℃의 온도에서 35 내지 40초 동안 수소 베이킹 공정을 수행한다. 고온에서 오랫동안 수소 베이킹 공정을 진행하게 되면, 웨이퍼(W)에 도핑되어 있는 도펀트들이 가지는 에너지가 증가되므로 후속 진행할 에피층 성장 공정에서 에피층 안으로 확산되기가 쉬워진다. 따라서 1130℃ 이하의 온도에서 40초보다 작 은 시간 동안 수행하는 것이 바람직하다. 그러나 1100℃ 이하에서 수행한다거나 35초보다 작은 시간 동안 수소 베이킹 공정이 이루어지면, 수소 베이킹 공정이 원래 목적하는 바인 자연 산화막 제거와 결함 어닐링을 제대로 달성하기 어려워서 후속 공정에서 이루어지는 에피층의 물성이 나빠지게 된다.Next, the temperature of the wafer W is increased to a temperature for the hydrogen baking process (S420). And a hydrogen baking process is performed (S430). The hydrogen baking process is a process for removing a native oxide film present on the silicon wafer W and annealing defects present on the wafer W surface. Therefore, in the related art, hydrogen was supplied at a high temperature of 1150 ° C. or more, and then performed for about 50 seconds. However, in the present invention, to improve the flat zone, the hydrogen baking process is performed for 35 to 40 seconds at a temperature of 1100 to 1130 ℃. When the hydrogen baking process is performed at a high temperature for a long time, the energy of dopants doped in the wafer W is increased, so that it is easy to diffuse into the epi layer in a subsequent epi layer growth process. Therefore, it is preferable to perform for less than 40 seconds at a temperature of 1130 ℃ or less. However, if the hydrogen baking process is performed at 1100 ° C. or less or for less than 35 seconds, the hydrogen baking process is difficult to properly achieve natural oxide removal and defect annealing as originally intended, thereby deteriorating the physical properties of the epi layer in a subsequent process. do.

다음으로 에피층 성장을 위한 온도로 웨이퍼(W)의 온도를 조절한다(S440). 그리고 에피층 성장 공정을 수행한다(S450). 이를 위해 실리콘을 포함하는 소스로서 DCS나 TCS를 사용하고 에피층 성장시에 일정한 저항값을 갖도록 하기 위해 붕소를 포함하는 가스나 인을 포함하는 가스를 같이 공급한다. 종래에 에피층 성장 공정온도는 상술한 바와 같이 1150℃ 이상의 고온에서 이루어졌으나 원하는 길이의 플랫존을 갖는 에피층을 성장하지 못했다. 따라서 본 발명에서는 별도의 장비 교체나 공정시간의 증가 없이 원하는 길이의 플랫존을 갖기 위하여 공정온도와 에피층 성장속도를 조절하였다. 우선, 에피층 공정온도를 변화시켜서 플랫존을 제어하는 것에 관한 도면을 도 5 및 도 6에 나타내었다.Next, the temperature of the wafer W is adjusted to a temperature for epitaxial growth (S440). Then, an epitaxial growth process is performed (S450). To this end, silicon or DCS or TCS is used as a source containing silicon, and a gas containing boron or a gas containing phosphorus is supplied together to have a constant resistance value during epi layer growth. In the past, the epitaxial growth process temperature was performed at a high temperature of 1150 ° C. or higher as described above, but did not grow an epitaxial layer having a flat zone having a desired length. Therefore, in the present invention, the process temperature and the epilayer growth rate were adjusted to have a flat zone of a desired length without additional equipment replacement or increase in process time. First, FIGS. 5 and 6 show the control of the flat zone by changing the epilayer process temperature.

도 5는 본 발명에 따른 에피층 공정온도의 변화에 따른 에피층의 도펀트 농도 변화를 나타내는 도면이다.5 is a view showing a change in the dopant concentration of the epi layer with the change of the epi layer process temperature according to the present invention.

도 5를 참조하면, 참조번호 510으로 표시된 그래프는 공정온도가 1130℃인 경우이고, 참조번호 520으로 표시된 그래프는 공정온도가 1115℃인 경우이고, 참조번호 530으로 표시된 그래프는 공정온도가 1100℃인 경우이다. 그리고 수소 베이킹 공정은 1100℃에서 35초 동안 수행하였다. 그리고 세 경우(510, 520, 530) 모두 에피층을 3μm 성장시켰다. 이를 바탕으로 플랫존을 도출해내기 위해, 상술한 바와 같이 1.5μm에서 1.8μm 사이의 도펀트 농도 평균과 2.1μm 지점에서의 도펀트 농도를 측정하고, 수학식 1에 나타낸 방법으로 2.1μm 지점에서의 도펀트 변화비율을 계산하여 표 1에 나타내었다.Referring to FIG. 5, the graph indicated by reference numeral 510 is a case where the process temperature is 1130 ° C., the graph indicated by reference numeral 520 is a case where the process temperature is 1115 ° C., and the graph indicated by reference numeral 530 is a process temperature 1100 ° C. If And hydrogen baking process was performed for 35 seconds at 1100 ℃. And in all three cases (510, 520, 530) epitaxial growth of 3μm. To derive a flat zone based on this, as described above, the average dopant concentration between 1.5 μm and 1.8 μm and the dopant concentration at 2.1 μm were measured, and the dopant change at 2.1 μm was determined by the method shown in Equation 1 below. The ratio is calculated and shown in Table 1.

에피층 공정온도Epilayer Process Temperature 1130℃1130 ℃ 1115℃1115 ℃ 1100℃1100 ℃ 1.5μm에서 1.8μm 사이의 도펀트 농도 평균(개/cm3)Dopant concentration average between 1.5 μm and 1.8 μm (pieces / cm 3 ) 1.135×1015 1.135 × 10 15 1.218×1015 1.218 × 10 15 1.171×1015 1.171 × 10 15 2.1μm 지점에서의 도펀트 농도(개/cm3)Dopant Concentration at 2.1μm (pieces / cm 3 ) 1.338×1015 1.338 × 10 15 1.414×1015 1.414 × 10 15 1.292×1015 1.292 × 10 15 2.1μm 지점에서의 도펀트 변화비율(%)% Dopant Change at 2.1μm 17.8417.84 16.0916.09 10.3810.38

그리고 본 발명에 따른 에피층 공정온도의 변화에 따른 2.1μm에서의 도펀트 변화 비율을 도 6에 나타내었다. 도 6에는 1100℃, 1115℃ 및 1130℃에서 구한 값 이외의 종래의 1150℃에서 구한 값인 18.64%도 함께 나타내었다. 표 1과 도 6에 나타낸 바와 같이 1115 내지 1150℃의 온도에서 에피층을 성장시킨 경우에는 2.1μm에서의 도펀트 변화비율이 온도가 내려갈수록 작아지긴 하였지만 그 정도가 미미하였다. 그러나 1100℃에서는 급격하게 2.1μm 지점에서의 도펀트 변화비율이 작아졌다. 즉, 1100 내지 1110℃에서 에피층이 성장된 경우에는 플랫존이 길어지게 될 뿐 아니라, 2.1μm까지 도펀트 농도 변화가 거의 없어서 기존의 플랫존보다 플랫존 내의 물성도 우수하게 된다. 1110℃보다 큰 온도에서 에피층이 성장된 경우에는 2.1μm 지점에서의 도펀트 변화비율이 크고, 1100℃보다 작은 온도에서 성장된 에피층의 경우에는 에피층 자체의 물성이 좋지 않게 된다. 즉 1100℃보다 온도를 더 낮게 하여 에피층을 성장하게 되면, 에피택셜 성장이 잘 되지 않거나 되더라도 많은 결함을 가진 에피층이 성장하게 된다.6 shows a dopant change ratio at 2.1 μm according to the change of the epilayer process temperature according to the present invention. FIG. 6 also shows 18.64%, which is a value obtained at a conventional 1150 ° C other than those obtained at 1100 ° C, 1115 ° C, and 1130 ° C. As shown in Table 1 and FIG. 6, when the epitaxial layer was grown at a temperature of 1115 to 1150 ° C., the rate of change of the dopant at 2.1 μm decreased as the temperature decreased, but the degree was small. However, at 1100 ° C, the rate of change of dopant at 2.1 μm was rapidly reduced. That is, when the epi layer is grown at 1100 to 1110 ° C., not only the flat zone becomes longer, but also the dopant concentration is hardly changed to 2.1 μm, so that the physical properties in the flat zone are superior to the existing flat zone. When the epitaxial layer is grown at a temperature higher than 1110 ° C, the dopant change ratio is large at 2.1 μm, and when the epitaxial layer is grown at a temperature lower than 1100 ° C, the physical properties of the epitaxial layer itself are poor. That is, when the epitaxial layer is grown at a temperature lower than 1100 ° C., the epitaxial layer having many defects is grown even if epitaxial growth is not well performed.

그리고 에피층 성장속도를 변화시켜서 플랫존을 제어하는 것에 관한 도면을 도 7 및 도 8에 나타내었다.7 and 8 show a diagram of controlling the flat zone by changing the epilayer growth rate.

도 7은 본 발명에 따른 에피층 성장속도의 변화에 따른 에피층의 도펀트 농도 변화를 나타내는 도면이다.7 is a view showing a change in the dopant concentration of the epi layer according to the change in the epilayer growth rate according to the present invention.

도 7을 참조하면, 참조번호 710으로 표시된 그래프는 에피층 성장속도가 분당 3.5μm인 경우이고, 참조번호 720으로 표시된 그래프는 에피층 성장속도가 4.0μm인 경우이고, 참조번호 730으로 표시된 그래프는 에피층 성장속도가 4.5μm인 경우이다. 그리고 세 경우(710, 720, 730) 모두 에피층을 3μm 성장시켰다. 이때의 공정온도는 1100℃로 하였다. 그리고 수소 베이킹 공정은 1100℃에서 35초 동안 수행하였다. 에피층 성장속도를 변화시키기 위해서는 실리콘을 포함하는 소스의 공급양을 변화시킨다. 소스로서 TCS를 사용하는 경우에 분당 3.5μm의 성장속도를 나타내기 위해서는 분당 9g의 TCS를 공급하고, 분당 4.5μm의 성장속도를 나타내기 위해서는 분당 15g의 TCS를 공급한다. 이를 바탕으로 플랫존을 도출해내기 위해, 상술한 바와 같이 1.5μm에서 1.8μm 사이의 도펀트 농도 평균과 2.1μm 지점에서의 도펀트 농도를 측정하고, 수학식 1에 나타낸 방법으로 2.1μm 지점에서의 도펀트 변화비율을 계산하여 표 2에 나타내었다.Referring to FIG. 7, the graph denoted by reference numeral 710 is when the epilayer growth rate is 3.5 μm per minute, the graph denoted by reference numeral 720 is when the epilayer growth rate is 4.0 μm, and the graph denoted by reference numeral 730 is shown. The epilayer growth rate is 4.5 μm. And in all three cases (710, 720, 730) epitaxial growth of 3μm. The process temperature at this time was 1100 degreeC. And hydrogen baking process was performed for 35 seconds at 1100 ℃. To change the epitaxial growth rate, the supply amount of the source containing silicon is changed. In the case of using TCS as a source, 9 g of TCS is supplied per minute to show a growth rate of 3.5 μm per minute, and 15 g of TCS per minute is provided to represent a growth rate of 4.5 μm per minute. To derive a flat zone based on this, as described above, the average dopant concentration between 1.5 μm and 1.8 μm and the dopant concentration at 2.1 μm were measured, and the dopant change at 2.1 μm was determined by the method shown in Equation 1 below. The ratio is calculated and shown in Table 2.

에피층 성장속도Epilayer Growth Rate 3.5μm/분3.5 μm / min 4.0μm/분4.0μm / min 4.5μm/분4.5 μm / min 1.5μm에서 1.8μm 사이의 도펀트 농도 평균(개/cm3)Dopant concentration average between 1.5 μm and 1.8 μm (pieces / cm 3 ) 1.184×1015 1.184 × 10 15 1.215×1015 1.215 × 10 15 1.203×1015 1.203 × 10 15 2.1μm 지점에서의 도펀트 농도(개/cm3)Dopant Concentration at 2.1μm (pieces / cm 3 ) 1.304×1015 1.304 × 10 15 1.321×1015 1.321 × 10 15 1.233×1015 1.233 × 10 15 2.1μm 지점에서의 도펀트 변화비율(%)% Dopant Change at 2.1μm 10.1310.13 8.748.74 2.452.45

그리고 본 발명에 따른 에피층 성장속도의 변화에 따른 2.1μm에서의 도펀트 변화 비율을 도 8에 나타내었다. 표 2와 도 8에 나타낸 바와 같이 분당 3.5μm 내지 분당 4.0μm의 성장속도로 에피층을 성장시킨 경우에는 2.1μm에서의 도펀트 변화비율이 성장속도가 커질수록 작아지긴 하였지만 그 정도가 미미하였다. 그러나 분당 4.5μm의 성장속도에서는 급격하게 2.1μm 지점에서의 도펀트 변화비율이 작아졌다. 즉, 분당 4.2 내지 4.5μm의 성장속도에서 에피층이 성장된 경우에는 플랫존이 길어지게 될 뿐 아니라, 2.1μm까지 도펀트 농도 변화가 거의 없어서 기존의 플랫존보다 플랫존 내의 물성도 우수하게 된다. 분당 4.2μm보다 작은 성장속도에서 에피층이 성장된 경우에는 2.1μm 지점에서의 도펀트 변화비율이 크고, 분당 4.5μm보다 큰 성장속도에서 성장된 에피층의 경우에는 너무 빠른 시간 동안에 에피층이 성장되므로 에피층 자체의 물성이 좋지 않게 된다. 즉 분당 4.5μm보다 성장속도를 더 크게 하여 에피층을 성장하게 되면, 에피택셜 성장이 잘 되지 않거나 되더라도 많은 결함을 가진 에피층이 성장하게 된다.And the dopant change ratio in 2.1μm according to the change in the epilayer growth rate according to the present invention is shown in FIG. As shown in Table 2 and FIG. 8, when the epilayer was grown at a growth rate of 3.5 μm / min to 4.0 μm / min, the rate of change of dopant at 2.1 μm was small as the growth rate increased. However, at a growth rate of 4.5 µm per minute, the rate of change of dopant at 2.1 µm rapidly decreased. That is, when the epi layer is grown at a growth rate of 4.2 to 4.5 μm per minute, not only the flat zone becomes long, but also the dopant concentration is little changed to 2.1 μm, so that the physical properties in the flat zone are superior to the existing flat zone. If the epi layer is grown at a growth rate of less than 4.2 μm per minute, the dopant change rate is large at 2.1 μm, and the epi layer is grown too fast for an epi layer grown at a growth rate of more than 4.5 μm per minute. The physical properties of the epi layer itself become poor. In other words, if the epitaxial layer is grown at a growth rate greater than 4.5 μm per minute, the epitaxial layer with many defects will grow even if the epitaxial growth is not good.

결국, 1100 내지 1130℃의 온도에서 35 내지 40초 동안 수소 베이킹을 수행한 후, 1100 내지 1110℃의 온도에서 분당 4.2 내지 4.5μm의 성장속도로 에피층을 성장함이 바람직하다. 특히 1100℃의 온도에서 35초 동안 수소 베이킹을 수행한 후, 1100℃의 온도에서 분당 4.5μm의 성장속도로 에피층을 성장하게 되면, 2.1μm 지점에서의 도펀트 변화 비율이 18.64%에서 2.45%로 작아져서 우수한 플랫존을 갖는 에피층을 성장할 수 있게 된다. As a result, after hydrogen baking is performed for 35 to 40 seconds at a temperature of 1100 to 1130 ℃, it is preferable to grow the epi layer at a growth rate of 4.2 to 4.5μm per minute at a temperature of 1100 to 1110 ℃. Particularly, after hydrogen baking was carried out at a temperature of 1100 ° C. for 35 seconds, when the epi layer was grown at a growth rate of 4.5 μm per minute at a temperature of 1100 ° C., the dopant change rate at the 2.1 μm point was 18.64% to 2.45%. It becomes small and can grow the epi layer which has the outstanding flat zone.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific preferred embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and such changes are within the scope of the claims.

도 1은 실리콘 웨이퍼에 도핑되어 있는 도펀트가 에피층으로 확산되는 것을 나타내는 모식도,1 is a schematic diagram showing that a dopant doped in a silicon wafer is diffused into an epitaxial layer,

도 2는 종래의 방법으로 에피층을 형성하는 경우의 에피층의 도펀트 농도 변화를 나타내는 도면,2 is a view showing the dopant concentration change of the epi layer in the case of forming the epi layer by the conventional method;

도 3은 에피층 성장 공정을 수행하기 위한 장치의 일 예를 나타낸 도면,3 is a view showing an example of an apparatus for performing an epitaxial growth process,

도 4는 본 발명에 따른 에피층 성장방법에 대한 바람직한 일 실시예에 대한 수행과정을 나타내는 흐름도,4 is a flowchart showing a process of performing a preferred embodiment for the epitaxial growth method according to the present invention;

도 5는 본 발명에 따른 에피층 공정온도의 변화에 따른 에피층의 도펀트 농도 변화를 나타내는 도면,5 is a view showing a dopant concentration change of the epi layer according to the change of the epi layer process temperature according to the present invention;

도 6은 본 발명에 따른 에피층 공정온도의 변화에 따른 2.1μm에서의 도펀트 변화 비율을 나타낸 도면,6 is a view showing a dopant change ratio in 2.1μm according to the change of the epilayer process temperature according to the present invention,

도 7은 본 발명에 따른 에피층 성장속도의 변화에 따른 에피층의 도펀트 농도 변화를 나타내는 도면, 그리고,7 is a view showing a dopant concentration change of the epi layer according to the change of the epilayer growth rate according to the present invention, and

도 8은 본 발명에 따른 에피층 성장속도의 변화에 따른 2.1μm에서의 도펀트 변화 비율을 나타낸 도면이다.8 is a view showing a dopant change ratio at 2.1μm according to the change of the epitaxial growth rate according to the present invention.

Claims (5)

실리콘 웨이퍼를 반응기에 로딩하는 단계;Loading a silicon wafer into the reactor; 상기 실리콘 웨이퍼를 수소 베이킹하는 단계; 및Hydrogen baking the silicon wafer; And 실리콘을 포함하는 소스를 상기 반응기 내로 공급하여, 1100 내지 1110℃의 온도에서 상기 실리콘 웨이퍼 상에 실리콘 에피층을 성장시키는 단계;를 포함하는 것을 특징으로 하는 에피(epi)층 성장방법.Supplying a source containing silicon into the reactor to grow a silicon epitaxial layer on the silicon wafer at a temperature of 1100 to 1110 ° C .; 실리콘 웨이퍼를 반응기에 로딩하는 단계;Loading a silicon wafer into the reactor; 상기 실리콘 웨이퍼를 수소 베이킹하는 단계; 및Hydrogen baking the silicon wafer; And 실리콘을 포함하는 소스를 상기 반응기 내로 공급하여, 분당 4.2 내지 4.5μm의 성장속도로 상기 실리콘 웨이퍼 상에 실리콘 에피층을 성장시키는 단계;를 포함하는 것을 특징으로 하는 에피층 성장방법.Supplying a source containing silicon into the reactor to grow a silicon epitaxial layer on the silicon wafer at a growth rate of 4.2 to 4.5 μm per minute. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 수소 베이킹하는 단계는 1100 내지 1130℃의 온도에서 수행하는 것을 특징으로 하는 에피층 성장방법.The hydrogen baking step is epitaxial growth method, characterized in that performed at a temperature of 1100 to 1130 ℃. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 수소 베이킹하는 단계는 35 내지 40초 동안 수행하는 것을 특징으로 하 는 에피층 성장방법.Wherein the hydrogen baking step is performed for 35 to 40 seconds. 제2항에 있어서,The method of claim 2, 상기 실리콘 에피층을 성장시키는 단계는 상기 실리콘을 포함하는 소스의 공급 양을 변화시켜 상기 실리콘 에피층 성장속도를 변화시키는 것을 특징으로 하는 에피층 성장방법.The growing the epitaxial layer of the silicon epitaxial layer, characterized in that for changing the silicon epilayer growth rate by changing the supply amount of the source containing the silicon.
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WO2013180433A1 (en) * 2012-05-31 2013-12-05 엘지이노텍 주식회사 Silicon carbide epitaxial wafer, and preparation method thereof
WO2013180485A1 (en) * 2012-05-31 2013-12-05 엘지이노텍 주식회사 Silicon carbide epiwafer and method for manufacturing same
US10128112B2 (en) 2016-10-05 2018-11-13 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180433A1 (en) * 2012-05-31 2013-12-05 엘지이노텍 주식회사 Silicon carbide epitaxial wafer, and preparation method thereof
WO2013180485A1 (en) * 2012-05-31 2013-12-05 엘지이노텍 주식회사 Silicon carbide epiwafer and method for manufacturing same
US9324561B2 (en) 2012-05-31 2016-04-26 Lg Innotek Co., Ltd. Silicon carbide epitaxial wafer, and preparation method thereof
US10128112B2 (en) 2016-10-05 2018-11-13 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

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