KR20090010733A - 액정 표시 장치 - Google Patents
액정 표시 장치 Download PDFInfo
- Publication number
- KR20090010733A KR20090010733A KR1020070074084A KR20070074084A KR20090010733A KR 20090010733 A KR20090010733 A KR 20090010733A KR 1020070074084 A KR1020070074084 A KR 1020070074084A KR 20070074084 A KR20070074084 A KR 20070074084A KR 20090010733 A KR20090010733 A KR 20090010733A
- Authority
- KR
- South Korea
- Prior art keywords
- control signal
- liquid crystal
- gate
- electrode
- active layer
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 33
- 210000002858 crystal cell Anatomy 0.000 claims description 32
- 210000004027 cell Anatomy 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 description 48
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
Abstract
본 발명은 액정 표시 장치에 관한 것으로, 액정셀 내에 형성되어 광을 차단하는 영역에 해당하는 복수의 트랜지스터와 제어 신호선이 차지하는 면적을 감소시켜 집적도를 향상시킬 수 있는 적층 및 배열 방식을 제공하는 것을 목적으로 한다.
또한, 픽셀 내 복수의 트랜지스터의 액티브 층을 동시에 동일 공정을 통하여 연속적으로 연결되는 구조로 형성함으로써 동일 픽셀 내 복수의 트랜지스터의 제작을 용이하게 하고, 공간을 절약하여 미세 패턴에 유리한 구조적 특징을 제공하는 것을 목적으로 한다.
본 발명은 복수의 화소 전극, 상기 복수의 화소 전극을 구동하기 위한 복수의 드라이버, 상기 복수의 화소 전극 각각과 연결되어 있는 스위칭 소자 및 상기 스위칭 소자와 전기적으로 연결되어 있는 제어 신호선으로 구성되어 있다.
액정표시장치, 필드시퀀셜, 트랜지스터, 게이트
Description
도 1 은 종래의 액정 표시 장치의 평면도이다.
도 2a 는 본 발명에 따른 액정 표시 장치의 평면도이다.
도 2b 는 본 발명에 따른 게이트 라인이 액티브 층의 수직 상부 영역에 형성되는 구체적 위치 범위를 나태낸 평면도이다.
도 3 은 본 발명에 따른 액정 표시 장치의 회로도이다.
도 4 는 본 발명에 따른 액정셀 등가 회로도이다.
도 5 는 본 발명에 따른 액정 표시 장치에 형성된 각 신호선에 인가되는 신호의 타이밍을 나타내는 타이밍도이다.
도 6 은 본 발명에 따른 액정 표시 장치의 순차 구동방식 동작 타이밍도이다.
도 7a 내지 도 7d 는 본 발명에 따른 액정 표시 장치의 단면도이다.
**도면의 주요 부분에 대한 부호의 설명**
110 : 제 1 트랜지스터 120 : 제 2 트랜지스터 130 : 제 3 트랜지스터
111 : 제 1 게이트 전극 121 : 제 2 게이트 전극 131 : 제 3 게이트 전극
112 : 제 1 게이트 라인 122 : 제 2 게이트 라인 132 : 제 3 게이트 라인
113 : 게이트 드라이버 123 : 쓰기 신호 드라이버 133 : 리셋 드라이버
140 : 액티브 층 150 : 화소 전극 160 : 컨택 전극
170 : 소스 드라이버 171 : 소스 제어 신호선 180 : 제 1 절연층
190 : 제 2 절연층 200 : 액정셀 210 : 액정셀 어레이
본 발명은 필드시퀀셜 액정 표시 장치에 관한 것으로, 보다 상세하게는 한 개의 패널로 컬러 이미지를 구현하기 위한 필드시퀀셜 구동 방식에 있어서, 픽셀 내 복수의 스위칭 소자의 액티브 층 및 게이트 전극 각각을 동일 층에 동일 공정으로 형성함으로써 필드시퀀셜 구동을 위한 복수의 스위칭 소자의 제작을 용이하게 하고, 그 면적을 최소화하여 화소 전극의 용적률을 높일 수 있는 필드시퀀셜 액정표시장치에 관한 것이다.
최근, 프로젝션 시스템은 점차 소형화ㆍ고정밀화ㆍ고휘도화되는 방향으로 진행되고 있다. 그에 따라, 프로젝션 시스템에 사용되는 표시 장치는 소형이며 고정밀화가 가능하고, 광원으로부터의 광의 이용 효율이 높은 것이 요구되고 있다. 그러한 요구를 만족하는 표시장치 중 하나로, 액티브 매트릭스 구동 방식의 액정 패널이 있다.
종래 액티브 매트릭스 구동 방식의 액정 프로젝터는 세 개의 패널로 컬러 이미지를 구현하고, 하나의 픽셀을 하나의 스위칭 소자로 구동시킨다. 그러나 마이크로 프로젝터를 구현하기 위해서는 한 개의 패널로 컬러 이미지를 구현하는 필드시퀀셜 액정 표시 장치가 필요하다. 상기의 필드시퀀셜 방식으로 구동할 경우, 픽셀 내에는 복수의 스위칭 소자가 설치되어야 하는데 액정 패널의 개구율의 저하 없이 고휘도를 구현하기 위해서는 그 설치 면적도 감소되어야 한다.
도 1 은 종래 기술에 따른 액정 패널용 구동 기판을 도시한 평면도이다.
도 1 을 참조하면, 화소 전극(10) 주위에 행 방향의 게이트선(20)과 열 방향의 데이터선(30)이 매트릭스 형태로 배열되어 있으며, 이들은 패널 외부에 전기적으로 연결된 구동 드라이브와 접속되어 있다. 게이트선(20)과 데이터선(30)의 교점 위치에는 스위칭 역할을 하는 트랜지스터(40), 도면에서는 도시되어 있지 않지만 게이트선(20) 하부에 저장용 커패시터와, 액정 커패시터를 포함하는 보조커패시터가 배치된다.
종래의 액티브 매트릭스 구동 방식은 각 화소로의 기입 순서에 따라, 선 순차 구동 방식과 점 순차 구동 방식으로 나누어진다. 선순차 구동 방식은, 1행의 게이트선을 주사하는 기간 동안, 모든 데이터선에 동시에 표시 데이터를 공급함으로써, 그 게이트선 상의 모든 화소에 동시에 기입을 행하는 방식이다. 한편, 점 순차 구동 방식은, 1행의 게이트선을 주사한 상태에서, 데이터선을 1열씩(또는, 인접하는 복수 열씩) 순차 전환하여 표시 데이터를 공급함으로써, 그 게이트선 상의 1개씩의 화소에(또는, 인접하는 복수개의 화소를 단위로 하여) 순차 기입을 행하여, 최종 열의 데이터선에 도달하면, 다음 행의 게이트선을 주사하여 마찬가지의 순서로 기입을 반복하는 방식이다.
이러한 구동 기판으로 제조된 액정 패널을 프로젝션에 적용할 경우, 일반적으로 세 개의 액정패널을 이용한 삼판식이 일반적이다. 삼판식은 램프로부터 발광된 빛 자체를 먼저 적, 녹, 청색으로 분리하고, 각각의 빛이 지나는 광 경로에 세 개의 LCD 패널을 놓아 통과한 빛을 스크린에 확대 투사하는 방식이다. 필터에 의한 빛의 손실이 없으므로 밝은 화면을 구현할 수 있으며, 일정 면적 내에 화소 전극의 용적률이 높아 고휘도의 화상을 구현할 수 있다. 그러나, LCD 패널을 세 장이나 사용하는 만큼 각각의 패널과 함께 다수의 거울과 렌즈 등의 광학 시스템을 추가로 구비하여야 하므로 프로젝션 시스템의 부피 증가와 함께 제조 비용이 많이 들어 제품 가격이 높아진다는 단점이 있다.
이러한 단점을 해결하고자 한 개의 패널로 컬러 이미지를 구현하는 필드 시퀀셜 액정 표시 장치가 제안되었는데, 필드 시퀀셜 액정 표시 장치의 경우 픽셀 내에 복수의 스위칭 소자가 설치되어야 하고 그에 따라 스위칭 소자가 차지하는 면적이 증가한다. 또한 각 스위칭 소자를 제어하기 위한 제어선도 형성되어야 한다. 즉, 화소 전극에 연결되는 배선이 형성되는 공간은 일정한 상태에서, 화소 전극만 축소됨에 따라 화소 전극의 면적에 비해 상대적으로 화소 간의 간격이 넓어져, 패널의 일정 면적 내에 화소 전극의 용적률이 낮아지면서 개구율이 축소된다. 이에 따라 삼판식 액정 패널 보다 휘도가 떨어지는 단점이 있다. 또한, 삼판식에 비하 여 구동 속도가 느려 빠른 동영상에 적합하지 못하다는 단점이 있다.
본 발명의 목적은 픽셀 내에 설치되어 광을 차단하는 영역에 해당하는 복수의 스위칭 소자와 제어 신호선의 설치 면적 감소와 집적도를 향상시킬 수 있는, 스위칭 소자와 제어선의 배열 및 적층 구조를 제시하여, 액정 패널의 개구율의 저하 없이 고휘도를 구현할 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 픽셀 내 복수의 스위칭 소자의 액티브 층을 동시에 동일 공정을 통하여 연속적으로 연결되는 구조로 형성함으로써 동일 픽셀 내 복수의 스위칭 소자의 제작을 용이하게 하고, 별도의 컨택홀을 형성하지 않고서도 각 트랜지스터 간에 전기적으로 연결시켜줄 수 있어 공간을 절약하게 되고 미세 패턴에 유리한 액정 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치는 기판 상에 매트릭스 상으로 형성되어 있는 복수의 픽셀과, 상기 픽셀에 형성되어 있는 복수의 스위칭 소자와, 상기 복수의 스위칭 소자를 제어하는 각각의 제어 신호선 및 동시에 동일 공정을 통하여 연속적으로 연결되도록 형성되는 액티브 층을 포함하는 것을 특징으로 한다.
이하에서, 본 발명의 장점, 특징 및 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명하고자 한다.
도 2a 는 본 발명에 따른 액정 표시 장치를 나타낸 평면도이다.
도 2a 를 참조하면, 본 발명에 따른 기판상에 형성된 복수의 화소 전극(150)은 액정에 전압을 인가하고, 화소 전극(150) 주위로 배선이 형성되어 있다. 배선은 전기적으로 구동 드라이버와 연결되어 있으며, 화소 전극(150) 사이에는 화소 전극(150)을 스위칭하기 위한 적어도 하나 이상의 트랜지스터로 이루어진 스위칭 소자가 형성되어 있다. 트랜지스터(110,120,130)로 이루어진 스위칭 소자는 각각 구동 드라이버에서 인가되는 신호에 의하여 화소 전극(150)을 작동시킨다.
본 발명에 따르면, 기판에 형성된 복수의 화소 전극에 각각 복수의 트랜지스터를 연결할 수 있다. 일 예로, 하나의 화소 전극(150)은 게이트 제어 신호, 쓰기 및 리셋 역할을 하는 제1, 2 및 3 트랜지스터(110,120,130)가 연결될 수 있으며, 각각의 트랜지스터의 게이트 전극(111,121,131)은 게이트 제어 신호가 전달되는 제 1 게이트 라인(112), 쓰기 제어 신호가 전달되는 제 2 게이트 라인(122) 및 리셋 제어 신호가 전달되는 제 3 게이트 라인(132)과 연결될 수 있다.
제 1 트랜지스터(110)는 이미지 데이터를 화소 전극과 연결된 커패시터에 입력하며, 제 2 트랜지스터(120)는 화소 전극(150)에 On 신호를 인가하여 커패시터의 이미지 데이터를 액정 커패시터에 입력한다. 제 3 트랜지스터(130)는 제 2 트랜지스터가 작동하기 전 액정 커패시터를 리셋시킨다. 액티브 층(140)를 포함하는 3개의 트랜지스터 중 제 1 트랜지스터(110)의 제 1 게이트 전극(111)은 제 1 게이트 라인(112)과 연결된다. 제 2 트랜지스터(120)와 제 3 트랜지스터(130)의 제 2 게이트 전극(121)과 제 3 게이트 전극(131)은 제 1 게이트 전극(111)이 형성된 제 1 절연층(180, 도 7b 및 도 7d) 상에 함께 형성되어 있다.
제 1 절연층(180) 상부에 형성된 제 2 절연층(190, 도 7b 및 도 7d) 상에는 제 2 트랜지스터(120)의 제 2 게이트 라인(122)과 제 3 트랜지스터(130)의 제 3 게이트 라인(132)이 형성된다. 그리고, 제 2 게이트 라인(122)과 제 3 게이트 라인(132)을 제 1 절연층(180) 상에 형성된 제 2 게이트 전극(121) 및 제 3 게이트 전극(131)과 각각 연결하기 위하여 제 2 게이트 전극(121) 과 제 3 게이트 전극(131) 상의 제 2 절연층(190)을 식각한다. 제 2 절연층(190)을 식각하여 제 2 게이트 전극(121)과 제 3 게이트 전극(131)을 노출시킨 후, 컨택 전극(160)을 형성함으로써, 제 2 게이트 전극(121)과 제 3 게이트 전극(131) 각각이 제 2 게이트 라인(122) 및 제 3 게이트 라인(132)과 전기적으로 연결된다.
즉, 본 발명에 따른 액정 표시 장치는 상기 액정 표시 장치의 픽셀에 형성되는 복수의 제어 신호선 중 적어도 하나는 나머지 제어 신호선과 다른 층에 형성시킴에 따라 광 차단 영역에 해당하는 복수의 트랜지스터(110,120,130)와 복수의 게이트 라인(112,122,132)이 차지하는 면적이 감소된다.
본 발명에 따른 액정 표시 장치에 구비되는 액티브 층(140), 게이트 전극(111,121,131) 및 게이트 라인(112,122,132)의 적층 및 배열을 위한 기본 방식 즉, 액정 표시 장치의 픽셀에 형성되는 복수의 제어 신호선 중 적어도 하나는 나머지 제어 신호선과 다른 층에 형성되는 특징은 동일 발명자에 의하여 특허출원된 출 원 번호 10-2006-0096375 발명과 유사하나 다음과 같은 세부적인 구성과 배열에서 차이점이 있다.
최소한의 공간에 복수의 트랜지스터(110,120,130)와 복수의 제어 신호선(112,122,132)을 구성하기 위하여 본 발명에서는 복수의 트랜지스터의 액티브 층(140)을 동시에 한번의 공정으로 형성하여 액티브 층(140)이 연속적으로 연결되도록 구성한 후, 트랜지스터(110,120,130)의 소스 영역과 드레인 영역들에 도핑을 하여 복수의 채널 영역과 복수의 소스 영역과 복수의 드레인 영역을 형성하였다. 그리고 다시 액티브 층(140) 위에 복수의 게이트 전극(111,121,131)을 채널 영역에 대응하여 형성한 후 복수의 게이트 라인(112,122,132)을 형성하였다. 상기와 같은 방식으로 액티브 층(140)과 복수의 게이트 전극(111,121,131)을 동일층에 동일 공정으로 형성함으로써 동일 픽셀 내 복수의 트랜지스터(110,120,130)의 제작이 한층 더 용이해진다.
또한, 복수 개 트랜지스터(110,120,130)의 액티브 층(140)을 동일층에 연속적으로 연결되도록 형성할 경우 다음과 같은 장점이 있다. 즉, 액티브 층(140)을 종래와 같이 별도의 각각 분리된 상태로 형성하게 되면 컨택홀(도시되지 않음)을 추가로 형성하여 복수 개 트랜지스터 상호 간에 연결하여야 하는데 이러한 컨택홀의 형성은 상당한 공간을 차지하게 되며 컨택홀이 증가될수록 미세 패턴에 불리해진다. 따라서 상기 액티브 층(140)을 본 발명에 따른 동일층에 연속적으로 연결되도록 형성된 액티브 층(140)으로 구성함에 따라 상기 컨택홀의 별도 설치 없이 연속적으로 연결된 액티브 층(140) 상에 전자의 이동을 위한 통로를 형성하여 복수 개 트랜지스터(110,120,130)간에 전기적으로 상호 연결시켜 줄 수 있게 된다. 이에 따라, 공간을 절약할 수 있게 되고 미세 패턴에 유리해진다.
또한, 동일 공정을 통하여 연속적으로 연결되도록 형성된 액티브 층(140) 상에 제 2 게이트 전극(121) 과 제 2 게이트 라인(122)을, 그리고 제 3 게이트 전극(131)과 제 3 게이트 라인(132)을 기판에 수직방향으로의 동일 수직 선상에 위치하도록 구성하였다. 다시 말해, 제 2 및 3 게이트 전극(121, 131)과 제 2 및 3 게이트 라인(122, 132)이 각각 상기 액티브 층 (140) 의 수직 상부 영역과 위치상 중첩되도록 형성함으로써 화소 전극(150) 사이에 구비되어 광을 차단하는 영역에 해당하는 복수의 트랜지스터(110,120,130)와 복수의 게이트 라인(112,122,132)이 차지하는 면적의 감소와 집적도를 증가시켰다. 이에 따라 화소 전극(150)의 용적률이 높아지고 개구율이 증가되어 휘도를 향상시킬 수 있게된다.
더욱 상세히 설명하면 다음과 같다.
제 2 및 제 3 게이트 라인(122, 132)은 액티브 층(140)의 길이 방향(GL) 즉, 액티브 층(140) 에 있어서, 상기 액티브 층(140)의 상부에 게이트 전극 (111, 121, 131) 이 올려지는 영역을 포함하고 있는 액티브 층(140) 이 뻗어 있는 방향과 동일한 방향으로 형성되고, 상기 액티브 층(40)의 수직 상부 영역과 위치상 중첩되게 형성되는 상기 제 2 및 제 3 게이트 라인(122, 132)의 폭(Cw)은 상기 액티브 층(140)의 폭(Gw) 의 적어도 80% 이상을 중첩할 수 있도록 형성된다. 즉, 도 2b 를 참조하면, 상기 제 2 및 제 3 게이트 라인(122, 132) 각각이 상기 액티브 층(140)과 위치상 중첩되는 부위의 폭(Gs) 길이는 상기 액티브 층(140)의 폭(Gw) 길이의 80% 보다 적어도 같거나 큰 것이 바람직하다.
또한, 본 발명에 따른 액정 표시 장치의 각 픽셀에 형성되는 복수의 트랜지스터(110,120,130)의 게이트 전극(111,121,131)은 상부 셀 화소 전극(150a)과 하부 셀 화소 전극(150b) 사이의 가로 길이(L1) 범위 내에서 전부 형성되는 구조적 특징이 있다.
또한, 본 발명에 따른 연속적으로 연결된 액티브 층은 좌측 셀 화소 전극(150c)과 우측 셀 화소 전극(150a) 사이의 세로 길이(L2) 범위 내의 영역은 침범하지 않고, 상부 셀의 화소 전극(150a)과 하부 셀의 화소 전극(150b) 사이의 영역에서만 형성되는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따른 액정 표시 장치의 픽셀의 구성을 통하여, 복수의 트랜지스터(110,120,130) 사이에 존재하는 커패시터와의 연결 전극을 제 1 게이트 라인과(112)과 동일 층에 형성할 수 있는 공간이 있게되고, 복수 개 트랜지스터(110,120,130)의 형성을 위한 공정상 구현이 용이해지며, 광 차단 영역의 면적을 감소시킬 수 있게 된다.
도 3 은 본 발명에 따른 액정표시장치의 회로도이다.
도 3 을 참조하면, 샘플링된 영상 신호의 입력을 제어하는 소스 드라이버(170), 하나의 라인 상에 부착된 액정셀(200)을 온/오프하기 위한 게이트 제어 신호를 인가하는 게이트 드라이버(113), 액정셀 어레이(210)에 있는 모든 액정 셀(200)에 쓰기 제어 신호를 인가하기 위한 제어 신호를 생성하는 쓰기 신호 드라이버(123) 및 액정셀 어레이(210)내 모든 액정셀(210)을 리셋시키기 위한 리셋 제어 신호를 인가하는 리셋 드라이버(133)로 구성된다. 그리고 게이트 드라이버(113), 쓰기 신호 드라이버(123) 및 리셋 드라이버(133)에서 액정셀(200)로 연장된 제어 신호선에는 각각 트랜지스터가 형성되어 있다.
도 4 는 본 발명에 따른 액정 표시 장치에 구비되는 일 실시예의 액정셀 회로도이다.
도 4 에 도시된 바와 같이 본 발명의 액정표시장치에 구비되는 액정셀(200)은 게이트 전극이 게이트 제어 신호선(112, 제 1 게이트 라인)과 전기적으로 연결되고 소스 전극이 소스 제어 신호선(171)과 전기적으로 연결되는 제 1 트랜지스터(110)와, 소스 전극이 제 1 트랜지스터(110)의 드레인 전극과 전기적으로 연결되고 게이트 전극이 쓰기 제어 신호선(122, 제 2 게이트 라인)과 전기적으로 연결되는 제 2 트랜지스터(120)와, 게이트 전극이 리셋 제어 신호선(132, 제 3 게이트 라인)과 전기적으로 연결되고 소오스 전극이 제 2 트랜지스터(120)의 드레인 전극과 전기적으로 연결되고 드레인 전극에는 제 1 공통 전압(Vcom1)가 인가되는 제 3 트랜지스터(130)와, 제 1 트랜지스터(110)의 드레인 전극과 제 2 공통 전압(V2com) 사이에 전기적으로 연결되는 보존 용량 캐패시터(Cs) 및 제 2 트랜지스터(120)의 드레인 전극과 제 1 공통 전압(Vcom1) 사이에 전기적으로 연결되는 표시 용량 캐패시터(CL + Ca)로 구성된다. 트랜지스터로는 디스플레이 장치를 박형화할 수 있으 므로 박막 트랜지스터를 사용하는 것이 바람직하며, 스위칭 속도를 향상시키기 위해서 다결정 실리콘(poly silicon) 박막 트랜지스터를 사용하는 것이 더욱 바람직하다.
도 4 의 도면에서 공통 전압이 두 가지로 되어 있는 것으로 설명하였으나, 이는 효율적인 구동을 위하여 두 종류의 공통 전원을 사용한 것이므로 하나의 전위(즉, Vcom1 = Vcom2)를 사용하여도 큰 동작상의 오류는 발견되지 않았다. 또한 보존 용량 커패시터(Cs)의 용량을 표시 용량 커패시터의 용량보다 크게 설계하는 것이 바람직하다. 표시 용량 커패시터는 능동적인 전하원(전원으로부터 전하를 공급받는 경로)과 연결되어 있지 않기 때문에 쓰기 신호에 의해서 제 2 트랜지스터(120)가 On이 되면, 보존 용량 커패시터(Cs)에 축적된 전하가 표시 용량 커패시터에 분배되는 현상이 발생되기 때문에 보존 용량 커패시터(Cs)의 용량을 표시 용량 커패시터의 용량보다 크게 설정하여야 한다.
본 발명에서 표시 용량 커패시터라는 것은 액정 커패시터(CL)와 이와 병렬로 결합된 보조 커패시터(Ca)를 합한 커패시터를 의미한다. 보조 커패시터(Ca)는 하부 기판 상에 형성되는 것으로서 액정 커패시터(CL)의 용량이 작기 때문에 액정 커패시터(CL)에 저장된 전하만으로는 장시간의 홀드 시간동안, 즉 해당 백라이트를 켜는 시간 동안, 전압을 유지할 수 없는 문제점을 보완하기 위하여 액정 커패시터와 병렬로 설치하는 커패시터이다. 보조 커패시터(Ca)는 0 ~ 40 pF 정도의 용량을 갖도록 설계하는 것이 바람직하다. 보조 커패시터(Ca)가 0 pF이라는 것은 표시 용량 커패시터가 액정 커패시터로만 구성되는 것을 의미하며, 40 pF 이상으로 설계하 기 위해서는 많은 공간을 차지하므로 적절한 개구율을 확보하기 어렵게 되는 문제점이 발생한다.
도 5 는 본 발명에 따른 액정표시장치에 형성된 각 제어 신호선에 인가되는 신호의 타이밍을 나타내는 타이밍도이다.
이하 도 4 의 액정셀의 등가회로 및 도 5 의 타이밍도를 이용하여 본 발명의 액정표시장치에 구비된 액정셀의 동작에 대해서 설명하기로 한다. 프레임 개시 신호(Vsync)에 따라 R, G, B광 중 하나를 개시하기 위한 서브 프레임 개시 신호(Vsub_sync)가 개시된다. 첫번째 행의 액정셀에 인가될 영상 데이터가 준비되고, 첫번째 행의 게이트 신호(Vg_1st)가 활성화된다.
첫번째 행의 게이트 신호(Vg_1st)에 따라 첫 번째 행에 전기적으로 연결된 복수의 제 1 트랜지스터(110)가 On 상태가 됨으로써, 영상 데이터는 보존 용량 커패시터(Cs)에 저장된다. 동일한 방법으로 순차적으로 마지막 게이트 신호(Vg_last)가 활성화되면 액정셀 어레이(210)에 있는 모든 액정셀(200)의 보존 용량 커패시터(Cs)에 영상 신호 전송이 완료된다. 다음으로 액정셀 어레이(210)에 있는 모든 액정셀(200)의 액정을 동시 또는 순차적으로 리셋하게 된다. 이때 액정을 리셋한다는 것은 화소 전극에 남아 있는 전하를 공통 전극으로 흘러 보내는 것을 의미하며, 등가 회로적으로는 제 3 트랜지스터(130)를 On시키는 것을 의미한다. 마지막으로 액정셀 어레이(210)에 있는 모든 액정셀(200)에 쓰기(write) 신호를 인가하면, 제 2 트랜지스터(120)가 On 되면서, 보존 용량 커패시터(Cs)에 저장되어 있던 영상 신호가 표시 용량 커패시터로 전송되게 된다. 여기서 표시 용량 커패시터로 전송된다는 것은 보존 용량 커패시터(Cs)에 저장된 전하로 인하여 화소 전극과 공통전극으로 형성되는 표시 용량 커패시터에 전하가 축적되는 것을 의미한다. 이 후에 해당되는 색상의 백라이트를 켜면 사용자의 눈에 정확한 영상을 나타낼 수 있게 되는 것이다.
도 5 의 타이밍도에 의하면 마지막 게이트 라인(Vg_last) 신호에 연이어 리셋 신호(Reset)가 활성화되는 것으로 도시하였으나, 이는 일 실시예에 불과한 것이며, 마지막 게이트 라인(Vg_last) 신호와 리셋 신호(Reset)의 사이는 임의의 시간으로 설계가 가능한 것이다.
도 6 은 본 발명에 따른 액정 표시 장치의 순차 구동 방식 동작 타이밍도이다.
R광을 조사하기 위한 타이밍에 대해서 설명하기로 하며, 나머지 G광 및 B광도 동일한 타이밍에 의해서 조사가 된다. 또한, 도 6 에 예시된 필드 순차 구동 방식의 액정 표시 장치는 R, G, B 광 순서로 순차적으로 조사된다는 가정하에 설명하기로 한다. 't1' 어드레싱 시간 동안 각 게이트 라인을 순차적으로 어드레싱하면서 각 게이트 라인과 전기적으로 연결된 액정셀의 보존 용량 커패시터(Cs)에 R광에 해당되는 영상 데이터를 입력한다. 't2' 홀드 시간은 마지막 게이트 라인과 전기적으로 연결된 액정셀의 보존 용량에 영상 데이터가 기입되는 시간과 전(前)단계의 광(도 6에서는 B광)을 충분히 조사하기 위해 백라이트를 'On'시키는 시간 간격 이다. 't2' 홀드 시간의 최소 간격은 마지막 게이트 라인과 전기적으로 연결된 액정셀의 보존 용량에 영상 데이터가 기입되는 시간이 될 것이며, 최대 시간은 설계에 따라 달라질 수 있다. 이때 표시 용량 커패시터의 전하량에는 영향을 미치지 않으므로 R광의 't2' 홀드 시간 동안에도 B광은 충분한 시간동안 조사되고 있음을 도 6의 타이밍도에 의해서 확인할 수 있다.
충분한 't2' 홀드 시간이 지난 후에 액정셀 어레이의 모든 액정셀을 't3' 리셋 시간동안 리셋시킨다. 이때 't3' 리셋 시작 전에 B광의 백라이트 조사를 종료하게 된다. 리셋 동작을 액정셀 어레이의 모든 표시 용량 커패시터를 동시에 수행하거나, 라인별 또는 섹터별로 할 수 있음은 물론이다. 이후 액정셀 어레이의 모든 액정셀을 't4' 쓰기(write) 시간 동안 R광 영상 데이터로 기입하게 된다. 이때 각 액정셀의 보존 용량 커패시터(Cs)에 축적된 전하가 표시 용량 커패시터로 전송되는 것이다. 쓰기 동작도 액정셀 어레이의 모든 표시 용량 커패시터를 동시에 수행하거나, 라인별 또는 섹터별로 할 수 있으나, 백라이트의 조사 시간을 보다 많이 확보하기 위해서는 동시에 하는 것이 바람직하다. 't4' 쓰기(write) 시간 후에 R광에 해당하는 백라이트를 조사함으로써 R광의 조사가 시작된다. 도 6 에 도시된 바와 같이 R광을 위한 영상 데이터를 액정셀의 보존 용량 커패시터(Cs)에 기록하는 동안에도 표시 용량 커패시터에는 전단계의 광에 해당하는 영상 데이터가 남아 있으므로 전단계 광(光)에 해당하는 색상의 백라이트를 조사할 수 있음을 알 수 있다.
도 7a 내지 도 7d는 본 발명에 따른 액정 표시 장치의 단면도이다.
도 7a 는 도 2 에서 a-a' 방향으로 절단한 도면을 도시한 것으로 제 1 트랜지스터(110)의 액티브 층(140)과 제 1 게이트 전극(111)이 형성된 영역의 단면을 도시한다. 제 1 트랜지스터(110)의 액티브 층(140)과 제 1 게이트 전극(111)이 형성되어 있으며, 액티브 층(140)과 제 1 게이트 전극(111)은 제 1 절연층(180)에 의하여 절연되어 있다.
도 7b 는 도 2 에서 b-b' 방향으로 절단한 도면을 도시한 것으로 제 2 트랜지스터(120)의 액티브 층(140), 제 2 게이트 전극(121), 컨택 전극(160), 제 2 게이트 라인(122)이 형성된 영역의 단면이 도시되어 있다. 액티브 층(140) 상에 형성된 제 1 절연층(180)에는 제 2 트랜지스터(120)의 제 2 게이트 전극(121)이 형성되어 있다. 제 2 트랜지스터(120)의 제 2 게이트 전극(121)과 연결되고, 액티브 층(140)의 길이 방향(GL)과 동일한 방향으로 뻗어 있는 제 2 게이트 라인(122)을 형성하기 위하여, 제 2 게이트 전극(121)에 다시 제 2 절연층(190)을 형성한다. 컨택 홀은 제 2 게이트 전극(121) 상부에 형성된 제 2 절연층(190)을 제 2 게이트 전극(121)이 노출될 때까지 식각함으로써 형성된다. 컨택 전극(160)은 컨택 홀 내부를 도전성 물질로 채움으로써 제 2 게이트 전극(121) 상에 형성되어 제 2 게이트 라인(122)과 전기적으로 연결된다.
도 7c 는 도 2 에서 c-c' 방향으로 절단한 도면을 도시한 것으로 제 2 게이 트 라인(122)에서 소정의 거리로 이격된 곳에 상기 도 7b 의 제 2 트랜지스터(120)의 형성 과정과 동일한 방식으로, 제 3 트랜지스터(130)의 제 3 게이트 전극(131) 과 제 3 게이트 라인(132)이 각각 다른 층에 형성되고, 다른 층에 형성된 상기 제 3 게이트 전극(131)과 제 3 게이트 라인(132)을 전기적으로 연결시켜 주는 컨택 전극(160)이 형성된다.
또한, 도 7b 및 7c 에 도시된 바와 같이, 동일 공정을 통하여 연속적으로 연결되도록 형성된 액티브 층(140) 상에 제 2 게이트 전극(121) 과 제 2 게이트 라인(122)을, 그리고 제 3 게이트 전극(131)과 제 3 게이트 라인(132)을 기판에 수직방향으로의 동일 수직 선상에 위치하도록 다시 말해, 제 3 게이트 전극(131)과 제 3 게이트 라인(132)이 상기 액티브 층 (140) 의 수직 상부 영역과 위치상 중첩되도록 형성함으로써 화소 전극(150) 사이에 형성되는 제 2 및 제 3 게이트 라인(122,132)이 차지하는 너비을 감소시켜 집적도를 향샹시킬 수 있게 된다.
도 7d 는 도 2 에서 d-d' 방향으로 절단한 도면을 도시한 것으로 액티브 층(140), 제 1 게이트 전극(111), 제 2 게이트 라인(122), 제 3 게이트 전극(131), 제 3 게이트 라인(132) 및 컨택 전극(160) 이 형성된 영역의 단면을 볼 수 있다.
액티브 층(140)의 상부에는 제 1 게이트 전극(111)과 제 1 게이트 라인(112)이 제 1 절연층(180) 상에 형성되어 있다. 또한 제 1 게이트 전극(111)에서 소정의 거리로 이격된 곳에 제 3 게이트 전극(131)이 형성되어 있고, 상기 제 3 게이트 전극(131)의 수직 상부 영역과 중첩되도록 제 3 게이트 라인(132)이 형성되어 있 다. 또한, 상기 제 3 게이트 라인(132)으로부터 소정의 거리로 이격된 곳에 제 2 게이트 라인(122)이 평행하게 형성된다.
본 발명에 따른 상기와 같은 적층 방식에 의하여, 복수의 트랜지스터와 제어 신호선의 집적도가 향상되고 결국 화소 전극의 면적을 더욱 넓힐 수 있어 휘도가 향상된다.
즉, 복수의 게이트 라인 및 게이트 전극 전부를 동일 평면 상에 형성하는 것이 아니라, 서로 다른 절연층(180,190) 상에 적층된 형태로 게이트 라인 및 게이트 전극을 형성하는 것이다. 도 7d 에 도시된 바와 같이, 제 2 게이트 라인(122) 과 제 1 게이트 전극(111) 은 서로 다른 절연층에 각각 형성되어 수직 방향으로의 위치상 서로 중첩되게 형성할 수 있어 화소 전극 사이의 공간을 절약할 수 있게 된다.
또한, 연속적으로 연결되도록 형성된 액티브 층(140) 상에 형성되는 제 2 게이트 전극(121)과 제 3 게이트 전극(131) 을 상기 액티브 층(140)의 수직 상부 영역과 위치상 충첩되도록 형성하고, 제 2 게이트 라인(122)과 제 3 게이트 라인(132) 역시 상기 액티브 층(140)의 수직 상부 영역과 위치상 충첩되도록 형성함으로써 화소 전극(150)의 면적 감소를 최소화하며 복수의 트랜지스터를 하나의 화소 전극(150)과 연결되도록 형성할 수 있다.
본 발명의 일실시예에 따르면, 게이트 라인은 게이트 전극과 다른 소재를 사용할 수 있다. 일반적으로 트랜지스터의 게이트 전극은 도핑된 폴리 실리콘을 소재로 사용하지만, 게이트 라인은 도핑된 폴리 실리콘 보다 전도성이 우수한 금속 실리사이드를 사용할 수 있다.
본 발명에 따른 액정 표시 장치에 의하면, 픽셀 내에 형성되어 광을 차단하는 영역에 해당하는 복수의 트랜지스터와 제어 신호선이 차지하는 면적을 감소시키고 집적도를 증대시킬 수 있어 액정 패널의 개구율의 저하없이 휘도를 더욱 향상시킬 수 있는 현저한 효과가 있다.
또한, 복수 개 트랜지스터의 액티브 층을 동일층에 동일 공정으로 연속적으로 연결되도록 형성함으로써 별도의 컨택홀을 형성하지 않고서도 각 트랜지스터 간에 전기적으로 연결시켜줄 수 있어 공간을 절약하게 되고 미세 패턴에 유리한 현저한 효과가 있다.
또한, 픽셀 내 복수 개 트랜지스터의 액티브 층과 게이트 전극을 동시에 한번의 공정을 통하여 상부 셀의 화소 전극과 하부 셀의 화소 전극 사이의 영역에서만 형성함으로써 동일 픽셀 내 복수의 트랜지스터의 제작을 용이하게 하는 현저한 효과가 있다.
상기에서 본 발명의 특정한 실시예가 설명 및 도시되었지만, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 청구범위 안 에 속한다고 해야 할 것이다.
Claims (10)
- 매트릭스 형상으로 복수의 픽셀이 형성되어 있는 하부 기판과, 이와 대향되는 대향전극을 구비하는 상부기판과, 이들 사이에 주입되는 액정을 구비하는 액정 표시 장치에 있어서,상기 액정 표시 장치는 필드시퀀셜 컬러 구동 방식이고,상기 픽셀에는 복수 개의 스위칭 소자를 포함하고, 상기 각각의 스위칭 소자를 제어하는 복수 개의 제어 신호선을 구비하고,상기 각각의 스위칭 소자의 액티브 층은 동시에 한 번의 공정으로 동일층에 연속적으로 연결되도록 형성된 반도체 물질에 소스 및 드레인 영역을 도핑하여 형성하는 것을 특징으로 하는 액정 표시 장치.
- 제 1 항에 있어서,상기 스위칭 소자는 액티브 층, 게이트 전극, 소스 전극 및 드레인 전극으로 구성되며, 제어 신호선과 전기적으로 연결되어 있는 박막 트랜지스터인 것을 특징으로 하는 액정 표시 장치.
- 제 1 항에 있어서,상기 액티브 층은 좌측 셀 화소 전극과 우측 셀 화소 전극 사이의 세로 길이 범위 내의 영역은 침범하지 않고, 상부 셀의 화소 전극과 하부 셀의 화소 전극 사이의 영역에서만 형성되는 것을 특징으로 하는 액정 표시 장치.
- 제 2 항에 있어서,상기 복수 개 박막 트랜지스터의 게이트 전극은 상부 셀 화소 전극과 하부 셀 화소 전극 사이의 가로 길이 범위 내에서 전부 형성되는 것을 특징으로 하는 액정 표시 장치.
- 제 2 항에 있어서,상기 게이트 전극 중 적어도 하나는 나머지 게이트 전극과 다른 층에 형성되며, 상기 복수 개 게이트 전극 중 상층에 형성된 적어도 하나의 게이트 전극은 상기 액티브 층의 수직 상부 영역과 중첩되도록 형성되는 것을 특징으로 하는 액정 표시 장치.
- 제 1 항에 있어서,상기 복수 개 제어 신호선 중 적어도 하나는 나머지 제어 신호선과 다른 층 에 형성되며, 상기 복수 개 제어 신호선 중 상층에 형성된 적어도 하나의 제어 신호선은 전기적으로 연결된 스위칭 소자의 액티브 층의 길이 방향과 동일한 방향으로 형성되고 상기 액티브 층의 수직 상부 영역과 중첩되도록 형성되는 것을 특징으로 하는 액정 표시 장치.
- 제 6 항에 있어서,상기 액정 표시 장치는상기 액티브 층 상부에 형성되는 제 1 절연층과,상기 제 1 절연층 상부에 상기 액티브 층 수직 면상의 일부 영역과 중첩되는 영역에 패턴 형성되는 게이트 전극과,상기 게이트 전극 및 상기 제 1 절연층 상부에 형성되는 제 2 절연층과,상기 복수 개 제어 신호선 중 상기 제 2 절연층 상에 형성되는 적어도 하나의 제어 신호선과,상기 제 2 절연층을 수직 관통하고 상기 게이트 전극과 상기 제 2 절연층 상에 형성되는 적어도 하나의 제어 신호선을 컨택하는 컨택 전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
- 제 1 항에 있어서,상기 복수의 제어 신호선은 상기 픽셀에 온ㆍ오프 제어 신호를 전달하는 게이트 제어 신호선;액정셀에 데이터를 쓰기 위한 쓰기 제어 신호를 전달하는 쓰기 제어 신호선; 및액정셀에 기억된 데이터를 리셋시키기 위한 리셋 제어 신호를 전달하는 리셋 제어 신호선을 포함하는 것을 특징으로 하는 액정 표시 장치.
- 제 1 항에 있어서,상기 복수의 스위칭 소자의 액티브 층은 폴리 실리콘인 것을 특징으로 하는 액정 표시 장치.
- 제 2 항에 있어서,상기 제어 신호선 중 적어도 하나는 상기 스위칭 소자의 게이트 전극과 다른 소재로 구성되는 것을 특징으로 하는 액정 표시 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070074084A KR101180197B1 (ko) | 2007-07-24 | 2007-07-24 | 액정 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070074084A KR101180197B1 (ko) | 2007-07-24 | 2007-07-24 | 액정 표시 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090010733A true KR20090010733A (ko) | 2009-01-30 |
| KR101180197B1 KR101180197B1 (ko) | 2012-09-05 |
Family
ID=40489865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070074084A KR101180197B1 (ko) | 2007-07-24 | 2007-07-24 | 액정 표시 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101180197B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110129257A (ko) * | 2010-05-25 | 2011-12-01 | 엘지디스플레이 주식회사 | 3ｄ 디스플레이 장치의 픽셀 메모리 회로 및 구동방법 |
| US9552101B2 (en) | 2010-09-27 | 2017-01-24 | Lg Innotek Co., Ltd. | Touch screen assembly |
| CN113380311A (zh) * | 2021-06-30 | 2021-09-10 | 上海中航光电子有限公司 | 一种显示面板及显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW344901B (en) * | 1995-02-15 | 1998-11-11 | Handotai Energy Kenkyusho Kk | Active matrix display device |
| JPH1184419A (ja) * | 1997-09-09 | 1999-03-26 | Hitachi Ltd | 液晶ライトバルブおよび投射型表示装置 |
-
2007
- 2007-07-24 KR KR1020070074084A patent/KR101180197B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110129257A (ko) * | 2010-05-25 | 2011-12-01 | 엘지디스플레이 주식회사 | 3ｄ 디스플레이 장치의 픽셀 메모리 회로 및 구동방법 |
| US9552101B2 (en) | 2010-09-27 | 2017-01-24 | Lg Innotek Co., Ltd. | Touch screen assembly |
| CN113380311A (zh) * | 2021-06-30 | 2021-09-10 | 上海中航光电子有限公司 | 一种显示面板及显示装置 |
| CN113380311B (zh) * | 2021-06-30 | 2024-02-09 | 上海中航光电子有限公司 | 一种显示面板及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101180197B1 (ko) | 2012-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9529237B2 (en) | Display device and driving method thereof | |
| US7253795B2 (en) | Electro-optical device and electronic apparatus | |
| US7701520B2 (en) | Liquid crystal panel and display device with data bus lines and auxiliary capacitance bus lines both extending in the same direction | |
| KR101365912B1 (ko) | 표시장치 | |
| KR20030078712A (ko) | 전기 광학 장치 및 그의 구동 방법과 전자 기기 및 투사형표시 장치 | |
| JPH11167127A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR19990082905A (ko) | 액정표시장치 | |
| JP2004170915A (ja) | 電気光学装置及び電子機器 | |
| US20040119075A1 (en) | Electro-optical device, method of manufacturing the same, and electronic apparatus | |
| CN100394263C (zh) | 电光装置和电子设备 | |
| EP2757411B1 (en) | Array substrate and liquid crystal display panel | |
| JP2005260145A (ja) | 電気光学装置及びその製造方法、並びに電子機器 | |
| KR100648141B1 (ko) | 표시 장치 및 상기 표시 장치의 구동 방법 | |
| JP2004170921A (ja) | 電気光学装置及び電子機器 | |
| KR101180197B1 (ko) | 액정 표시 장치 | |
| US9140942B2 (en) | Liquid crystal display device and multi-display system | |
| US7173681B2 (en) | Two pixel electrodes interposing the signal line extending into without extending beyond the recess on the protection film caused by the contact hole | |
| JP3800184B2 (ja) | 電気光学装置及び電子機器 | |
| JP2004170908A (ja) | 電気光学装置及び電子機器 | |
| KR20080029587A (ko) | 액정표시장치 | |
| JP4715197B2 (ja) | 電気光学装置及び電子機器 | |
| JP3969163B2 (ja) | 反射型液晶表示装置 | |
| JP4321094B2 (ja) | 電気光学装置及び電子機器 | |
| TWI274317B (en) | Electro-optical apparatus and electronic machine | |
| JP2004085898A (ja) | 電気光学装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150723 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170731 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |