KR20090000869A - 반도체 소자의 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 트랜지스터 및 그 제조방법은, 반도체 소자의 코어(core) 영역에서 회로를 이루는 트랜지스터에 있어서, 소자분리막에 의해 활성 영역이 정의된 반도체 기판; 반도체 기판의 일 방향으로 가로지르도록 배열되면서 상기 활성 영역 내에 형성된 리세스 트렌치; 및 리세스 트렌치와 중첩하면서 리세스 트렌치와 직교하는 방향으로 직선 형태로 뻗어있는 게이트 라인을 포함한다.
YI 트랜지스터, 게이트 폭, 리세스

Description

반도체 소자의 트랜지스터 및 그 제조방법{Transistor in semiconductor device and the method for manufacturing thereof}
도 1은 종래 기술의 YI 트랜지스터를 설명하기 위해 나타내보인 도면이다.
도 2는 반도체 메모리 소자를 개략적으로 나타내보인 도면이다.
도 3은 반도체 메모리 소자의 셀 어레이 영역 및 코어 영역의 동작회로를 나타내보인 도면이다.
도 4는 본 발명에 따른 반도체 소자의 트랜지스터를 설명하기 위하여 나타내 보인 도면이다.
도 5a 내지 9c는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자는 메모리 셀 어레이 영역(Memory cell array region)과 코어 영역(Core region) 및 주변회로영역(Peripheral region)으로 구분할 수 있다. 이 가운데 코어 영역에는 서브워드라인 드라이버(Sub Word line Driver), 센스 증폭기(Sense Amplifier) 및 YI 트랜지스터가 배치되어 있다. 여기서 YI 트랜지스터는 비트라인과 세그먼트 입/출력 라인의 연결 트랜지스터이다. 이러한 YI 트랜지스터의 패턴은 일반적으로 트랜지스터의 폭(width)을 확보하면서 코어 영역의 전체적인 칩 사이즈(chip size)를 축소시키기 위해 직선이 아닌 웨이브(wave) 형태로 YI 트랜지스터의 패턴을 형성하고 있다.
도 1은 종래 기술의 YI 트랜지스터를 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 반도체 기판(100)상에 YI 트랜지스터(110)가 활성 영역(105)을 가로지르도록 배치되어 있다. 활성 영역(105) 상에 배치되어 있는 YI 트랜지스터(110)는 칩 사이즈가 증가하는 것을 방지하면서, 트랜지스터의 폭(width, w1)을 증가시켜 유효 채널 길이를 확보하기 위해 웨이브 형태(wave typed)로 배치되어 있다. 이와 같이 YI 트랜지스터(110)를 웨이브 형태로 형성함으로써 활성 영역 내에서 트랜지스터가 차지하는 면적이 감소하게 되고, 이에 따라 코어 영역의 전체 면적이 증가하는 것은 방지할 수 있다.
그러나 YI 트랜지스터(110)를 웨이브 형태로 형성하는데 있어서, 타겟 패턴(target pattern)과 최종 형성된 패턴(FI; Final Inspection)을 비교하면, 트랜지스터의 길이(length, l1)의 변화가 최고 30nm 이상의 오차를 보일 수 있다. 이와 같 이 트랜지스터의 길이 변화가 크게 나타나면 반도체 소자 특성에 악영향을 미칠 수 있다. 특히, 최종 형성된 트랜지스터 패턴의 길이가 타겟 패턴의 길이와 다르게 변화하게 되면 패턴의 선폭 균일도(Critical Dimension Uniformity)가 저하될 수 있다. 또한 패턴 형성시, 패턴의 왜곡을 보정하기 위해 진행하는 광 근접 효과 보정(OPC; Optical Proximity Correction)에서도 오차가 발생하여 OPC를 진행하기 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 트랜지스터의 전체 폭을 확보하면서 코어 영역의 면적을 축소시켜 선폭 변화를 감소시키고, 선폭 균일도를 확보할 수 있는 반도체 소자의 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터는, 반도체 소자의 코어(core) 영역에서 회로를 이루는 트랜지스터에 있어서, 소자분리막에 의해 활성 영역이 정의된 반도체 기판; 상기 반도체 기판의 일 방향으로 가로지르도록 배열되면서 상기 활성 영역 내에 형성된 리세스 트렌치; 및 상기 리세스 트렌치와 중첩하면서 상기 리세스 트렌치와 직교하는 방향으로 직선 형태로 뻗어있는 게이트 라인을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 소자분리막은 상기 게이트 라인과 인접하는 게이트 라인 사이의 소자분리막 상에 배치되는 더미 패턴을 더 포함하는 것이 바람직하다.
상기 더미 패턴은 상기 게이트 라인과 유사한 물질로 이루어진 것이 바람직 하다.
상기 리세스 트렌치는, 상기 활성 영역을 벗어나지 않도록 배치되어 있는 것이 바람직하다.
상기 리세스 트렌치는 상기 반도체 기판의 Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상으로 형성되는 것이 바람직하다.
상기 리세스 트렌치와 인접하는 리세스 트렌치 사이에 소정 간격의 스페이스가 배치되는 것이 바람직하다.
상기 코어(core) 영역에서 회로를 이루는 트랜지스터는,
래치 트랜지스터(Latch Transistor), 서브 워드라인 드라이브(Sub Word line Drive)의 PMOS 트랜지스터, 메인 워드라인 드라이브(Main Word line Drive) 트랜지스터, Y 디코더(Y-Decoder) 및 YI 트랜지스터로 이루어지는 그룹에서 하나를 선택하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 반도체 소자의 코어(core) 영역에서 회로를 이루는 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 상기 반도체 기판을 소정 깊이만큼 식각하여 상기 활성 영역 내에 배치되는 리세스 트렌치를 형성하는 단계; 및 상기 리세스 트렌치와 중첩하면서 상기 리세스 트렌치가 배치되는 방향과 직교하는 방향으로 직선 형태로 뻗는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 리세스 트렌치를 형성하는 단계는, 상기 반도체 기 판 상에 Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상으로 활성 영역의 일부 표면을 노출시키는 개구부를 갖는 포토레지스트막 패턴을 형성하는 단계; 및 상기 포토레지스트막 패턴을 마스크로 노출된 영역을 식각하는 것이 바람직하다.
상기 개구부는 상기 활성영역을 벗어나지 않도록 형성하는 것이 바람직하다.
상기 개구부는 아일랜드(island) 형상으로 형성하는 것이 바람직하다.
게이트 라인을 형성하는 단계는, 상기 리세트 트렌치가 형성된 반도체 기판 위에 게이트 라인용 적층막을 형성하는 단계; 상기 게이트 라인용 적층막 위에 상기 리세스 트렌치와 직교하는 직선 형태로 뻗어 있는 형상으로 배치되어 상기 게이트 라인용 적층막의 일부 영역을 차단시키는 포토레지스트막 패턴을 형성하는 단계; 및 상기 포토레지스트막 패턴을 마스크로 상기 게이트 라인용 적층막을 식각하여 게이트 라인을 형성하는 단계를 포함하는 것이 바람직하다.
상기 게이트 라인을 형성하면서 상기 소자분리막 상에 게이트 더미 패턴을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 코어(core) 영역에서 회로를 이루는 트랜지스터는, 래치 트랜지스터(Latch Transistor), 서브 워드라인 드라이브(Sub Word line Drive)의 PMOS 트랜지스터, 메인 워드라인 드라이브(Main Word line Drive) 트랜지스터, Y 디코더(Y-Decoder) 및 YI 트랜지스터로 이루어지는 그룹에서 하나를 선택하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2는 반도체 메모리 소자를 개략적으로 나타내보인 도면이다. 그리고 도 3은 반도체 메모리 소자의 셀 어레이 영역 및 코어 영역의 동작회로를 나타내보인 도면이다.
도 2를 참조하면, 반도체 메모리 소자는 메모리 셀 어레이 영역(200)과 코어 영역(240) 및 주변회로영역(미도시함)으로 구분할 수 있다. 메모리 셀 어레이 영역(200)에는 워드 라인(WL; Word Line), 비트 라인(BL; Bit Line) 그리고 상기 라인들이 교차되는 영역에 배열되는 메모리 셀(memory cell)로 구성된다. 메모리 셀은 워드라인과 비트라인을 선택함으로써 구동할 수 있다. 여기서 코어 영역(240) 및 주변회로영역은 메모리 셀 어레이 영역의 주변에 형성되어 메모리 셀을 구동 및 제어하기 위한 회로 영역으로 구성된다.
이러한 셀 어레이 영역 및 코어 영역에 배치된 트랜지스터의 동작회로를 나타내 보인 도 3을 참조하면, 먼저 셀 어레이 영역(200)에는 워드라인(WL), 비트라인(BL) 및 캐패시터(SN)가 배치되어 있다. 다음에 코어 영역(240)에는 서브 워드라인 드라이버(Sub Word line Driver), 센스 증폭기(Sense Amplifier, 210), 등화회로부(220) 및 YI 트랜지스터(230)가 배치된다. 그리고 주변회로영역은 데이터/어드레스 입출력 장치 및 배선들로 이루진다.
이때, YI 트랜지스터(230)는 코어 영역(240)에 배치되면서 비트라인과 세그먼트 입/출력 라인의 연결 트랜지스터로서 반도체 소자를 동작시키는 컬럼(column) 을 선택하는 역할을 한다. 이러한 YI 트랜지스터(230)는 종래의 경우, 칩 사이즈가 증가하는 것을 방지하면서, 트랜지스터의 폭(width)을 증가시켜 유효 채널 길이를 확보하기 위해 웨이브 형태(wave typed)로 배치하였다. 그러나 웨이브 형태로 YI 트랜지스터를 형성하게 되면, 패턴 형성시 트랜지스터의 길이(length)의 변화에 의해 선폭 균일도가 안정적이지 못한 문제가 발생하게 된다. 또한, 패턴의 웨이브 형상으로 인해 광 근접 효과 보정(OPC)이 어려울 수 있다. 이에 따라 본 발명의 실시예에서는 코어 영역의 면적을 감소시키면서 트랜지스터의 유효 채널 길이는 증가시킬 수 있는 YI 트랜지스터를 형성하고자 한다.
도 4는 본 발명에 따른 반도체 소자의 트랜지스터를 설명하기 위하여 나타내 보인 도면이다.
도 4를 참조하면, 본 발명에 따른 반도체 소자의 트랜지스터는, 코어 영역의 YI 트랜지스터를 형성하는 데 있어서, 소자분리막(405)에 의해 활성 영역(410)이 정의된 반도체 기판(400)과, 반도체 기판(400)의 일 방향으로 가로지르도록 배열되면서 활성 영역(410) 내에 소정 깊이를 갖도록 형성된 리세스 트렌치(415) 및 리세스 트렌치(415)와 중첩하면서 리세스 트렌치(415)와 직교하는 직선 형태로 뻗어있는 게이트 라인(420)을 포함하여 구성된다.
반도체 기판(400) 내에 형성된 리세스 트렌치(415)는 활성 영역(410)을 벗어나지 않도록 형성되며, Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상(rectangle type)으로 배치된다. 여기서 서로 인접하는 리세스 트렌치(415) 사이에 배치되어 있는 스페이스(space, a)는 전체 트랜지스터의 폭(width) 및 프로파일을 고려하여 스페이스의 사이즈 및 개수를 결정한다. 이때, 게이트 라인(420a)과 대응하여 배치되어 있는 게이트 라인(420b) 사이의 소자분리막(405) 상에는 더미 패턴(425)이 배치되어 있다. 이와 같이 인접하는 게이트 라인(420a, 420b) 사이에 배치되어 있는 더미 패턴(425)은 트랜지스터의 균일도(uniformity)를 개선하는 역할을 한다. 이렇게 형성된 YI 트랜지스터의 유효 채널은 활성 영역(410) 내에 배치된 리세스 트렌치(415)를 따라 형성되며, 유효 채널의 길이는 반도체 기판(400)의 표면으로부터 내측으로 소정 깊이만큼 형성된 리세스 트렌치(415)의 길이만큼 증가한다. 이에 따라 확장된 유효 채널의 길이만큼 트랜지스터의 폭을 감소시킬 수 있어 코어 영역의 전체 면적을 감소시킬 수 있다.
즉, 활성 영역(410)을 부분적으로 식각하여 형성된 리세스 트렌치(415)에 의해 트랜지스터의 폭은 유지하면서 코어 영역의 전체 면적을 감소되어 결과적으로 칩 사이즈를 감소시킬 수 있다. 이와 같이 활성 영역(410) 내에 리세스 트렌치(415)를 형성하여 트랜지스터의 폭을 증가시키는 방법은 YI 트랜지스터 이외에도 칩 사이즈를 감소시키고자 하는 트랜지스터, 예를 들어 래치 트랜지스터(Latch Transistor), 서브 워드라인 드라이브(Sub Word line Drive)의 PMOS 트랜지스터, 메인 워드라인 드라이브(Main Word line Drive) 트랜지스터 및 Y 디코더(Y-Decoder)에 적용할 수도 있다.
도 5a 내지 9b는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 10 및 도 11은 본 발명의 리세스 트렌치를 적용한 트랜지스터를 설명하기 위해 나타내보인 도면들이다.
도 5a 및 도 5b를 참조하면, 반도체 메모리 소자에서 코어(core) 영역의 반도체 기판(500) 내에 소자분리막(505)을 형성하여 활성 영역(510)을 정의한다. 활성 영역(505)은 인접하여 배치되는 각각의 활성 영역(505)들이 소정 간격만큼 이격하여 위치하도록 배열한다. 여기서 도 5b는 도 5a를 I-I'축을 따라 잘라내어 나타내보인 단면도이다.
반도체 기판(500)의 활성 영역(510)을 정의하는 소자분리막(505)은 먼저 반도체 기판(500) 내에 트렌치(502)를 형성하고, 형성된 트렌치(502)를 절연막으로 매립한다. 다음에 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법을 이용하여 트렌치(502) 내에 매립된 절연막을 분리하는 공정을 진행하여 소자분리막(505)을 형성한다. 여기서 트렌치(502)를 매립하는 절연막은 고밀도 플라즈마(HDP; High Density Plasma) 산화막으로 형성할 수 있다.
도 6a 내지 도 6c를 참조하면, 반도체 기판(500) 위에 포토레지스트막을 도포하고, 도포된 포토레지스트막을 패터닝하여 이후 리세스 트렌치가 형성될 영역을 정의하는 개구부(520)를 갖는 포토레지스트막 패턴(515)을 형성한다. 여기서 도 6b 및 도 6c는 도 6a를 I-I' 및 Ⅱ-Ⅱ'축을 따라 잘라내어 나타내보인 도면이다. 이하 이에 대한 설명은 생략하기로 한다.
구체적으로, 반도체 기판(500) 위에 포토레지스트막(photoresist layer)을 형성한다. 포토레지스트막은 스핀 코팅(spin coating) 등의 방법을 이용하여 도포하여 형성할 수 있다. 다음에 포토레지스트막 상에 노광 장치 및 포토마스크를 이용하여 노광 공정 및 현상 공정을 포함하는 포토리소그래피(photolithography) 공 정을 수행한다. 그러면 노광 장치에서 포토마스크를 통해 투과된 빛과 반응한 부분의 포토레지스트막이 현상액에 의해 제거되면서 반도체 기판(500)의 활성영역(510)의 일부 표면을 노출시키는 개구부(520)를 갖는 포토레지스트막 패턴(515)이 형성된다. 포토레지스트막 패턴의 개구부(520)에 의해 노출된 반도체 기판(500)의 영역은 이후 리세스 트렌치가 형성될 영역이다. 여기서 포토레지스트막 패턴(515) 상에 형성된 개구부(520)는 Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상(rectangle type)으로 이루어진다. 이때, 개구부(520)는 활성 영역(510)으로부터 벗어나지 않도록 아일랜드 형상(Island type)으로 형성하는 것이 바람직하다.
도 7a 내지 도 7c를 참조하면, 포토레지스트막 패턴(515)을 마스크로 포토레지스트막 패턴(515)의 개구부(520)에 의해 노출된 영역을 식각하여 반도체 기판(500) 내에 소정 깊이를 갖는 리세스 트렌치(525)를 형성한다. 반도체 기판(525) 내에 형성된 리세스 트렌치(525)는 활성 영역(510) 내에 Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상으로 형성된다. 여기서 리세스 트렌치(525)는 활성 영역(510)을 벗어나지 않는 아일랜드(island) 형상으로 형성된다. 다음에 포토레지스트막 패턴(515)은 제거한다. 여기서 리세스 트렌치(525)와 인접하는 리세스 트렌치(525) 사이에 배치되는 스페이스(space, b)는 이후 형성될 전체 트랜지스터의 폭(width) 및 프로파일(profile)을 고려하여 스페이스 사이즈 및 개수를 결정하여 배치할 수 있다. 도 7b의 I-I'축을 따라 잘라내어 보인 도면을 참조하면, 이후 형성될 트랜지스터의 유효 채널은 이와 같이 활성 영역(510) 내에 형성된 리세스 트렌치(525)를 따라 위치하게 된다. 이때, 유효 채널의 길이는 반도체 기판(500) 내에 형성된 리세스 트렌치(525)의 길이이다.
도 8a 내지 도 8c를 참조하면, 반도체 기판(500) 상에 게이트 절연막(530), 도전막(535), 금속막(540) 및 하드마스크막(545)을 순차적으로 증착한다. 여기서 게이트 절연막(530)은 산화 공정을 이용하여 산화막으로 형성할 수 있고, 도전막(535)은 폴리실리콘막으로 형성할 수 있다. 금속막(540)은 텅스텐(W)막 또는 텅스텐실리사이드(WSix)막으로 형성할 수 있고, 하드마스크막(545)은 질화막으로 형성할 수 있다. 여기서 도전막(535)을 형성한 다음 금속막(540)을 형성하기 전에 배리어 금속막(미도시함)을 더 형성할 수 있다.
다음에 하드마스크막(545) 위에 포토레지스트막을 도포 및 패터닝하여 하드마스크막(545)의 일부 영역을 차단하는 포토레지스트막 패턴(550)을 형성한다. 포토레지스트막 패턴(550)은 리세스 트렌치(525)와 직교하는 직선 형태로 뻗어있는 형태로 배치한다. 도 8b의 I-I'축을 따라 잘라내 나타내보인 도면을 참조하면, 반도체 기판(500)의 X축 방향으로는 리세스 트렌치(525)와 중첩되어 적층된 구조물은 포토레지스트막 패턴(550)에 의해 차단된다. 그리고 도 8c의 Ⅱ-Ⅱ'축을 따라 잘라내어 나타내보인 도면을 참조하면, Y축 방향으로는 포토레지스트막 패턴(550)에 의해 부분적으로 하드마스크막(545)이 노출되는 개구부(555)가 형성된다. 여기서 포토레지스트막 패턴(550)에 의해 차단되는 영역은 이후 게이트 라인이 형성될 영역이다.
도 9a 내지 도 9c를 참조하면, 포토레지스트막 패턴(545)을 마스크로 하부의 하드마스크막 내지 게이트 절연막을 식각하여 게이트 라인(580)을 형성한다. 게이 트 라인(580)은 게이트절연막패턴(560), 도전막패턴(565), 금속막 패턴(570) 및 하드마스크막패턴(575)이 적층된 구조로 이루어진다. 이와 같이 활성 영역(510) 상에 게이트 라인(580)을 형성하면서 트랜지스터의 균일도(uniformity)를 개선하기 위해 소자분리막(505) 상에 게이트 더미 패턴(585)을 함께 형성할 수 있다. 이때, 게이트 더미 패턴(585)은 게이트 라인(580)을 형성하면서 동시에 형성할 수 있다.
도 9a 및 도 9b의 I-I'축을 따라 나타내보인 도면을 참조하면, 게이트 라인(580)은 리세스 트렌치(525)와 직교하는 방향으로 뻗어있는 직선형으로 형성된다. 이렇게 형성된 게이트 라인(580)의 유효 채널(c)은 이와 같이 형성된 리세스 트렌치(525)를 따라 위치한다. 여기서 유효 채널(c)의 길이는 평판형 채널과 비교하여 반도체 기판(500)의 표면으로부터 소정 깊이만큼 형성된 리세스 트렌치(525)의 길이만큼 증가한다.
이와 같이 활성 영역(510) 상에 형성된 게이트 라인(580)의 폭(w2)은 활성 영역(510) 내에 형성된 리세스 트렌치(525)의 길이를 따라 증가하여 유효 채널(c)의 길이를 확보할 수 있다. 또한, 게이트 라인(580)의 길이(length, l2)는 게이트 라인(580)이 리세스 트렌치(525)와 직교하여 뻗어 있는 직선형으로 형성되면서 활성 영역(510)의 길이와 대등하게 형성된다. 이에 따라 활성 영역(510) 내에 형성된 유효 채널(c)의 길이만큼 게이트 라인의 폭(w2)을 축소할 수 있어 코어 영역의 전체 면적을 감소시킬 수 있다. 이와 함께 게이트 라인(580)의 길이(length, l2)는 직선형으로 형성하여 트랜지스터의 길이가 변화하는 것을 방지할 수 있다. 또한, 게이 트 라인(580)의 길이(length, l2)를 직선형으로 형성함에 따라 게이트 라인을 형성하기 위해 진행하는 노광 공정에서 광 근접효과 보정(OPC)을 용이하게 진행할 수 있는 효과가 있다.
이와 같이 활성 영역 내에 리세스 트렌치를 형성하여 트랜지스터의 폭을 증가시키면서 게이트 라인을 직선형으로 형성하는 방법은 상술한 YI 트랜지스터 이외에도 칩 사이즈를 감소시키고자 하는 트랜지스터에 적용할 수 있다. 예를 들어 도 10 및 도 11에 도시한 바와 같이, 래치 트랜지스터(Latch Transistor), 서브 워드라인 드라이브(Sub Word line Drive)의 PMOS 트랜지스터, 메인 워드라인 드라이브(Main Word line Drive) 트랜지스터 및 Y 디코더(Y-Decoder)에 적용할 수도 있다. 도 10 및 도 11을 참조하면, 활성 영역 내에 형성된 리세스 트렌치(600, 700)를 따라 게이트 라인(610, 710)이 직선형으로 형성된다. 이에 따라 트랜지스터의 폭(w3, w4)이 리세스 트렌치(600, 700)를 따라 증가하여 유효 채널 길이가 증가한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 및 그 제조방법에 의하면, 트랜지스터를 직선화하여 트랜지스터의 길이 변화를 억제하고, 트랜지스터 균일도를 향상시킬 수 있다. 이에 따라 전체 칩 사이즈를 줄여 반도체 소자의 넷 다이(net die)의 수를 증가시킬 수 있다. 또한, 트랜지스터를 직선화하여 패턴 형성시 광 근접효과 보정(OPC)의 정확도를 향상시킬 수 있다.

Claims (14)

  1. 반도체 소자의 코어(core) 영역에서 회로를 이루는 트랜지스터에 있어서,
    소자분리막에 의해 활성 영역이 정의된 반도체 기판;
    상기 반도체 기판의 일 방향으로 가로지르도록 배열되면서 상기 활성 영역 내에 형성된 리세스 트렌치; 및
    상기 리세스 트렌치와 중첩하면서 상기 리세스 트렌치와 직교하는 방향으로 직선 형태로 뻗어있는 게이트 라인을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  2. 제1항에 있어서,
    상기 소자분리막은 상기 게이트 라인과 인접하는 게이트 라인 사이의 소자분리막 상에 배치되는 더미 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  3. 제2항에 있어서,
    상기 더미 패턴은 상기 게이트 라인과 유사한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터.
  4. 제1항에 있어서,
    상기 리세스 트렌치는, 상기 활성 영역을 벗어나지 않도록 배치되어 있는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  5. 제1항에 있어서,
    상기 리세스 트렌치는 상기 반도체 기판의 Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상으로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  6. 제1항에 있어서,
    상기 리세스 트렌치와 인접하는 리세스 트렌치 사이에 소정 간격의 스페이스가 배치되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  7. 제1항에 있어서,
    상기 코어(core) 영역에서 회로를 이루는 트랜지스터는,
    래치 트랜지스터(Latch Transistor), 서브 워드라인 드라이브(Sub Word line Drive)의 PMOS 트랜지스터, 메인 워드라인 드라이브(Main Word line Drive) 트랜지스터, Y 디코더(Y-Decoder) 및 YI 트랜지스터로 이루어지는 그룹에서 하나를 선택하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  8. 반도체 소자의 코어(core) 영역에서 회로를 이루는 트랜지스터를 제조하는 방법에 있어서,
    반도체 기판 상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판을 소정 깊이만큼 식각하여 상기 활성 영역 내에 배치되는 리세스 트렌치를 형성하는 단계; 및
    상기 리세스 트렌치와 중첩하면서 상기 리세스 트렌치가 배치되는 방향과 직교하는 방향으로 직선 형태로 뻗는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  9. 제8항에 있어서, 상기 리세스 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 Y축 방향의 길이가 X축 방향의 길이보다 긴 장방형 형상으로 활성 영역의 일부 표면을 노출시키는 개구부를 갖는 포토레지스트막 패턴을 형성하는 단계; 및
    상기 포토레지스트막 패턴을 마스크로 노출된 영역을 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  10. 제9항에 있어서,
    상기 개구부는 상기 활성영역을 벗어나지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  11. 제9항에 있어서,
    상기 개구부는 아일랜드(island) 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  12. 제8항에 있어서, 게이트 라인을 형성하는 단계는,
    상기 리세트 트렌치가 형성된 반도체 기판 위에 게이트 라인용 적층막을 형성하는 단계;
    상기 게이트 라인용 적층막 위에 상기 리세스 트렌치와 직교하는 직선 형태로 뻗어 있는 형상으로 배치되어 상기 게이트 라인용 적층막의 일부 영역을 차단시키는 포토레지스트막 패턴을 형성하는 단계; 및
    상기 포토레지스트막 패턴을 마스크로 상기 게이트 라인용 적층막을 식각하여 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  13. 제8항에 있어서,
    상기 게이트 라인을 형성하면서 상기 소자분리막 상에 게이트 더미 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  14. 제8항에 있어서,
    상기 코어(core) 영역에서 회로를 이루는 트랜지스터는, 래치 트랜지스터 (Latch Transistor), 서브 워드라인 드라이브(Sub Word line Drive)의 PMOS 트랜지스터, 메인 워드라인 드라이브(Main Word line Drive) 트랜지스터, Y 디코더(Y-Decoder) 및 YI 트랜지스터로 이루어지는 그룹에서 하나를 선택하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
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