KR20080112627A - 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents
적층형 반도체 패키지 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20080112627A KR20080112627A KR1020070061246A KR20070061246A KR20080112627A KR 20080112627 A KR20080112627 A KR 20080112627A KR 1020070061246 A KR1020070061246 A KR 1020070061246A KR 20070061246 A KR20070061246 A KR 20070061246A KR 20080112627 A KR20080112627 A KR 20080112627A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- via hole
- semiconductor
- growth layer
- conductive
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05551—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/9202—Forming additional connectors after the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01076—Osmium [Os]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
적층형 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층형 반도체 패키지의 제조 방법은 씨드 금속막이 형성된 기판을 마련하는 단계, 상호 정렬된 비아홀을 갖는 반도체 칩들을 상기 씨드 금속막 상에 적층하여 반도체 칩 모듈을 형성하는 단계 및 상기 씨드 금속막을 이용하여 정렬된 상기 비아홀들 내부에 도전막을 성장시켜 상기 비아홀들 내부에 도전성 성장층을 형성하는 단계를 포함한다.
적층형, 반도체, 패키지, 씨드, 금속막, 비아홀
Description
도 1은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 2는 도 1의 'A' 부분 확대도이다.
도 3 내지 도 12들은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 13은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 14 내지 도 17들은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 단시간 내 저장된 데이터를 처리하는 반도체 소자가 개발되고 있다.
일반적으로, 반도체 소자는 웨이퍼와 같은 반도체 칩상에 트랜지스터, 저항, 커패시터 등과 같은 소자를 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.
최근, 패키지 공정의 기술 개발에 의해 반도체 칩의 사이즈의 100% 내지 110%에 불과한 칩 스케일 패키지 및 복수개의 반도체 칩들을 적층하여 데이터 저장 및 데이터 처리 속도를 향상시킨 적층형 반도체 패키지가 개발되고 있다.
이들 중 적층형 반도체 패키지는 적층 된 복수개의 반도체 칩들 간의 신호 입/출력을 위해 적층된 반도체 칩들이 상호 도전체에 의하여 연결된 구조를 갖는다.
종래 적층형 반도체 패키지는 적층된 반도체 칩들을 상호 연결하기 위하여 각 반도체 칩 또는 반도체 칩이 형성된 웨이퍼마다 비아홀을 형성하고 비아홀에 도전 물질을 채워 넣어 상하 반도체 칩과 연결되는 도전체를 형성한다.
비아홀에 도전체가 채워진 반도체 칩 또는 웨이퍼는 상호 적층 되고, 그 결과 각 반도체 칩의 도전체가 전기적으로 연결된 적층형 반도체 패키지가 제조된다.
그러나, 상술된 종래 적층형 반도체 패키지를 제조하기 위해서는 각 반도체 칩 또는 웨이퍼에 도전체를 각각 형성해야 하기 때문에 제조 공정이 복잡한 문제점을 갖는다.
이에 더하여 종래 적층형 반도체 패키지는 각 반도체 칩 또는 웨이퍼 마다 형성된 도전체들 사이의 전기적 접촉 불량이 빈번하게 발생 되는 문제점도 갖는다.
본 발명의 하나의 목적은 제조 공정을 보다 단순화시킴은 물론 상하 반도체 칩을 연결하는 도전체들 사이의 전기적 접촉 불량 발생을 방지한 적층형 반도체 패키지를 제공한다.
본 발명의 다른 목적은 제조 공정을 보다 단순화시킬 뿐만 아니라 상하 반도체 칩을 전기적으로 연결하는 도전체들 사이의 전기적 접촉 불량 발생을 방지한 적층형 반도체 패키지의 제조 방법을 제공한다.
본 발명의 하나의 목적을 구현하기 위한 적층형 반도체 패키지는 상호 정렬된 비아홀이 형성된 적층 반도체 칩들을 포함하는 반도체 칩 모듈 및 정렬된 상기 비아홀들 내부에 배치되며 상기 비아홀을 따라 성장된 도전성 성장층을 포함한다.
본 발명에서, 인접한 한 쌍의 상기 반도체 칩들 사이에는 상기 반도체 칩들을 부착하는 부착 부재가 개재된다.
적층형 반도체 패키지의 도전성 성장층은 도금층이다.
적층형 반도체 패키지의 상기 각 반도체 칩은 상기 비아홀과 대응하는 위치에 형성된 리세스부 및 상기 리세스부에 형성된 도전 패드를 포함하며, 상기 비아홀의 사이즈는 상기 도전 패드의 사이즈보다 작다. 적층형 반도체 패키지의 리세스부와 대응하는 상기 도전성 성장층의 측면은 상기 리세스부로 성장되어 상기 도전 패드와 전기적으로 연결되는 연장부를 포함한다.
적층형 반도체 패키지에서, 상기 도전성 성장층은 상기 반도체 칩 모듈의 상면으로 돌출된다.
적층형 반도체 패키지는 상기 반도체 칩 모듈이 실장 되는 기판 몸체, 상기 기판 몸체상에 배치되며 상기 반도체 칩 모듈과 전기적으로 연결되는 접속 패드 및 상기 기판 몸체에 배치되며 도전 부재와 전기적으로 접속되는 볼 랜드를 갖는 회로 기판을 더 포함한다.
적층형 반도체 패키지는 상기 반도체 칩 모듈을 덮는 몰딩 부재를 더 포함한다.
적층형 반도체 패키지의 상기 도전성 성장층은 상기 접속 패드와 전기적으로 접속되며, 상기 접속 패드의 위치는 상기 도전성 성장층의 위치와 동일하다.
본 발명의 다른 목적을 구현하기 위한 적층형 반도체 패키지의 제조 방법은 씨드 금속막이 형성된 기판을 마련하는 단계, 상호 정렬된 비아홀을 갖는 반도체 칩들을 상기 씨드 금속막 상에 적층하여 반도체 칩 모듈을 형성하는 단계 및 상기 씨드 금속막을 이용하여 정렬된 상기 비아홀들 내부에 도전막을 성장시켜 상기 비아홀들 내부에 도전성 성장층을 형성하는 단계를 포함한다.
상기 반도체 칩 모듈을 형성하는 단계는 제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 및 상기 제1 반도체 칩상에 상기 제1 비아홀과 정렬된 제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩상에 부착하는 단계를 포함한다.
상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계는 상기 제1 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계, 상기 예비 비아홀이 상기 씨드 금속막과 마주하도록 상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 및 상기 제1 반도체 칩의 두께를 감소시켜 상기 씨드 금속막을 노출하는 상기 제1 비아홀을 형성하는 단계를 포함한다.
상기 제1 반도체 칩의 두께를 감소시키는 단계에서, 상기 제1 반도체 칩의 두께는 연마 공정에 의하여 감소된다.
제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 이전에, 상기 제1 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계 및 상기 리세스부의 바닥면에 패드를 형성하는 단계를 포함한다.
상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계는 상기 제2 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계, 상기 제2 반도체 칩의 일측면이 상기 제1 비아홀과 마주하도록 상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계 및 상기 제2 반도체 칩의 두께를 감소시켜 상기 제1 비아홀을 노출하는 상기 제2 비아홀을 형성하는 단계를 포함한다.
상기 제2 반도체 칩의 두께를 감소시키는 단계에서, 상기 제2 반도체 칩의 두께는 연마 공정 및 에칭 공정 중 어느 하나에 의하여 감소 된다.
제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이전에, 상기 제2 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계 및 상기 리세스부의 바닥면에 패드를 형성하는 단계를 포 함한다.
상기 도전성 성장층을 형성하는 단계에서, 상기 도전성 성장층은 전기 도금 방법에 의하여 성장된다.
상기 도전성 성장층을 형성하는 단계에서, 상기 도전성 성장층은 상기 반도체 칩 모듈의 상부로 돌출된다.
상기 도전성 성장층을 형성하는 단계 이후, 상기 기판을 상기 반도체 칩 모듈로부터 분리하는 단계, 상기 반도체 칩 모듈을 접속패드를 갖는 회로 기판에 실장하는 단계 및 상기 반도체 칩 모듈을 몰딩 부재로 몰딩하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층형 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
실시예
1
도 1은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 단면도이다. 도 2는 도 1의 'A' 부분 확대도이다.
도 1을 참조하면, 적층형 반도체 패키지(100)는 반도체 칩 모듈(200) 및 도전성 성장층(300)을 포함한다. 이에 더하여, 적층형 반도체 패키지(100)는 베이스 기판(400) 및 몰딩 부재(500)를 더 포함할 수 있다.
베이스 기판(400)은 반도체 칩 모듈(200)을 지지한다. 베이스 기판(400)은 기판 몸체(410), 접속 패드(420), 볼 랜드(430) 및 솔더볼(440)을 포함한다.
기판 몸체(410)는, 예를 들어, 사각 플레이트 형상을 갖는다. 기판 몸체(410)는 반도체 칩 모듈(200)이 실장되는 제1 면(412) 및 제1 면(412)과 대향하는 제2 면(414)을 갖는다. 기판 몸체(410)는 복수개의 층들로 이루어진 회로 패턴 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함할 수 있다.
접속 패드(420)는 기판 몸체(410)의 제1 면(412) 상에 배치된다.
볼 랜드(430)는 회로 패턴 및 비아 등을 통해 기판 몸체(420)의 제1 면(412) 상에 배치된 접속 패드(420)에 전기적으로 연결된다.
솔더볼(440)은 볼 랜드(430) 상에 전기적으로 접속되며, 솔더볼(440)은 외부 회로 기판의 접속 단자 등에 전기적으로 연결된다.
반도체 칩 모듈(200)은 베이스 기판(400)의 기판 몸체(410)의 제1 면(412) 상에 배치된다.
반도체 칩 모듈(200)은 복수개의 반도체 칩들을 포함한다. 본 실시예에서, 반도체 칩 모듈(200)은 제1 반도체 칩(210), 제2 반도체 칩(220), 제3 반도체 칩(230) 및 제4 반도체 칩(240)을 포함한다. 비록 도 1에는 오직 4 개의 반도체 칩(210,220,230,240)들이 적층 된 것이 도시 및 설명되고 있지만, 이와 다르게 반도체 칩 모듈(200)에는 적어도 2 개의 반도체 칩들이 포함될 수 있다.
반도체 칩 모듈(200)에 포함된 제1 내지 제4 반도체 칩(210,220,230,240)들 은 각각 적어도 하나의 비아홀을 포함한다. 이하, 제1 반도체 칩(210)에 형성된 비아홀을 제1 비아홀(215), 제2 반도체 칩(220)에 형성된 비아홀을 제2 비아홀(225), 제3 반도체 칩(230)에 형성된 비아홀을 제3 비아홀(235) 및 제4 반도체 칩(240)에 형성된 비아홀을 제4 비아홀(245)이라 정의하기로 한다.
본 실시예에서, 제1 내지 제4 반도체 칩(210,220,230,240)에 각각 형성된 제1 내지 제4 비아홀(215,225,235,245)들은 각각 정렬되고, 이 결과 제1 내지 제4 비아홀(215,225,235,245)들은 상호 연통 된다.
도 2를 참조하면, 상호 정렬된 제1 내지 제4 비아홀(215,225,235,245)들을 갖는 제1 내지 제4 반도체 칩(210,220,230,240)들은 부착 부재(250)에 의하여 상호 부착된다. 부착 부재(250)는, 예를 들어, 제1 및 제2 반도체 칩(210, 220)들, 제2 및 제3 반도체 칩(220, 230)들, 제3 및 제4 반도체 칩(230, 240)들 사이에 각각 개재된다.
도 1을 다시 참조하면, 도전성 성장층(300)은 상호 연통 된 제1 내지 제4 비아홀(215,225,235,245)들 내부에 배치된다.
본 실시예에서, 도전성 성장층(300)은 상호 연통 된 제1 내지 제4 비아홀(215,225,235,245)들을 따라 성장하고, 이 결과 하나의 도전성 성장층(300)이 제1 내지 제4 비아홀(215,225,235,245)들 내에 배치된다.
하나의 도전성 성장층(300)을 제1 내지 제4 비아홀(215,225,235,245)들 내에 형성할 경우, 제1 내지 제4 반도체 칩(210,220,230,240)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(300)을 제1 내지 제4 비아홀(215,225,235,245)들 내에 형성할 경우, 제1 내지 제4 비아홀(215,225,235,245)들은 하나의 도전성 성장층(300)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(210,220,230,240)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
제1 내지 제4 비아홀(215,225,235,245)들 내에 배치된 도전성 성장층(300)의 단부는 제1 내지 제4 반도체 칩(210,220,230,240)들로 이루어진 반도체 칩 모듈(200)의 제4 반도체 칩(240)으로부터 돌출된다. 제4 반도체 칩(240)으로부터 돌출된 도전성 성장층(300)의 단부는 접속 단자 역할을 할 수 있다.
몰딩 부재(500)는 베이스 기판(400)의 제1 면(412) 상에 배치된 반도체 칩 모듈(200)을 덮는다. 몰딩 부재(500)는 외부로부터 인가된 충격 및/또는 진동에 의하여 반도체 칩 모듈(200)이 손상되는 것을 방지한다. 몰딩 부재(500)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 3 내지 도 12들은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 적층형 반도체 패키지를 제조하기 위해서, 씨드 금속막(265)이 형성된 기판(260)이 준비된다. 기판(260)은 적어도 적층형 반도체 패키지의 평면적 이상의 사이즈를 갖는 것이 바람직하다. 기판(260)은 금속 또는 비금속 물질로 제작될 수 있다.
씨드 금속막(265)은 기판(260)의 일측면 상에 형성된다. 씨드 금속막(265)은 스퍼터링 공정, 전기 도금 공정 또는 무전해 도금 공정 등에 의하여 기판(260)의 일측면 상에 형성될 수 있다. 예를 들어, 기판(260)이 금속으로 이루어진 경우, 씨드 금속막(265)은 스퍼터링 공정 또는 전기 도금 공정으로 형성될 수 있다. 이와 다르게, 기판(260)이 비금속 물질로 이루어진 경우, 씨드 금속막(265)는 스퍼터링 공정 또는 무전해 도금 공정에 의하여 형성될 수 있다. 씨드 금속막(265)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금, 크롬, 크롬 합금, 은, 금 등을 들 수 있다.
도 4를 참조하면, 기판(260)의 씨드 금속막(265) 상에는 반도체 칩 모듈(200)이 형성된다.
반도체 칩 모듈(200)을 제조하기 위해서 제1 비아홀(215)을 갖는 제1 반도체 칩(210)이 씨드 금속막(265) 상에 배치된다. 이어서, 제2 비아홀(225)을 갖는 제2 반도체 칩(220)이 제1 반도체 칩(210) 상에 배치된다. 이어서, 제3 비아홀(235)을 갖는 제3 반도체 칩(230)이 제2 반도체 칩(220) 상에 배치된다. 이어서, 제4 비아홀(245)을 갖는 제4 반도체 칩(240)이 제3 반도체 칩(230) 상에 배치된다.
제1 내지 제4 비아홀(215,225,235,245)들은 상호 정렬되고, 이로 인해 제1 내지 제4 비아홀(215,225,235,245)들에 의하여 금속 씨드막(265)은 노출된다.
이하, 도 3, 도 5 내지 도 10들을 참조하여, 반도체 칩 모듈(200)을 금속 씨드막 상에 형성하는 방법을 구체적으로 설명하기로 한다.
도 5를 참조하면, 반도체 칩 모듈(200)을 형성하기 위해서 제1 반도체 칩(210)이 마련된다.
도 6을 참조하면, 제1 반도체 칩(210)의 일측면에는 예비 비아 홀(preliminary via hole;213)이 형성된다. 예비 비아홀(213)은 드릴링 가공, 레이저 드릴링 가공 등을 통하여 제1 반도체 칩(210)의 일측면으로부터 형성될 수 있다. 예비 비아홀(213)은 제1 반도체 칩(210)의 두께 이하의 깊이를 갖는다.
도 7을 참조하면, 예비 비아홀(213)이 형성된 제1 반도체 칩(210)의 일측면은 도 3에 도시된 기판(260)의 씨드 금속막(265)과 마주보도록 배치되고, 제1 반도체 칩(210)의 일측면은 씨드 금속막(265) 상에 고정된다. 시드 금속막(265) 및 예비 비아홀(213)은, 예를 들어, 접착 부재에 의하여 접착될 수 있다.
도 8을 참조하면, 예비 비아홀(213)을 갖는 제1 반도체 칩(210)이 씨드 금속막(265) 상에 고정된 후, 제1 반도체 칩(210)의 두께를 감소시켜 제1 비아홀(215)을 형성하는 공정이 수행된다.
본 실시예에서, 제1 반도체 칩(210)의 두께를 감소시켜 제1 비아홀(215)을 형성하기 위해서 제1 반도체 칩(210)의 타측면을 화학적 기계적 연마(CMP) 공정을 통해 연마하는 연마 공정이 수행될 수 있다. 이와 다르게, 제1 반도체 칩(210)의 두께를 감소시켜 제1 비아홀(215)을 형성하기 위해서 제1 반도체 칩(210)의 타측면을 에천트를 이용하여 식각하는 식각 공정이 수행될 수 있다.
도 9를 참조하면, 제1 비아홀(215)을 갖는 제1 반도체 칩(210) 상에는 다시 예비 비아홀(223)이 형성된 제2 반도체 칩(220)이 배치된다. 제2 반도체 칩(220)의 예비 비아홀(223)은 제2 반도체 칩(220)의 두께의 길이보다 얕은 길이의 깊이를 갖는다.
예비 비아홀(223)이 형성된 제2 반도체 칩(220)의 일측면은 제1 반도체 칩(210) 상에 고정된다. 제2 반도체 칩(220) 및 제1 반도체 칩(210)은 접착 부재 등에 의하여 접착될 수 있다.
제2 반도체 칩(220)을 제1 반도체 칩(210) 상에 고정할 때, 제1 반도체 칩(210)의 제1 비아홀(215) 및 제2 반도체 칩(220)의 예비 비아홀(223)은 상호 정밀하게 정렬된다.
도 10을 참조하면, 제1 비아홀(215) 및 예비 비아홀(223)이 상호 정렬된 후, 제2 반도체 칩(220)의 타측면은 예비 비아홀(223)이 노출될 때가지 연마 또는 식각되고, 이 결과 제2 반도체 칩(220)의 타측면에는 제2 비아홀(225)이 형성된다.
도 5 내지 도 10의 과정을 반복하여, 도 4에 도시된 바와 같이 씨드 금속막(265) 상에 제1 내지 제4 비아홀(215,225,235,245)을 갖는 제1 내지 제4 반도체 칩(210,220,230,240)들이 형성된다. 이때, 제1 내지 제4 비아홀(215,225,235,245)들은 상호 정렬되어 씨드 금속막(265)상에는 반도체 칩 모듈(200)이 형성된다.
도 11을 참조하면, 씨드 금속막(265) 상에 반도체 칩 모듈(200)이 형성된 후, 제1 내지 제4 비아홀(215,225,235,245)들에는 씨드 금속막(265)을 이용하여 도전성 성장층(300)이 형성된다. 도전성 성장층(300)은, 예를 들어, 전기 도금 방법에 의하여 제1 내지 제4 비아홀(215,225,235,245)들에 형성될 수 있다.
도전성 성장층(300)은 제1 내지 제4 비아홀(215,225,235,245)들 내에서 씨드 금속막(265)으로부터 연속적으로 성장하여 제1 내지 제4 비아홀(215,225,235,245)들을 채운다. 이에 더하여 도전성 성장층(300)의 단부는 제4 비아홀(345)의 외부로 돌출되도록 성장한다.
하나의 도전성 성장층(300)이 제1 내지 제4 비아홀(215,225,235,245)들 내에서 성장할 경우, 제1 내지 제4 반도체 칩(210,220,230,240)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(300)이 제1 내지 제4 비아홀(215,225,235,245)들 내에서 성장할 경우, 제1 내지 제4 비아홀(215,225,235,245)들은 하나의 도전성 성장층(300)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(210,220,230,240)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
도 12를 참조하면, 제1 내지 제4 비아홀(215,225,235,245)들 내에서 도전성 성장층(300)이 성장하여 제1 내지 제4 비아홀(215,225,235,245)들을 채운 후, 씨드 금속막(265) 및 기판(260)은 반도체 칩 모듈(200)로부터 분리된다.
이어서, 반도체 칩 모듈(200)의 제4 반도체 칩(240)에 형성된 제4 비아홀(245)로부터 돌출된 도전성 성장층(300)은 베이스 기판(400)의 제1 면(412)에 형성된 접속 패드(420)에 전기적으로 접속된다. 베이스 기판(400)의 제1 면(412)과 대향하는 제2 면(414)에는 볼 랜드(430)가 형성되고, 볼 랜드(430) 상에는 솔더볼(440)이 형성된다.
이어서, 도 1에 도시된 바와 같이 반도체 칩 모듈(200) 및 베이스 기판(400)을 몰딩 부재가 덮어 적층형 반도체 패키지(100)가 제조된다.
실시예
2
도 13은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 13을 참조하면, 적층형 반도체 패키지(600)는 반도체 칩 모듈(700) 및 도전성 성장층(800)을 포함한다. 이에 더하여, 적층형 반도체 패키지(600)는 베이스 기판(400) 및 몰딩 부재(500)를 더 포함할 수 있다.
반도체 칩 모듈(200)은 베이스 기판(400)에 의하여 지지된다.
베이스 기판(400)의 기판 몸체(410)는 실질적으로 사각 플레이트 형상을 갖는다. 기판 몸체(410)는 제1 면(412) 및 제2 면(414)을 갖고, 제1 면(412) 및 제2 면(414)은 상호 대향 한다. 기판 몸체(410)는 회로 패턴 및 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함할 수 있다. 회로 패턴은 비아에 의하여 연결되는 복수개의 층으로 이루어질 수 있다.
접속 패드(420)는 기판 몸체(410)의 제1 면(412) 상에 배치되고, 볼 랜드(430)는 회로 패턴 및 비아 등을 통해 기판 몸체(420)의 제1 면(412) 상에 배치된 접속 패드(420)에 전기적으로 연결된다.
솔더볼(440)은 볼 랜드(430)와 전기적으로 연결되며, 솔더볼(440)은 외부 회로 기판의 접속 단자 등과 전기적으로 연결된다.
반도체 칩 모듈(700)은 베이스 기판(400)의 기판 몸체(410)의 제1 면(412) 상에 배치된다.
반도체 칩 모듈(700)은 복수개의 반도체 칩들을 포함한다. 본 실시예에서, 반도체 칩 모듈(700)은 제1 반도체 칩(710), 제2 반도체 칩(720), 제3 반도체 칩(730) 및 제4 반도체 칩(240)을 포함한다.
반도체 칩 모듈(700)에 포함된 제1 내지 제4 반도체 칩(710,720,730,740)들 은 각각 적어도 하나의 비아홀을 포함한다. 이하, 제1 반도체 칩(710)에 형성된 비아홀을 제1 비아홀(715), 제2 반도체 칩(720)에 형성된 비아홀은 제2 비아홀(725), 제3 반도체 칩(730)에 형성된 비아홀은 제3 비아홀(735) 및 제4 반도체 칩(740)에 형성된 비아홀은 제4 비아홀(745)로서 각각 정의된다.
본 실시예에서, 제1 내지 제4 반도체 칩(710,720,730,740)에 각각 형성된 제1 내지 제4 비아홀(715,725,735,745)들은 각각 정렬되고, 이 결과 제1 내지 제4 비아홀(715,725,735,745)들은 상호 연통 된다.
상호 정렬된 제1 내지 제4 비아홀(715,725,735,745)들을 갖는 제1 내지 제4 반도체 칩(710,720,730,740)들은 부착 부재(미도시)에 의하여 상호 부착된다. 부착 부재(750)는, 예를 들어, 제1 및 제2 반도체 칩(710, 720)들, 제2 및 제3 반도체 칩(720, 730)들, 제3 및 제4 반도체 칩(730, 740)들 사이에 각각 개재된다.
한편, 각 제1 내지 제4 반도체 칩(710,720,730,740)들의 각 제1 내지 제4 비아홀(715,725,735,745)들이 형성된 곳에는 제1 내지 제4 리세스부(717,727,737,747)들이 형성되어 있다.
제1 내지 제4 리세스부(717,727,737,747)들은 제1 내지 제4 비아홀(715,725,735,745)들의 평면적보다 크게 형성된다. 제1 내지 제4 리세스부(717,727,737,747)들상에는 제1 내지 제4 패드(719,729,739,749)들이 형성된다.
제1 내지 제4 리세스부(717,727,737,747)들은 제1 내지 제4 비아홀(715,725,735,745)들은 제1 내지 제4 패드(719,729,739,749)들 및 제1 내지 제4 리세스부(717,727,737,747)들의 중앙부를 통과한다.
도전성 성장층(800)은 상호 연통 된 제1 내지 제4 비아홀(215,225,235,245)들 내부에 배치된다. 이에 더하여, 도전성 성장층(800)들은 제1 내지 제4 리세스부(717,727,737,747)들에 의하여 형성된 공간으로 성장하여, 제1 내지 제4 리세스부(717,727,737,747)들에 의하여 형성된 공간에는 연장부(716,726,736,746)이 배치된다.
본 실시예에서, 도전성 성장층(800)은 상호 연통 된 제1 내지 제4 비아홀(715,725,735,745)들을 따라 성장하고, 이 결과 하나의 도전성 성장층(700)이 제1 내지 제4 비아홀(715,725,735,745)들 내에 배치된다.
하나의 도전성 성장층(800)을 제1 내지 제4 비아홀(715,725,735,745)들 내에 형성할 경우, 제1 내지 제4 반도체 칩(710,720,730,740)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(800)을 제1 내지 제4 비아홀(715,725,735,745)들 내에 형성할 경우, 제1 내지 제4 비아홀(715,725,735,745)들은 하나의 도전성 성장층(800)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(710,720,730,740)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
제1 내지 제4 비아홀(715,725,735,745)들 내에 배치된 도전성 성장층(800)의 단부는 제1 내지 제4 반도체 칩(710,720,730,740)으로 이루어진 반도체 칩 모듈(700)의 제4 반도체 칩(740)으로부터 돌출된다. 제4 반도체 칩(740)으로부터 돌출된 도전성 성장층(800)의 단부는 접속 단자 역할을 할 수 있다.
몰딩 부재(500)는 베이스 기판(400)의 제1 면(412) 상에 배치된 반도체 칩 모듈(700)을 덮는다. 몰딩 부재(500)는 외부로부터 인가된 충격 및/또는 진동에 의하여 반도체 칩 모듈(700)이 손상되는 것을 방지한다. 몰딩 부재(500)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 3, 도 14 내지 도 17들은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 14를 참조하면, 적층형 반도체 패키지를 제조하기 위해서, 도 3에 도시된 바와 같은 씨드 금속막(265)이 형성된 기판(260)이 준비된다. 기판(260)은 적어도 적층형 반도체 패키지의 평면적 이상의 사이즈를 갖는 것이 바람직하다. 기판(260)은 금속 또는 비금속 물질로 제작될 수 있다.
씨드 금속막(265)은 기판(260)의 일측면 상에 형성된다. 씨드 금속막(265)은 스퍼터링 공정, 전기 도금 공정 또는 무전해 도금 공정 등에 의하여 기판(260)의 일측면 상에 형성될 수 있다. 예를 들어, 기판(260)이 금속으로 이루어진 경우, 씨드 금속막(265)은 스퍼터링 공정 또는 전기 도금 공정으로 형성될 수 있다. 이와 다르게, 기판(260)이 비금속 물질로 이루어진 경우, 씨드 금속막(265)는 스퍼터링 공정 또는 무전해 도금 공정에 의하여 형성될 수 있다. 씨드 금속막(265)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금, 크롬, 크롬 합금, 은, 금 등을 들 수 있다.
도 14를 참조하면, 반도체 칩 모듈(700)을 씨드 금속막(265) 상에 형성하기 위해서 제1 반도체 칩(710)이 마련된다.
도 15를 참조하면, 제1 반도체 칩(710)에는 후술될 제1 비아홀이 형성될 부 분에 위치한 리세스부(717)가 형성된다. 리세스부(717)은 포토리소그라피 공정 등을 통해 형성될 수 있다. 리세스부(717)가 형성된 후, 리세스부(717)의 바닥면에는 제1 반도체 칩(710)과 연결된 제1 패드(719)가 형성된다.
도 16을 참조하면, 제1 반도체 칩(710)의 일측면에는 제1 비아홀(715)이 형성된다. 제1 비아홀(715)는 드릴링 공정 또는 레이저 드릴링 공정 등에 의하여 형성된다.
도 17을 참조하면, 제1 반도체 칩(710)과 실질적으로 동일한 구성을 갖는 제2 반도체 칩(720), 제3 반도체 칩(730) 및 제4 반도체 칩(740)은 순차적으로 씨드 금속막(265)상에 배치된다. 본 실시예에서, 제2 리세스부(727)에 의하여 제1 반도체 칩(710) 및 제2 반도체 칩(720)의 사이에는 공간이 형성된다. 또한, 제3 리세스부(737)에 의하여 제2 반도체 칩(720) 및 제3 반도체 칩(730)의 사이에도 공간이 형성되고, 제4 리세스부(747)에 의하여 제3 반도체 칩(730) 및 제4 반도체 칩(740)의 사이에도 공간이 형성된다.
도 13을 다시 참조하면, 씨드 금속막(265) 상에 반도체 칩 모듈(700)이 형성된 후, 제1 내지 제4 비아홀(715,725,735,745)들에는 씨드 금속막(265)을 이용하여 도전성 성장층(800)이 형성된다. 도전성 성장층(800)은, 예를 들어, 전기 도금 방법에 의하여 제1 내지 제4 비아홀(815,825,835,845)들 및 제1 내지 제4 리세스부(717,727,737,747)에 의하여 형성된 공간에 형성될 수 있다.
도전성 성장층(800)은 제1 내지 제4 비아홀(715,725,735,745)들 내에서 씨드 금속막(265)으로부터 연속적으로 성장하여 제1 내지 제4 비아홀(715,725,735,745) 들을 채운다. 이에 더하여 도전성 성장층(800)의 단부는 제4 비아홀(745)의 외부로 돌출되도록 성장한다.
하나의 도전성 성장층(800)이 제1 내지 제4 비아홀(715,725,735,745)들 내에서 성장할 경우, 제1 내지 제4 반도체 칩(710,720,730,740)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(800)이 제1 내지 제4 비아홀(715,725,735,745)들 내에서 성장할 경우, 제1 내지 제4 비아홀(715,725,735,745)들은 하나의 도전성 성장층(800)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(710,720,730,740)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
제1 내지 제4 비아홀(715,725,735,745)들 내에서 도전성 성장층(800)이 성장하여 제1 내지 제4 비아홀(715,725,735,745)들을 채운 후, 씨드 금속막(265) 및 기판(260)은 반도체 칩 모듈(700)로부터 분리된다.
이어서, 반도체 칩 모듈(700)의 제4 반도체 칩(740)에 형성된 제4 비아홀(745)로부터 돌출된 도전성 성장층(800)은 베이스 기판(400)의 제1 면(412)에 형성된 접속 패드(420)에 전기적으로 접속된다. 베이스 기판(400)의 제1 면(412)과 대향하는 제2 면(414)에는 볼 랜드(430)가 형성되고, 볼 랜드(430) 상에는 솔더볼(440)이 형성된다.
이어서, 반도체 칩 모듈(700) 및 베이스 기판(400)을 몰딩 부재(500)가 덮어 적층형 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 적층형 반도체 패키지를 제조하는 제조 공정을 크게 단순화시킬 뿐만 아니라 적층형 반도체 패키지를 구성하는 반도체 칩들 사이의 전기적 접촉 불량도 해결할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (21)
- 상호 정렬된 비아홀이 형성된 적층 반도체 칩들을 포함하는 반도체 칩 모듈; 및정렬된 상기 비아홀들 내부에 배치되며 상기 비아홀을 따라 성장된 도전성 성장층을 포함하는 적층형 반도체 패키지.
- 제1항에 있어서,인접한 한 쌍의 상기 반도체 칩들 사이에는 상기 반도체 칩들을 부착하는 부착 부재가 개재된 것을 특징으로 하는 적층형 반도체 패키지.
- 제1항에 있어서,상기 도전성 성장층은 도금층인 것을 특징으로 하는 적층형 반도체 패키지.
- 제1항에 있어서,상기 각 반도체 칩은 상기 비아홀과 대응하는 위치에 형성된 리세스부; 및상기 리세스부에 형성된 도전 패드를 포함하며, 상기 비아홀의 사이즈는 상기 도전 패드의 사이즈보다 작은 것을 특징으로 하는 적층형 반도체 패키지.
- 제4항에 있어서,상기 리세스부와 대응하는 상기 도전성 성장층의 측면은 상기 리세스부로 성장되어 상기 도전 패드와 전기적으로 연결되는 연장부를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제1항에 있어서,상기 도전성 성장층은 상기 반도체 칩 모듈의 상면으로 돌출된 것을 특징으로 하는 적층형 반도체 패키지.
- 제1항에 있어서,상기 반도체 칩 모듈이 실장 되는 기판 몸체, 상기 기판 몸체상에 배치되며 상기 반도체 칩 모듈과 전기적으로 연결되는 접속 패드 및 상기 기판 몸체에 배치되며 도전 부재와 전기적으로 접속되는 볼 랜드를 갖는 회로 기판을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제7항에 있어서,상기 반도체 칩 모듈을 덮는 몰딩 부재를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
- 제7항에 있어서,상기 도전성 성장층은 상기 접속 패드와 전기적으로 접속되는 것을 특징으로 하는 적층형 반도체 패키지.
- 제9항에 있어서,상기 접속 패드의 위치는 상기 도전성 성장층의 위치와 동일한 것을 특징으로 하는 적층형 반도체 패키지.
- 씨드 금속막이 형성된 기판을 마련하는 단계;상호 정렬된 비아홀을 갖는 반도체 칩들을 상기 씨드 금속막 상에 적층하여 반도체 칩 모듈을 형성하는 단계; 및상기 씨드 금속막을 이용하여 정렬된 상기 비아홀들 내부에 도전막을 성장시켜 상기 비아홀들 내부에 도전성 성장층을 형성하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
- 제11항에 있어서, 상기 반도체 칩 모듈을 형성하는 단계는제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계; 및상기 제1 반도체 칩상에 상기 제1 비아홀과 정렬된 제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩상에 부착하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제12항에 있어서, 상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계는상기 제1 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계;상기 예비 비아홀이 상기 씨드 금속막과 마주하도록 상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계; 및상기 제1 반도체 칩의 두께를 감소시켜 상기 씨드 금속막을 노출하는 상기 제1 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제13항에 있어서, 상기 제1 반도체 칩의 두께를 감소시키는 단계에서, 상기 제1 반도체 칩의 두께는 연마 공정에 의하여 감소 되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제12항에 있어서, 제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 이전에,상기 제1 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계; 및상기 리세스부의 바닥면에 패드를 형성하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
- 제12항에 있어서, 상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계는상기 제2 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계;상기 제2 반도체 칩의 일측면이 상기 제1 비아홀과 마주하도록 상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계; 및상기 제2 반도체 칩의 두께를 감소시켜 상기 제1 비아홀을 노출하는 상기 제2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제16항에 있어서, 상기 제2 반도체 칩의 두께를 감소시키는 단계에서, 상기 제2 반도체 칩의 두께는 연마 공정 및 에칭 공정 중 어느 하나에 의하여 감소 되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제12항에 있어서, 제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이전에,상기 제2 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계; 및상기 리세스부의 바닥면에 패드를 형성하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
- 제11항에 있어서, 상기 도전성 성장층을 형성하는 단계에서,상기 도전성 성장층은 전기 도금 방법에 의하여 성장되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제11항에 있어서, 상기 도전성 성장층을 형성하는 단계에서,상기 도전성 성장층은 상기 반도체 칩 모듈의 상부로 돌출되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
- 제11항에 있어서, 상기 도전성 성장층을 형성하는 단계 이후,상기 기판을 상기 반도체 칩 모듈로부터 분리하는 단계;상기 반도체 칩 모듈을 접속패드를 갖는 회로 기판에 실장하는 단계; 및상기 반도체 칩 모듈을 몰딩 부재로 몰딩하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070061246A KR100920039B1 (ko) | 2007-06-21 | 2007-06-21 | 적층형 반도체 패키지 및 이의 제조 방법 |
US11/851,741 US7858439B2 (en) | 2007-06-21 | 2007-09-07 | Stacked semiconductor package and method for manufacturing the same |
CN2007101802071A CN101330077B (zh) | 2007-06-21 | 2007-10-11 | 层叠半导体封装及其制造方法 |
US12/900,900 US8067839B2 (en) | 2007-06-21 | 2010-10-08 | Stacked semiconductor package and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070061246A KR100920039B1 (ko) | 2007-06-21 | 2007-06-21 | 적층형 반도체 패키지 및 이의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080112627A true KR20080112627A (ko) | 2008-12-26 |
KR100920039B1 KR100920039B1 (ko) | 2009-10-07 |
Family
ID=40135620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070061246A KR100920039B1 (ko) | 2007-06-21 | 2007-06-21 | 적층형 반도체 패키지 및 이의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7858439B2 (ko) |
KR (1) | KR100920039B1 (ko) |
CN (1) | CN101330077B (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5052130B2 (ja) * | 2004-06-04 | 2012-10-17 | カミヤチョウ アイピー ホールディングス | 三次元積層構造を持つ半導体装置及びその製造方法 |
KR100907896B1 (ko) * | 2007-06-22 | 2009-07-14 | 주식회사 동부하이텍 | 시스템 인 패키지의 금속 전극 형성방법 |
KR100959606B1 (ko) | 2008-03-12 | 2010-05-27 | 주식회사 하이닉스반도체 | 스택 패키지 및 그의 제조 방법 |
US8900921B2 (en) * | 2008-12-11 | 2014-12-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV |
CN101872757B (zh) * | 2009-04-24 | 2012-05-23 | 南茂科技股份有限公司 | 凹穴芯片封装结构及使用其的层叠封装结构 |
JP2012221998A (ja) * | 2011-04-04 | 2012-11-12 | Toshiba Corp | 半導体装置ならびにその製造方法 |
US8970046B2 (en) | 2011-07-18 | 2015-03-03 | Samsung Electronics Co., Ltd. | Semiconductor packages and methods of forming the same |
US9214435B2 (en) * | 2012-05-21 | 2015-12-15 | Globalfoundries Inc. | Via structure for three-dimensional circuit integration |
US10235686B2 (en) | 2014-10-30 | 2019-03-19 | Microsoft Technology Licensing, Llc | System forecasting and improvement using mean field |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4897708A (en) * | 1986-07-17 | 1990-01-30 | Laser Dynamics, Inc. | Semiconductor wafer array |
US5380681A (en) | 1994-03-21 | 1995-01-10 | United Microelectronics Corporation | Three-dimensional multichip package and methods of fabricating |
KR100271639B1 (ko) * | 1997-12-23 | 2000-11-15 | 김영환 | 적층형 반도체패키지 및 그 제조방법 및 그 적층방법 |
US6577013B1 (en) * | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
KR100364635B1 (ko) * | 2001-02-09 | 2002-12-16 | 삼성전자 주식회사 | 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법 |
KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
KR20030050665A (ko) * | 2001-12-19 | 2003-06-25 | 삼성전자주식회사 | 적층 칩 패키지와 그 제조 방법 |
JP4248928B2 (ja) * | 2003-05-13 | 2009-04-02 | ローム株式会社 | 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置 |
CN1295766C (zh) | 2003-05-29 | 2007-01-17 | 财团法人工业技术研究院 | 三维堆叠的电子封装件及其组装方法 |
CN100343964C (zh) | 2004-02-13 | 2007-10-17 | 旺宏电子股份有限公司 | 多芯片封装结构 |
US7232754B2 (en) * | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
CN100435335C (zh) | 2004-08-31 | 2008-11-19 | 精工爱普生株式会社 | 半导体装置的制造方法及半导体装置 |
US7462925B2 (en) * | 2004-11-12 | 2008-12-09 | Macronix International Co., Ltd. | Method and apparatus for stacking electrical components using via to provide interconnection |
US7217995B2 (en) * | 2004-11-12 | 2007-05-15 | Macronix International Co., Ltd. | Apparatus for stacking electrical components using insulated and interconnecting via |
KR20060068201A (ko) * | 2004-12-16 | 2006-06-21 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 패키지의 제조방법 |
JP4551321B2 (ja) * | 2005-07-21 | 2010-09-29 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
US7446018B2 (en) * | 2005-08-22 | 2008-11-04 | Icemos Technology Corporation | Bonded-wafer superjunction semiconductor device |
JP4753725B2 (ja) * | 2006-01-20 | 2011-08-24 | エルピーダメモリ株式会社 | 積層型半導体装置 |
KR100845006B1 (ko) * | 2007-03-19 | 2008-07-09 | 삼성전자주식회사 | 적층 칩 패키지 및 그 제조 방법 |
TWI362102B (en) * | 2007-07-11 | 2012-04-11 | Ind Tech Res Inst | Three-dimensional dice-stacking package structure and method for manufactruing the same |
-
2007
- 2007-06-21 KR KR1020070061246A patent/KR100920039B1/ko not_active IP Right Cessation
- 2007-09-07 US US11/851,741 patent/US7858439B2/en active Active
- 2007-10-11 CN CN2007101802071A patent/CN101330077B/zh not_active Expired - Fee Related
-
2010
- 2010-10-08 US US12/900,900 patent/US8067839B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101330077B (zh) | 2010-06-16 |
US8067839B2 (en) | 2011-11-29 |
CN101330077A (zh) | 2008-12-24 |
US7858439B2 (en) | 2010-12-28 |
KR100920039B1 (ko) | 2009-10-07 |
US20110024893A1 (en) | 2011-02-03 |
US20080315395A1 (en) | 2008-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100920039B1 (ko) | 적층형 반도체 패키지 및 이의 제조 방법 | |
CN109075154B (zh) | 背侧钻孔嵌入式管芯衬底 | |
US7285728B2 (en) | Electronic parts packaging structure and method of manufacturing the same | |
US9119321B2 (en) | Assembly method for converting the precursors to capacitors | |
US8179689B2 (en) | Printed circuit board, method of fabricating printed circuit board, and semiconductor device | |
JP5188426B2 (ja) | 半導体装置及びその製造方法、電子装置 | |
US20090134528A1 (en) | Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package | |
JP2006245226A (ja) | 半導体装置及びその製造方法 | |
KR100907508B1 (ko) | 패키지 기판 및 그 제조방법 | |
KR101696705B1 (ko) | 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지 | |
US9202742B1 (en) | Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof | |
US20150364457A1 (en) | Wafer Leveled Chip Packaging Structure and Method Thereof | |
US20040124516A1 (en) | Circuit device, circuit module, and method for manufacturing circuit device | |
KR101766476B1 (ko) | 캐비티 인쇄회로기판 제조 방법 | |
KR20200020563A (ko) | 수동부품 내장기판 | |
KR101038316B1 (ko) | 적층 반도체 패키지 및 이의 제조 방법 | |
KR101026489B1 (ko) | 반도체 패키지 및 이의 제조 방법 | |
US11219120B2 (en) | Stress relief opening for reducing warpage of component carriers | |
CN114334901A (zh) | 半导体封装结构及其制造方法 | |
KR100743653B1 (ko) | 적층 반도체 패키지 및 그 제조 방법 | |
KR101013560B1 (ko) | 적층 반도체 패키지 및 이의 제조 방법 | |
CN113299626B (zh) | 一种多芯片封装用的导电组件及其制作方法 | |
CN218957728U (zh) | 一种封装基板及电子封装 | |
KR100941656B1 (ko) | 반도체 장치 및 그 제조 방법 | |
CN116053252A (zh) | 一种封装基板及电子封装 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
E902 | Notification of reason for refusal | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120824 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |