KR20060068201A - 웨이퍼 레벨 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼에 비아 홀을 형성하여 적층된 하나 이상의 웨이퍼를 상호 연결할 경우 비아 홀에 보이드가 발생되는 것을 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다. 본 발명에 따라, 웨이퍼 레벨 패키지의 제조방법이 제공되며: 이 제조방법은, 본딩 패드를 구비한 다수의 반도체 칩으로 구성되며, 각 반도체 칩 상에 일단이 본딩 패드와 연결되면서 타단에 볼 랜드를 구비한 금속 배선이 형성된 웨이퍼를 제공하는 단계; 상기 금속 배선의 볼 랜드 및 그 아래의 칩 부분을 식각하여 홈을 형성하는 단계; 상기 홈 표면에 씨드 금속막을 증착하는 단계; 상기 웨이퍼의 후면을 연마하여 웨이퍼를 관통하는 비아 홀을 형성하는 단계; 상기 웨이퍼 전면 상에 비아 홀 이외의 영역을 덮는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴이 형성된 웨이퍼를 액상 솔더가 담겨진 배스 내에 침지시켜 비아 홀 내에 솔더를 충진시키는 단계; 상기 침지시킨 웨이퍼를 배스로부터 꺼내는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 웨이퍼 레벨의 반도체 칩들을 유니트 레벨로 절단하는 단계;를 포함한다.

Description

웨이퍼 레벨 패키지의 제조방법{Method for fabricating wafer level package}
도 1은 종래의 웨이퍼 레벨 패키지의 문제점을 설명하기 위한 도면.
도 2 내지 도 7은 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 도면.
* 도면의주요 부분에 대한 부호의 설명 *
11,21: 웨이퍼 12,25: 비아 홀
13,24: 금속막 14,29: 솔더
15: 보이드 22: 금속 배선
23: 홈 26: 감광막 패턴
27: 액상 솔더 28: 배스
본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로, 보다 상세하게는, 웨이퍼에 비아 홀을 형성하여 적층된 하나 이상의 웨이퍼를 상호 연결할 경우 비아 홀에 보이드가 발생되는 것을 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법에 관 한 것이다.
전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 칩을 스택(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 칩이 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
이러한 웨이퍼 레벨에서 패키지를 제조함에 있어서, 웨이퍼에 비아 홀을 형성함 다음, 그 비아 홀에 솔더(solder)를 매립함으로써 스택되는 반도체 칩 간을 상호 연결한다. 그런데, 반도체 칩이 고집적화됨에 따라, 비아 홀의 지름이 점점 감소하며 비아 홀의 깊이가 증가한다. 다시 말해, 도 1에 도시한 바와 같이, 웨이퍼(11)에 비아 홀(12)을 형성하고 그 비아 홀(12)의 안쪽 벽에 금속막(13)을 형성한 다음, 그 비아 홀(12)에 솔더(14)를 형성할 경우, 비아 홀(12)의 지름 감소와 깊이 증가에 따라 보이드(void: 15)가 발생할 수 있다. 이러한 보이드(15)는 패키지의 동작 특성 및 전기적 특성에 악영향을 미침으로써 결과적으로 패키지의 신뢰성이 저하될 수 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 따른 웨이퍼 레벨의 패키지에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 웨이퍼의 비아 홀에 솔더를 형성할 경우, 상기 비아 홀에 보이드가 발생하는 것을 방지하여 패키지의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨의 패키지 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명에 따라, 웨이퍼 레벨 패키지의 제조방법이 제공되며: 이 제조방법은, 본딩 패드를 구비한 다수의 반도체 칩으로 구성되며, 각 반도체 칩 상에 일단이 본딩 패드와 연결되면서 타단에 볼 랜드를 구비한 금속 배선이 형성된 웨이퍼를 제공하는 단계; 상기 금속 배선의 볼 랜드 및 그 아래의 칩 부분을 식각하여 홈을 형성하는 단계; 상기 홈 표면에 씨드 금속막을 증착하는 단계; 상기 웨이퍼의 후면을 연마하여 웨이퍼를 관통하는 비아 홀을 형성하는 단계; 상기 웨이퍼 전면 상에 비아 홀 이외의 영역을 덮는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴이 형성된 웨이퍼를 액상 솔더가 담겨진 배스 내에 침지시켜 비아 홀 내에 솔더를 충진시키는 단계; 상기 침지시킨 웨이퍼를 배스로부터 꺼내는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 웨이퍼 레벨의 반도체 칩들을 유니트 레벨로 절단하는 단계;를 포함한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2 내지 도 7은 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 다수의 반도체 칩(도시안됨)을 구비한 웨이퍼(21)의 전면 상에 각 반도체 칩의 패드 재배열을 통해 금속 배선(22)을 형성한다. 금속 배선(22)은 볼 랜드를 구비하며, 각 반도체 칩의 본딩 패드와 상기 볼 랜드를 각각 전기적으로 연결한다.
그런 다음, 도 3을 참조하면, 금속 배선(22)의 볼 랜드 및 그 볼 랜드 아래의 영역에 존재하는 웨이퍼(21)를 식각하여 홈(23)을 형성한다.
이 후, 도 4를 참조하면, 홈(23)의 표면에 상기 금속 배선(22)과 전기적 연결을 위한 씨드 금속막(24)을 증착하고, 웨이퍼(21)의 후면을 연마하여 상기 웨이퍼(21)를 관통하는 비아 홀(25)을 형성한다. 그런 다음, 비아 홀(25)을 제외한 웨이퍼(21)의 전면 상을 덮는 감광막 패턴(26)을 형성한다.
다음으로, 도 5를 참조하면, 감광막 패턴(26)이 형성된 웨이퍼(21)를 액상 솔더(27)가 채워진 배스(28)에 침지시킨다. 그 결과, 상기 웨이퍼(21)에 형성된 비아 홀(25)내에 액상 솔더(27)가 충진된다. 이 때, 고온의 가스를 상기 배스(28) 내에 주입하여 액상 솔더(27)가 비아 홀(25)에 균일하게 충진되도록 한다.
그 후, 도 6을 참조하면, 상기 비아 홀(25)에 액상 솔더(25)의 충진이 완료되면, 웨이퍼(21)를 배스(28)로부터 꺼내고, 상기 웨이퍼(21)의 전면 및 후면에 존재하는 액상 솔더(27)를 제거한다. 그리고 나서, 웨이퍼(21)에 저온의 가스를 인가하여 비아 홀(25)에 충진된 액상의 솔더(29)를 냉각 시킨다.
그런 다음, 도 7을 참조하면, 웨이퍼(21)의 전면 상에 형성된 감광막 패턴(26)을 제거함으로써 웨이퍼(21)의 비아 홀(25)에 솔더(29) 형성이 완료된다. 이렇게 솔더(29)가 형성된 웨이퍼(21) 레벨의 반도체 칩의 유니트(unit) 레벨로 절단한 다음, 공지된 후속 공정을 통해 패키지 제작을 완료한다.
이와 같은 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법에 있어서, 비아 홀(25)이 형성된 웨이퍼(21)를 액상 솔더(27)가 채워진 배스(28)에 침지시킴으로써, 상기 비아 홀(25)에 액상 솔더(27)가 균일하게 충진되어 웨이퍼(21)에 솔더(29)가 형성된다. 그에 따라, 웨이퍼(21)의 비아 홀(25) 내의 보이드 발생을 방지할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 비아 홀이 형성된 웨이퍼를 액상 솔더에 침지시키는 방식으로 솔더를 형성함으로써, 웨이퍼의 비아 홀 내의 보이드 발생을 방지하며, 그 결과 패키지의 신뢰성을 향상시킬 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

  1. 웨이퍼 레벨 패키지의 제조방법에 있어서,
    본딩 패드를 구비한 다수의 반도체 칩으로 구성되며, 각 반도체 칩 상에 일단이 본딩 패드와 연결되면서 타단에 볼 랜드를 구비한 금속 배선이 형성된 웨이퍼를 제공하는 단계;
    상기 금속 배선의 볼 랜드 및 그 아래의 칩 부분을 식각하여 홈을 형성하는 단계;
    상기 홈 표면에 씨드 금속막을 증착하는 단계;
    상기 웨이퍼의 후면을 연마하여 웨이퍼를 관통하는 비아 홀을 형성하는 단계;
    상기 웨이퍼 전면 상에 비아 홀 이외의 영역을 덮는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴이 형성된 웨이퍼를 액상 솔더가 담겨진 배스 내에 침지시켜 비아 홀 내에 솔더를 충진시키는 단계;
    상기 침지시킨 웨이퍼를 배스로부터 꺼내는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 웨이퍼 레벨의 반도체 칩들을 유니트 레벨로 절단하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  2. 제 1 항에 있어서,
    상기 비아 홀 내에 솔더를 충진시키는 단계에서는, 상기 배스 내에 고온의 가스를 주입하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  3. 제 1 항에 있어서,
    상기 웨이퍼를 배스로부터 꺼내는 단계에서는, 상기 웨이퍼의 전면 및 후면에 존재하는 액상 솔더를 제거한 다음, 저온의 가스를 상기 웨이퍼에 인가하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
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