KR20080102065A - 에피택시얼 실리콘 구조물 형성 방법 및 이를 이용한 반도체 소자의 형성 방법 - Google Patents

에피택시얼 실리콘 구조물 형성 방법 및 이를 이용한 반도체 소자의 형성 방법 Download PDF

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Abstract

저온 공정에서 에피택시얼 실리콘층 구조물 형성 방법 및 이를 이용한 반도체 소자의 형성 방법이 개시되어 있다. 상기 에피택시얼 실리콘층 구조물 형성 방법에 있어서, 기판 상에 디클로로실란 및 염화 수소를 포함하는 제1 소스를 제공하여 약 400 내지 760℃에서 일차 선택적 에피택시얼 성장 공정을 수행하여 제1 에피택시얼 실리콘층을 형성한다. 상기 제1 에피택시얼 실리콘층 상에, 실란 및 염소가스를 포함하는 제2 소스를 제공하여 약 400 내지 700℃에서 이차 선택적 에피택시얼 성장 공정을 수행하여 제2 에피택시얼 실리콘층을 형성한다. 따라서, 제1 에피택시얼 실리콘층 및 제2 에피택시얼 실리콘층을 포함하는 에피택시얼 실리콘 구조물을 형성할 수 있다. 일차 선택적 에피택시얼 성장 공정을 낮은 공정에 수행함으로써, 에피택시얼 실리콘 구조물의 열적 버짓(heat budget)을 억제할 수 있다. 또한, 일차 선택적 에피택시얼 성장 공정 수행 후 이차 선택적 에피택시얼 성장 공정을 수행함으로써, 에피택시얼 실리콘층 구조물의 성장 속도를 향상시킬 수 있다.

Description

에피택시얼 실리콘 구조물 형성 방법 및 이를 이용한 반도체 소자의 형성 방법{Method of forming a epitaxial silicon structure and method of forming a semiconductor device using the same}
도 1 및 도 2는 본 발명의 일 실시예에 따른 에피택시얼 실리콘층 구조물의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 3 내지 도 6은 도 1 및 도 2에 도시된 에피택시얼 실리콘층 구조물의 형성 방법을 이용한 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 기판
102, 208 : 제1 에피택시얼 실리콘층
104, 210 : 제2 에피택시얼 실리콘층
202 : 트랜지스터
204 : 절연막
206 : 콘택홀
본 발명은 에피택시얼 실리콘층 구조물 형성 방법 및 이를 이용한 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 깊은 깊이를 갖는 콘택홀을 매립하는 에피택시얼 실리콘층 구조물의 형성 방법과 이를 이용한 반도체 소자의 형성 방법에 관한 것이다.
반도체 장치는 디자인-룰(design-rule)의 미세화로 인하여 트랜지스터(transistor)와 같은 반도체 소자의 크기, 그들 사이의 거리 등을 감소시키는 추세에 있다. 그러나, 동일 평면에서 상기 반도체 단위 소자의 크기, 그들 사이의 거리 등을 계속적으로 감소시킬 경우에는 저항 등의 상승을 초래하고, 결국 상기 반도체 단위 소자를 포함하는 반도체 장치의 전기적 신뢰성을 저하시킨다.
이에 따라 최근에는 상기 반도체 단위 소자를 다층으로 적층시키는 스택형 반도체 장치를 개발하고 있다. 상기 스택형 반도체 장치는 반도체 소자들이 구비된 기판 또는 서브(sub)들이 서로 적층되고, 상기 적층된 기판 또는 서브들 사이에는 전기적으로 서로 연결되는 구조를 갖는다.
상기 기판 또는 서브들 사이에는 절연막이 구비되며, 상기 기판 또는 서브들은 선택적 에피택시얼 성장 공정에 의해 전기적으로 연결된다. 보다 상세하게 설명하면, 다수의 반도체 소자들이 구비된 기판 상에 절연막을 형성하고, 상기 절연막에 콘택홀을 형성하여 상기 기판 표면을 노출시킨다. 상기 콘택홀에 의해 노출된 기판으로부터 선택적 에피택시얼 성장 공정을 수행하여, 상기 콘택홀을 매립하는 콘택과, 상기 절연막 상에 상기 콘택과 전기적으로 연결되는 서브를 형성한다. 이 때, 상기 기판은 단결정 실리콘을 포함하고, 상기 콘택 및 서브는 상기 기판과 실질적으로 동일한 단결정 구조를 갖는 에피택시얼 실리콘을 포함한다.
이때, 상기 콘택홀은 매우 깊고 폭이 좁다. 즉, 상기 콘택홀은 종횡비(aspect ratio)가 매우 크다. 그래서, 상기와 같은 콘택홀을 에피택시얼 실리콘으로 매립하기 위해서는 800℃이상의 고온 공정이 요구된다. 여기에서, 약 800℃의 온도에서 공정을 수행하는 경우, 열적 버짓(heat burget)이 과다하여 이후 형성되는 반도체 장치의 신뢰성이 저하될 수 있다.
또한, 상기 콘택홀에 의해 노출된 기판 부위는 보통 소스/드레인 즉, 불순물이 도핑된 영역이다. 이때, 상기 소스/드레인이 고농도로 도핑된 영역을 포함하는 경우, 상기 선택적 에피택시얼 성장 공정은 상기 고농도 도핑 영역의 실리콘을 모두 제거한 후, 저농도 도핑 영역이 노출될 때부터 수행된다. 상기와 같은 특성에 의해 콘택홀 내에 성장되는 에피택시얼 실리콘 내부에 보이드(void) 또는 심(seam)이 생성될 수 있다. 특히, 상기 에피택시얼 실리콘 내의 보이드 및 심은 상기 기판과 인접한 부위에서 발생된다.
상기와 같이 보이드 및 심이 생성된 에피택시얼 실리콘을 포함하는 콘택은 이후 반도체 장치의 특성을 열화시킬 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 열적 버짓과 보이스 및 심의 생성이 억제된 에피택시얼 실리콘 구조물 형성 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 에피택시얼 실리콘 구조물 형성 방법을 이용한 반도체 소자의 형성 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 에피택시얼층 구조물의 형성 방법에 있어서, 기판 상에, 실리콘 및 염화수소를 포함하는 제1 소스를 제공하여 일차 에피택시얼 성장 공정을 수행하여, 제1 실리콘 에피택시얼층을 형성한다. 상기 제1 실리콘 에피택시얼층 상에, 실리콘 및 염소가스를 포함하는 제2 소스를 제공하여 이차 에피택시얼 성장 공정을 수행하여, 제2 실리콘 에피택시얼층을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 소스는 디클로로실란을 포함하며, 상기 제2 소스는 실란을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 소스는 수소 가스를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 소스는 수소 가스를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일차 에피택시얼 성장 공정은 400 내지 760℃의 온도에서 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 이차 에피택시얼 성장 공정은 400 내지 700℃의 온도에서 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일차 에피택시얼 성장 공정 및 이차 에피택시얼 성장 공정은 인-시튜로 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 실리콘 에피택시얼층 구조물의 형성 방법에 있어서, 상기 제1 실리콘 에피택시얼층을 형성한 후, 상기 제1 실리콘 에피택시얼층 표면을 세정하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 세정은 불산(HF)을 포함하는 용액을 이용하는 습식 세정일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 세정은 암모니아(NH3) 또는 불화질소(NF4)를 포함하는 가스를 이용하는 건식 세정일 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 상에, 상기 기판 상부면을 노출시키는 콘택홀(contact hole)을 갖는 절연막 패턴을 형성한다. 상기 노출된 기판 상에, 실리콘 및 염화수소를 포함하는 제1 소스를 제공하여 일차 선택적 에피택시얼 성장 공정을 수행하여, 제1 실리콘 에피택시얼층을 형성한다. 상기 제1 실리콘 에피택시얼층 상에, 실리콘 및 염소가스를 포함하는 제2 소스를 제공하여 이차 선택적 에피택시얼 성장 공정을 수행하여, 상기 콘택홀을 매립하는 제2 실리콘 에피택시얼층을 형성한다.
본 발명의 일 실시예에 따르면, 상기 절연막 패턴은 산화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 형성 방법에 있어서, 상기 콘택홀에 의해 노출된 기판 표면 부위에 불순물 영역들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일차 선택적 에피택시얼 성장 공정은 400 내지 760℃에서 수행되고, 상기 이차 선택적 에피택시얼 성장 공정은 400 내지 700℃에서 수행될 수 있다.
상기와 같은 본 발명에 따르면, 800℃보다 낮은 온도에서 실리콘 에피택시얼층을 형성함으로써, 상기 실리콘 에피택시얼층 구조물을 포함하는 반도체 소자의 열적 버짓(heat burget) 또는 보이드 생성 등과 같은 문제를 억제할 수 있다. 따라서, 상기 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다 른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1"및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 실시예들에 따른 에피택시얼 실리콘 구조물 형성 방법 및 이를 이용한 반도체 소자의 형성 방법에 대하여 상세하게 설명하면 다음과 같다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 에피택시얼 실리콘 구조물의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 기판(100)을 공정 챔버 내에 로딩시킨다.
상기 기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판 또는 SOI(silicon on isolation) 기판을 사용할 수 있다. 본 실시예에서는, 상기 기판(100)으로 단결정 구조의 실리콘을 포함하는 반도체 기판(100)을 사용하기로 한다.
도시되어 있지는 않지만, 상기 기판(100) 상에는 다수의 도전 패턴들 및 절연 패턴들이 형성될 수 있다.
공정 챔버 내에 로딩된 기판(100)으로 일차 에피택시얼 성장 공정을 수행하여, 상기 기판(100) 상에 제1 에피택시얼 실리콘층(102)을 형성한다.
보다 상세하게 설명하면, 상기 기판(100)이 로딩된 공정 챔버 내로 실리콘과 염화수소를 포함하는 제1 소스를 제공한다. 또한, 상기 제1 소스는 수소가스를 포함할 수 있다. 이때, 상기 공정 챔버 내부의 온도는 약 400 내지 760℃이고, 압력은 약 100 내지 1000 Pa이다. 상기 제1 소스의 예로는, 디클로로실란(dichloro silane, SiH2Cl2), SiH4 및 Si2H6 등을 들 수 있다. 본 실시예에서는 상기 제1 소스로 디클로로실란을 사용한다.
상기와 같은 공정 조건 하에서, 상기 기판(100)을 시드(seed)로 사용하여 일차 에피택시얼 성장 공정이 수행된다. 따라서, 상기 기판(100)의 결정 구조와 실질적으로 동일한 결정 구조를 갖는 에피택시얼층이 형성된다. 그리고, 실리콘을 포함하는 제1 소스를 사용함으로써, 에피택시얼층은 실리콘을 포함한다.
여기에서, 상기 염화수소의 염소는 실리콘이, 기판(100)의 실리콘이 아닌 부위 즉, 도전 패턴 또는 절연 패턴과 결합하는 것을 억제시키는 기능을 수행한다. 이로써, 상기 기판(100) 상에 제1 에피택시얼 실리콘층(102)을 형성할 수 있다.
도 2를 참조하면, 상기 제1 에피택시얼 실리콘층(102) 상에 이차 에피택시얼 성장 공정을 수행하여 제2 에피택시얼 실리콘층(104)을 형성한다.
일 실시예에 따르면, 상기 이차 에피택시얼 성장 공정은 상기 일차 에피택시얼 성장 공정과 인-시튜(in-situ)로 수행할 수 있다.
다른 실시예에 따르면, 상기 이차 에피택시얼 성장 공정은 상기 일차 에피택시얼 성장 공정과 익스-시튜(ex-situ)로 수행될 수 있다. 상기 일차 에피택시얼 성장 공정 및 이차 에피택시얼 성장 공정이 익스-시튜로 진행될 경우, 상기 제1 에피 택시얼 실리콘층(102)을 형성한 후, 상기 제1 에피택시얼 실리콘층(102) 상부 표면을 세정한다. 이는 이차 에피택시얼 성장 공정을 수행하기 전에, 상기 제1 에피택시얼 실리콘층(102) 상부 표면의 자연 산화막을 제거하기 위함이다. 상기 표면 세정 공정으로 습식 세정 또는 건식 세정을 사용할 수 있다.
상기 습식 세정은 희석된 불산(HF)을 세정 용액으로 이용한다. 상기 건식 세정은 암모니아(NH3) 또는 불화질소(NF4) 가스를 세정 가스로 이용한다. 또한 상기 건식 식각을 ICC(in-situ contact cleaning) 방식으로 진행할 수도 있다.
상기 제1 에피택시얼 실리콘층(102)으로 이차 에피택시얼 성장 공정을 인-시튜 또는 익스-시튜로 수행하여, 상기 제1 에피택시얼 실리콘층(102) 상에 제2 에피택시얼 실리콘층(104)을 형성한다.
보다 상세하게 설명하면, 상기 기판(100)이 로딩된 공정 챔버 내로 실리콘과 염소가스를 포함하는 제2 소스를 제공한다. 또한, 상기 제2 소스는 수소가스를 포함할 수 있다. 이때, 상기 공정 챔버 내부의 온도는 약 400 내지 700℃이고, 압력은 약 20 내지 1000 Pa이다. 상기 제2 소스의 예로는, 디클로로실란, SiH4 및 Si2H6 등을 들 수 있다. 본 실시예에서는 상기 제2 소스로 SiH4를 사용한다.
상기와 같은 공정 조건 하에서, 상기 제1 에피택시얼 실리콘층(102)을 시드로 사용하여 이차 에피택시얼 성장 공정을 수행한다. 상기 공정을 통하여 상기 제1 에피택시얼 실리콘층(102) 상에는 상기 제1 에피택시얼 실리콘층(102)과 실질적으로 동일한 결정 구조를 갖는 에피택시얼층이 형성되고, 상기 에피택시얼층은, 실리 콘을 포함하는 제2 소스를 사용함으로써, 실리콘을 포함한다. 이로써, 상기 제1 에피택시얼 실리콘층(102) 상에는 제2 에피택시얼 실리콘층(104)이 형성된다.
여기에서, 상기 염화수소의 염소는 실리콘이, 기판(100)의 실리콘이 아닌 부위 즉, 도전 패턴 또는 절연 패턴과 결합하는 것을 억제시키는 기능을 수행한다.
상기와 같은 공정을 수행함으로써, 상기 기판(100) 상에 보이드(void) 및 심(seam) 생성이 억제되고 열적 버짓이 감소된 에피택시얼 실리콘 구조물이 형성된다.
이하, 도 1 및 도 2에 도시된 에피택시얼 실리콘 구조물을 형성하는 방법을 이용한 반도체 소자의 형성 방법을 설명하기로 한다.
도 3 내지 도 6은 도 1 및 도 2에 도시된 에피택시얼 실리콘 구조물의 형성 방법을 이용한 반도체 소자의 형성 방법을 설명하기 위한 개략적 공정 단면도들이다.
도 3을 참조하면, 제1 기판(200) 상에 절연막(204)을 형성한다.
상기 제1 기판(200)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI 기판일 수 있다. 또한, 상기 제1 기판(200) 상에는 트랜지스터들(202), 도전 패턴들 또는 절연 패턴들이 형성될 수 있다. 본 실시예에서는 상기 제1 기판(200)으로 단결정 구조를 갖는 실리콘을 포함하는 반도체 기판(200)을 사용한다.
상기 제1 기판(200) 상에 절연막(204)을 형성한다. 상기 절연막(204)은 산화물을 포함하며, 상기 산화물의 예로는, USG(undoped silicate glass), BPSG(boro- phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate) 및 TOSZ(tonen silazene), FSG(fluoride silicate glass) 등을 들 수 있다.
도 4를 참조하면, 상기 절연막(204)을 패터닝하여, 상기 제1 기판(200)의 표면을 노출시키는 콘택홀(206)을 형성한다.
보다 상세하게 설명하면, 상기 절연막(204) 상에 마스크막을 형성하고, 상기 마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하여 마스크 패턴을 형성한다. 상기 마스크 패턴을 형성한 후, 상기 포토레지스트 패턴을 에싱(ashing) 공정 및 스트립(strip) 공정에 의해 제거한다.
상기 마스크 패턴을 식각 마스크로 사용하여 상기 절연막(204)을 식각하여 상기 제1 기판(200)의 표면을 노출시키는 콘택홀(206)을 형성한다. 상기 콘택홀(206)을 형성한 후, 상기 마스크 패턴을 제거한다.
이때, 예컨대, 상기 콘택홀(206)은 약 1,000 내지 3,000Å의 깊이를 가질 수 있다.
또한, 상기 콘택홀(206)에 의해 노출된 제1 기판(200)은 통상 트랜지스터(202)의 소스/드레인 영역으로써, 불순물이 도핑된 영역이다.
도 5를 참조하면, 상기 콘택홀(206)이 형성된 절연막(204) 및 제1 기판(200)을 공정 챔버 내부에 로딩시킨다.
상기 제1 기판(200) 및 절연막(204)으로 일차 선택적 에피택시얼 성장 공정 을 수행하여, 상기 제1 기판(200) 상에 제1 에피택시얼 실리콘층(208)을 형성한다.
보다 상세하게 설명하면, 상기 공정 챔버 내로 실리콘과 염화수소를 포함하는 제1 소스를 제공한다. 또한, 제1 소스는수소가스를 포함할 수 있다. 이때, 상기 공정 챔버 내부의 온도는 약 400 내지 760℃이고, 압력은 약 100 내지 1000 Pa이다. 상기 제1 소스의 예로는, 디클로로실란, SiH4 및 Si2H6 등을 들 수 있다. 본 실시예에서는 상기 제1 소스로 디클로로실란을 사용한다.
상기와 같은 공정 조건 하에서, 상기 콘택홀(206)에 의해 노출된 제1 기판(200)을 시드로 이용하여 일차 선택적 에피택시얼 성장 공정이 수행된다. 상기 일차 선택적 에피택시얼 성장 공정을 통하여 상기 콘택홀(206)에 의해 노출된 제1 기판(200)의 표면 상에, 상기 제1 기판(200)과 실질적으로 동일한 결정 구조를 갖는 제1 에피택시얼층이 형성된다. 본 실시예에서는 상기 제1 기판(200)이 단결정 구조의 실리콘을 포함하는 반도체 기판(200)으로써, 상기 제1 에피택시얼층은 단결정 구조를 갖는다. 그리고, 상기 일차 선택적 에피택시얼 성장 공정에서 실리콘을 포함하는 제1 소스를 제공함으로써, 상기 제1 에피택시얼층은 실리콘을 포함한다.
이때, 상기 일차 선택적 에피택시얼 성장 공정에서 염화수소의 염소에 의해, 상기 콘택홀(206)에 의해 노출된 제1 기판(200) 상에만 제1 에피택시얼 실리콘층(208)이 형성된다. 보다 상세하게 설명하면, 상기 절연막(204)이 실리콘 산화물을 포함하는 경우, 상기 제1 소스에 포함된 실리콘에 의해 상기 절연막(204) 상에 폴리실리콘층이 형성될 수 있다. 그러나, 상기 제1 소스에 염화수소의 염소는 상기 폴리실리콘층의 형성을 억제한다. 즉, 상기 염화수소의 염소는 상기 절연막(204)의 실리콘과 제1 소스의 실리콘 사이의 결합을 끊어주며, 이로써, 상기 절연막(204) 표면에 폴리실리콘층의 성장을 억제시킬 수 있다.
또한, 상기 콘택홀(206)에 의해 노출된 제1 기판(200)은 불순물이 도핑된 소스/드레인 영역이다. 상기 소스/드레인 영역이 고농도 도핑 영역을 포함하는 경우, 상기 제1 소스에 염소 가스가 사용되는 경우, 상기 염소가스에 의해 저농도 도핑 영역이 노출될 때까지 상기 고농도 도핑 영역을 식각하게 된다. 이를 억제하기 위하여 제1 소스에 염화수소를 포함한다.
그런데, 염화수소를 포함하는 제1 소스를 사용하여 에피택시얼 실리콘층을 경우, 통상 약 800℃에서 선택적 에피택시얼 성장 공정이 수행되는데, 상기와 같이 800℃의 고온에서 공정이 진행되면 열적 버짓(heat budget) 등과 같은 문제가 발생할 수 있다. 이를 억제하기 위하여 상기 일차 선택적 에피택시얼 성장 공정을 약 400 내지 760℃에서 수행한다.
그리고, 상기 염화수소를 포함하는 제1 소스를 사용하는 경우, 상기 제1 에피택시얼 실리콘층(208)을 성장하는 성장 속도가 느려, 양산성을 확보하기 힘들다. 따라서, 일 실시예에 따르면, 상기 콘택홀(206)이 약 3,000Å일 경우, 상기 제1 에피택시얼 실리콘층(208)은 300 내지 1,000Å의 두께로 형성한다.
도 6을 참조하면, 상기 제1 에피택시얼 실리콘층(208)이 형성된 제1 기판(200)에 대하여 이차 선택적 에피택시얼 성장 공정을 수행하여, 상기 콘택홀(206)을 매립하고 상기 절연막(204) 상에 제2 기판을 형성하도록 상기 제1 에피 택시얼 실리콘층(208) 상에 제2 에피택시얼 실리콘층(210)을 형성한다.
일 실시예에 따르면, 상기 제2 에피택시얼 실리콘층(210)은 상기 제1 에피택시얼 실리콘층(208)과 인-시튜(in-situ)로 형성될 수 있다.
다른 실시예에 따르면, 상기 제2 에피택시얼 실리콘층(210)은 상기 제1 에피택시얼 실리콘층(208)과 익스-시튜(ex-situ)로 형성될 수 있다. 상기 제1 에피택시얼 실리콘층(208) 및 제2 에피택시얼 실리콘층(210)이 익스-시튜로 형성되는 경우, 상기 제2 에피택시얼 실리콘층(210)을 형성하기 전에 상기 제1 에피택시얼 실리콘층(208) 표면을 세정하는 단계를 더 수행할 수 있다. 상기 세정 공정은, 이차 에피택시얼 성장 공정을 수행하기 전에, 상기 제1 에피택시얼 실리콘층(208) 상부 표면의 자연 산화막을 제거하기 위하여 수행된다. 상기 표면 세정 공정으로 습식 세정 또는 건식 세정을 사용할 수 있다.
상기 습식 세정은 희석된 불산(HF)을 세정 용액으로 이용한다. 상기 건식 세정은 암모니아(NH3) 또는 불화질소(NF4) 가스를 세정 가스로 이용한다. 또한 상기 건식 세정은 ICC(in-situ contact cleaning) 방식으로 진행될 수 있다.
상기 제1 에피택시얼 실리콘층(208) 및 절연막(204)으로 이차 선택적 에피택시얼 성장 공정을 수행하여, 상기 제1 에피택시얼 실리콘층(208) 상에 제2 에피택시얼 실리콘층(210)을 형성한다.
보다 상세하게 설명하면, 상기 공정 챔버 내로 실리콘과 염소가스를 포함하는 제2 소스를 제공한다. 또한, 상기 제2 소스는 수소가스를 포함할 수 있다. 이 때, 상기 공정 챔버 내부의 온도는 약 400 내지 700℃이고, 압력은 약 20 내지 1000 Pa이다. 상기 제4 소스의 예로는, 디클로로실란, SiH4 및 Si2H6 등을 들 수 있다. 본 실시예에서는 상기 제4 소스로 SiH4를 사용한다.
상기와 같은 공정 조건 하에서, 상기 콘택홀(206)의 일부를 매립하는 제1 에피택시얼 실리콘층(208)을 시드로 이용하여 이차 선택적 에피택시얼 성장 공정이 수행된다.
상기 이차 선택적 에피택시얼 성장 공정을 통하여 상기 제1 에피택시얼 실리콘층(208) 상에, 상기 제1 에피택시얼 실리콘층(208)과 실질적으로 동일한 결정 구조를 갖는 제2 에피택시얼층이 형성된다. 즉, 본 실시예에서는 상기 제1 에피택시얼 실리콘층(208)이 단결정 구조를 가짐으로써, 상기 제2 에피택시얼층도 단결정 구조를 갖는다. 그리고, 상기 이차 선택적 에피택시얼 성장 공정에서 실리콘을 포함하는 제2 소스를 제공함으로써, 상기 제1 에피택시얼층은 실리콘을 포함한다.
상기 이차 선택적 에피택시얼 성장 공정에서 제2 소스의 염소가스에 의해, 상기 제1 에피택시얼 실리콘층(208) 상에만 상기 제2 에피택시얼 실리콘층(210)이 선택적으로 형성될 수 있다. 이는 제2 소스의 염소 원자가 절연막(204)의 실리콘과 제2 소스의 실리콘 사이의 결합을 끊기 때문에 상기 제1 에피택시얼 실리콘층(208)에만 상기 제2 에피택시얼 실리콘층(210)이 형성될 수 있다. 이에 대한 설명은 도 5에 설명된 것과 유사하여 생략하기로 한다.
그리고, 상기 염소가스를 포함하는 제2 소스를 이용하여 이차 선택적 에피택 시얼 성장 공정을 수행함으로써, 상기 일차 선택적 에피택시얼 성장 공정에 의해 형성되는 제1 에피택시얼 실리콘층(208)의 성장 속도보다 빠른 성장 속도로 제2 에피택시얼 실리콘층(210)이 형성될 수 있어, 양산성이 우수해진다.
상기 제2 에피택시얼 실리콘층(210)은 상기 콘택홀(206)을 매립한 후, 지속적으로 성장하여, 상기 절연막(204) 상에 제2 기판을 형성한다. 즉, 상기 콘택홀(206) 내에는 제1 에피택시얼 실리콘층(208) 및 제2 에피택시얼 실리콘층(210)을 포함하는 콘택이 형성되고, 상기 콘택 및 절연막(204) 상에는 제2 에피택시얼 실리콘층(210)을 포함하는 제2 기판이 형성된다.
이와 같이, 상기 제1 기판(200) 상에 제2 기판이 형성되어 스택형(stacked type) 반도체 소자를 형성할 수 있다. 상기와 같이 제1 기판(200) 및 제2 기판을 연결하는 콘택이 일차 선택적 에피택시얼 성장 공정 및 이차 선택적 에피택시얼 성장 공정으로 형성됨으로써, 열적 버짓 등의 문제를 해결하고, 보이드 및 심 생성을 억제할 수 있으며, 성장 속도를 보다 향상시킬 수 있어 양산성을 확보할 수 있다.
한편, 상세하게 설명되거나 도시되어 있지는 않지만, 일차 선택적 에피택시얼 성장 공정으로 제1 에피택시얼 실리콘층(208) 및 이차 선택적 에피택시얼 성장 공정으로 제2 에피택시얼 실리콘층(210)을 형성하는 공정은 상전이 메모리 소자(phase change random access memory; PRAM)에 사용될 수도 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 염화수소를 포함하는 제1 소스를 이용하여 제1 에피택시얼 실리콘층을, 염소가스를 포함하는 제2 소 스를 이용하여 제2 에피택시얼 실리콘층을 순차적으로 형성함으로써, 염소 가스로 인한 에피택시얼 실리콘 구조물의 보이드 및 심 생성을 억제할 수 있으며, 염화수소로 인한 양산성 저하 및 열적 버짓 과다를 억제할 수 있다.
이로써, 상기 에피택시얼 실리콘 구조물을 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 기판 상에, 실리콘(Si) 및 염화수소(HCl)를 포함하는 제1 소스를 제공하여 일차 에피택시얼 성장(epitaxial growth) 공정을 수행하여, 제1 실리콘 에피택시얼층을 형성하는 단계; 및
    상기 제1 실리콘 에피택시얼층 상에, 실리콘 및 염소가스(Cl2)를 포함하는 제2 소스를 제공하여 이차 에피택시얼 성장 공정을 수행하여, 제2 실리콘 에피택시얼층을 형성하는 단계를 포함하는 실리콘 에피택시얼층 구조물 형성 방법.
  2. 제1항에 있어서, 상기 제1 소스는 디클로로실란(di-chloro silane, SiH2Cl2, DSC)을 포함하며, 상기 제2 소스는 실란(silane, SiH4)을 포함하는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  3. 제1항에 있어서, 상기 제1 소스는 수소 가스(H2)를 더 포함하는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  4. 제1항에 있어서, 상기 제2 소스는 수소 가스를 더 포함하는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  5. 제1항에 있어서, 상기 일차 에피택시얼 성장 공정은 400 내지 760℃의 온도에서 수행되는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  6. 제1항에 있어서, 상기 이차 에피택시얼 성장 공정은 400 내지 700℃의 온도에서 수행되는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  7. 제1항에 있어서, 상기 일차 에피택시얼 성장 공정 및 이차 에피택시얼 성장 공정은 인-시튜(in-situ)로 수행되는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  8. 제1항에 있어서, 상기 제1 실리콘 에피택시얼층을 형성한 후, 상기 제1 실리콘 에피택시얼층 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  9. 제8항에 있어서, 상기 세정은 불산(HF)을 포함하는 용액을 이용하는 습식 세정인 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형성 방법.
  10. 제8항에 있어서, 상기 세정은 암모니아(NH3) 또는 불화질소(NF4)를 포함하는 가스를 이용하는 건식 세정인 것을 특징으로 하는 실리콘 에피택시얼층 구조물 형 성 방법.
  11. 기판 상에, 상기 기판 상부면을 노출시키는 콘택홀(contact hole)을 갖는 절연막 패턴을 형성하는 단계;
    상기 노출된 기판 상에, 실리콘 및 염화수소를 포함하는 제1 소스를 제공하여 일차 선택적 에피택시얼 성장 공정을 수행하여, 제1 실리콘 에피택시얼층을 형성하는 단계; 및
    상기 제1 실리콘 에피택시얼층 상에, 실리콘 및 염소가스를 포함하는 제2 소스를 제공하여 이차 선택적 에피택시얼 성장 공정을 수행하여, 상기 콘택홀을 매립하는 제2 실리콘 에피택시얼층을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  12. 제11항에 있어서, 상기 절연막 패턴은 산화물을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제11항에 있어서, 상기 콘택홀에 의해 노출된 기판 표면 부위에 불순물 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제11항에 있어서, 상기 일차 선택적 에피택시얼 성장 공정은 400 내지 760℃에서 수행되고, 상기 이차 선택적 에피택시얼 성장 공정은 400 내지 700℃에서 수 행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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