JP5407340B2 - 配線の形成方法 - Google Patents
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Description
導電層上に絶縁層を形成する工程と、
前記絶縁層上に第1マスク層を形成する工程と、
前記第1マスク層上に第2マスク層を形成する工程と、
前記第2マスク層と、前記第1マスク層と、前記絶縁層とを貫通するビア孔を形成する工程と、
前記ビア孔内部に第1レジスト層を形成する工程と、
前記第2マスク層上及び前記第1レジスト層上に第2レジスト層を形成する工程と、
前記第2レジスト層を配線パターンにパターニングする工程と、
パターニングされた前記第2レジスト層をマスクとして前記第2マスク層をエッチングする工程と、
前記第2レジスト層及び前記第2マスク層をマスクとして前記第1マスク層を途中の深さまでエッチングする工程と、
前記第1レジスト層及び前記第2レジスト層を除去する工程と、
前記第2マスク層をマスクとして前記第1マスク層の残りの部分をエッチングする工程と、
前記第1マスク層をマスクとして、前記絶縁層をエッチングして配線溝を形成する工程と、
前記ビア孔及び前記配線溝内に導電体を埋め込んで、前記導電層に接続する埋め込み配線層を形成する工程と、
を備えた配線の形成方法。
前記第1マスク層は、シリコン酸化物を含む付記1に記載の配線の形成方法。
前記第2マスク層は、シリコン窒化物又はシリコン炭化物を含む付記2に記載の配線の形成方法。
前記第1マスク層を途中の深さまでエッチングする工程、又は前記第1マスク層の残りの部分をエッチングする工程は、CF4を含むガスを用いる付記1〜3の何れか一項に記載の配線の形成方法。
前記第1マスク層の残りの部分をエッチングする工程は、CF4及びCOを含むガスを用いる付記1〜4の何れか一項に記載の配線の形成方法。
前記第1マスク層を途中の深さまでエッチングする工程、又は前記第1マスク層の残りの部分をエッチングする工程は、CF4と共に、C4F6、C4F8、CHF3、CH2F2、H2、N2、O2及びArの内の少なくとも1つのガスを用いる付記4または5に記載の配線の形成方法。
前記第1マスク層を形成する工程の前に、
更に、前記絶縁層上に第3マスク層を形成する工程を備えており、
前記第1マスク層を形成する工程は、前記第3マスク層上に前記第1マスク層を形成する付記1〜6の何れか一項に記載の配線の形成方法。
前記埋め込み配線層を形成する工程は、前記ビア孔内、前記配線溝内、及び前記第1マスク上に導電体を形成する工程と、
前記第1マスク上の前記導電体を化学機械研摩除去する工程を含み、
前記化学機械研磨法による前記第1マスク層の研磨速度が、前記第3マスク層の研磨速度よりも大きい付記7に記載の配線の形成方法。
前記第3マスク層は、シリコン炭化物を含む付記7又は8に記載の配線の形成方法。
前記絶縁層は、前記導電層上に形成された第1絶縁層と、前記第1絶縁膜層上に形成された第2絶縁層とを含み、
前記第2絶縁層の誘電率は、前記第1絶縁層の誘電率よりも低い付記9に記載の配線の形成方法。
前記第2マスク層を形成する工程は、厚さt1の前記第2マスク層を形成し、
前記第1マスク層を途中の深さまでエッチングする工程は、前記第1マスク層の厚さがt2になるまで前記第1マスク層をエッチングし、
前記第1マスク層の残りの部分をエッチングする工程は、前記第2マスク層の厚さがt3になるまで前記第2マスク層をエッチングし、
t1と、t2と、t3とは、t1/2−t3/2 < t2 < t1−t3なる関係を満たす付記1〜10の何れか一項に記載の配線の形成方法。
前記第2マスク層を形成する工程は、厚さが23nm〜90nmの範囲の前記第2マスク層を形成し、
前記第1マスク層を途中の深さまでエッチングする工程は、前記第1マスク層の厚さが30nm〜60nmの範囲になるまで、前記第1マスク層をエッチングする付記1〜10の何れか一項に記載の配線の形成方法。
前記第1マスク層をパターニングする工程では、CF4ガスの流量が1.69×10-2Pa・m3/秒であり、COガスの流量が3.38×10-2〜5.07×10-2Pa・m3/秒の範囲にある付記1〜12の何れか一項に記載の配線の形成方法。
22 第2絶縁層
23 シリコン炭化物層
24 第1バリア層
25 第1配線層(導電層)
30 第3絶縁層(絶縁層)
31 第4絶縁層(絶縁層)
32 第1ハードマスク層(第1マスク層)
33 第2ハードマスク層(第2マスク層)
34 第2バリア層
35 ビア孔
36 配線溝
37 導電体
38 第2配線層(埋め込み配線層)
39 第3ハードマスク層
40 第1レジスト層
41 BARC層
42 第2レジスト層
Claims (5)
- 導電層上に絶縁層を形成する工程と、
前記絶縁層上に第1マスク層を形成する工程と、
前記第1マスク層上に第2マスク層を形成する工程と、
前記第2マスク層と、前記第1マスク層と、前記絶縁層とを貫通するビア孔を形成する工程と、
前記ビア孔内部に第1レジスト層を形成する工程と、
前記第2マスク層上及び前記第1レジスト層上に第2レジスト層を形成する工程と、
前記第2レジスト層を配線パターンにパターニングする工程と、
パターニングされた前記第2レジスト層をマスクとして前記第2マスク層をエッチングする工程と、
前記第2レジスト層及び前記第2マスク層をマスクとして前記第1マスク層を途中の深さまでエッチングする工程と、
前記第1レジスト層及び前記第2レジスト層を除去する工程と、
前記第2マスク層をマスクとして前記第1マスク層の残りの部分をエッチングする工程と、
前記第1マスク層をマスクとして、前記絶縁層をエッチングして配線溝を形成する工程と、
前記ビア孔及び前記配線溝内に導電体を埋め込んで、前記導電層に接続する埋め込み配線層を形成する工程と、
を備え、
前記第2マスク層を形成する工程は、厚さt1の前記第2マスク層を形成し、
前記第1マスク層を途中の深さまでエッチングする工程は、前記第1マスク層の厚さがt2になるまで前記第1マスク層をエッチングし、
前記第1マスク層の残りの部分をエッチングする工程は、前記第2マスク層の厚さがt3になるまで前記第2マスク層をエッチングし、
t1と、t2と、t3とは、t1/2−t3/2 < t2 < t1−t3なる関係を満たす配線の形成方法。 - 前記第1マスク層は、シリコン酸化物を含む請求項1に記載の配線の形成方法。
- 前記第2マスク層は、シリコン窒化物又はシリコン炭化物を含む請求項2に記載の配線の形成方法。
- 前記第1マスク層を途中の深さまでエッチングする工程、又は前記第1マスク層の残りの部分をエッチングする工程は、CF4を含むガスを用いる請求項1〜3の何れか一項に記載の配線の形成方法。
- 前記第1マスク層の残りの部分をエッチングする工程は、CF4及びCOを含むガスを用いる請求項1〜4の何れか一項に記載の配線の形成方法。
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JP5391594B2 (ja) * | 2008-07-02 | 2014-01-15 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US8381139B2 (en) | 2010-11-30 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for metal correlated via split for double patterning |
JP2014127479A (ja) * | 2012-12-25 | 2014-07-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
US9355893B1 (en) * | 2015-01-20 | 2016-05-31 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for preventing extreme low-K (ELK) dielectric layer from being damaged during plasma process |
SG10201608737QA (en) * | 2015-10-29 | 2017-05-30 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
US10978553B2 (en) * | 2019-01-28 | 2021-04-13 | Micron Technology, Inc. | Formation of a capacitor using a hard mask |
US11942371B2 (en) * | 2020-09-29 | 2024-03-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch profile control of via opening |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04336464A (ja) * | 1991-05-13 | 1992-11-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
JP3189970B2 (ja) * | 1998-09-07 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2001077196A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 半導体装置の製造方法 |
US7122900B2 (en) * | 2000-06-26 | 2006-10-17 | Renesas Technology Corp. | Semiconductor device and method manufacturing the same |
JP2002222860A (ja) | 2001-01-29 | 2002-08-09 | Sony Corp | 半導体装置の作成方法 |
US6376366B1 (en) * | 2001-05-21 | 2002-04-23 | Taiwan Semiconductor Manufacturing Company | Partial hard mask open process for hard mask dual damascene etch |
JP3988592B2 (ja) * | 2002-08-30 | 2007-10-10 | ソニー株式会社 | 半導体装置の製造方法 |
US7214609B2 (en) * | 2002-12-05 | 2007-05-08 | Texas Instruments Incorporated | Methods for forming single damascene via or trench cavities and for forming dual damascene via cavities |
JP3781729B2 (ja) * | 2003-02-26 | 2006-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
JP3757213B2 (ja) * | 2003-03-18 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法 |
WO2005013356A1 (ja) * | 2003-07-18 | 2005-02-10 | Nec Corporation | 溝配線を有する半導体装置および半導体装置の製造方法 |
KR100583957B1 (ko) * | 2003-12-03 | 2006-05-26 | 삼성전자주식회사 | 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법 |
US7241682B2 (en) * | 2004-02-27 | 2007-07-10 | Taiwan Seminconductor Manufacturing Co., Ltd. | Method of forming a dual damascene structure |
US7129159B2 (en) * | 2004-08-17 | 2006-10-31 | International Business Machines Corporation | Integrated dual damascene RIE process with organic patterning layer |
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